JPH10171848A - アーキテクチャシステムを設計する方法 - Google Patents

Abstract

(57)【要約】 【課題】 設計時間およびコストを低減できる対話式の
集積回路のアーキテクチャ設計方法を実現する。 【解決手段】 集積回路を設計するためのコンピュータ
で実施されるアーキテクチャ設計方法である。集積回路
の動作のアルゴリズム記述が作成され（ステップ２０
２）、そこから集積回路のレジスタ転送論理（ＲＴＬ）
実現（４００，５００）が１組の設計タスク（ステップ
２０４〜２１２）を行うことにより発生される。ＲＴＬ
実現は設計タスクの１つを行った後設計タスクが任意の
順序で行われるように他の設計タスクへと分岐すること
により変更される。データは複数のデータエディタ１４
〜２２の１つによって対話式に編集できる共通のデータ
ベース１２に記憶される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路設計方法に
関し、かつより特定的には、集積回路アーキテクチャを
設計するための対話式（ｉｎｔｅｒａｃｔｉｖｅ）方法
に関する。

【０００２】

【従来の技術】現代の集積回路の複雑さは設計のサイク
ルタイムを低減するためにより高いレベルの合成方法を
使用するアーキテクチャをベースとした設計の開発につ
ながってきている。例えば、典型的な高レベル合成方法
は回路のレジスタ転送レベル（ｒｅｇｉｓｔｅｒ ｔｒ
ａｎｓｆｅｒ ｌｅｖｅｌ：ＲＴＬ）ハードウェア構成
またはハードウェア実現（ｈａｒｄｗａｒｅ ｉｍｐｌ
ｅｍｅｎｔａｔｉｏｎ）を発生するために集積回路の動
作（ｂｅｈａｖｉｏｒ）のアルゴリズム記述を使用す
る。該方法はスケジューリング、資源の割当て、バイン
ディング（ｂｉｎｄｉｎｇ：動作ステートメントを特定
のハードウェア構成要素にマッピングすること）、およ
びコントローラの発生のような一連の設計タスクを含
む。これらの設計タスクは設計されている集積回路の複
雑さに匹敵するレベルの複雑さに高度に相互依存してい
る。

【０００３】

【発明が解決しようとする課題】高レベル合成のための
従来技術の方法は特定の集積回路性能を記述する１組の
動作上のステートメントおよび制約（ｃｏｎｓｔｒａｉ
ｎｔｓ）からなる入力を使用する。前記一連の設計タス
クは自動的に実行されて最終的にハードウェア実現を提
供する。各々の設計タスクはその動作ステートメントに
対する関係が把握するのがますます困難なデータを生成
し、したがって設計者は特定のハードウェア構成要素
（ｈａｒｄｗａｒｅ ｃｏｍｐｏｎｅｎｔｓ）を前記動
作記述における特定のステートメントと関連させる上で
困難性を有する。もし設計エラーがハードウェア実現で
検出されれば、設計者はどの動作ステートメントを変更
すべきかを決定するのが困難となる。ハードウェア構成
要素と動作ステートメントの間の低いレベルの可視性
（ｖｉｓｉｂｉｌｉｔｙ）はしばしばハードウェアの最
適化を試行錯誤プロセスにし、このプロセスでは自動化
された設計タスクのいくつかの反復が必要とされる。設
計タスクの相当の大きさの部分が前の反復から変化しな
い集積回路の部分の冗長な計算にささげられる。計算資
源の消費は時間の浪費でありかつコストがかかる。

【０００４】したがって、設計時間およびコストを低減
するためにハードウェアと動作との間の可視性を増大す
るため各々の設計タスクによって生成されるデータとの
多様な相互作用または対話を可能にするアーキテクチャ
設計方法の必要性が存在する。

【０００５】

【課題を解決するための手段】本発明の一態様では、ア
ーキテクチャレベルでシステムを設計するコンピュータ
で実施される方法が提供され、該方法は、複数の設計タ
スク（２０２〜２１２）によってシステムのアルゴリズ
ム記述からシステムのレジスタ転送レベル（ＲＴＬ）実
現（４００）を発生する段階、そして前記複数の設計タ
スクを異なる順序で実行するために前記複数の設計タス
ク（２０２〜２１２）の内の他のものから前記複数の設
計タスク（２０２〜２１２）の内の１つへと分岐する段
階、を具備することを特徴とする。

【０００６】本発明の別の態様では、アーキテクチャレ
ベルでシステムを設計する方法が提供され、該方法は、
各々複数の設計上の決定を含む複数の設計タスク（２０
２〜２１２）によって、前記システム（４００）のアル
ゴリズム記述から前記システムのレジスタ転送レベル
（ＲＴＬ）実現を発生する段階、そして前記複数の設計
タスク（２０２〜２１２）内の前記複数の設計上の決定
を対話式に規定しまたは変更する段階、を具備すること
を特徴とする。

【０００７】この場合、前記複数の設計タスク（２０２
〜２１２）は、ＲＴＬ要素を割り当てる段階（２０
６）、前記アルゴリズム記述を作成しかつ編集する段階
（２０２）、前記アルゴリズム記述および前記ＲＴＬ要
素から制御ステップのマッピングを発生する段階（２０
４）、ＲＴＬ要素の間の相互接続を発生する段階（２０
８）、そして前記アルゴリズム記述から前記ＲＴＬ要素
および前記相互接続へと構造マッピングを発生する段階
（２１０）を含むと好都合である。

【０００８】本発明のさらに別の態様では、コンピュー
タで読み取り可能な記憶媒体が提供され、該記憶媒体
は、アーキテクチャシステムを記述する共通の設計デー
タベース（１２）を前記アーキテクチャシステムのアル
ゴリズム記述から発生するために複数のコンピュータで
実行可能な設計タスク（２０２〜２１２）を格納するた
めの第１の領域のメモリ（２４）、そして前記共通の設
計データベース（１２）を対話式に観察しかつ変更し、
そして前記複数のコンピュータにより実行可能な設計タ
スク（２０２〜２１２）を異なる順序で実行するための
複数のデータエディタ（１４〜２２）を格納するための
第２の領域のメモリ（１４〜２２）、を具備することを
特徴とする。

【０００９】本発明のさらに別の態様では、集積回路が
提供され、該集積回路は、各々複数の設計上の決定を含
む複数の設計タスク（２０２〜２１２）によって前記集
積回路のレジスタ転送レベル（ＲＴＬ）実現（４００）
を前記集積回路のアルゴリズム記述から発生する段階、
そして前記複数の設計タスク内の前記複数の設計上の決
定を対話式に規定しかつ変更する段階、に従って設計さ
れることを特徴とする。

【００１０】

【発明の実施の形態】図１は、各々異なる設計タスクを
制御する、複数の直観的かつ相補的なエディタを具備す
る対話式アーキテクチャ設計システム１０のブロック図
を示す。マイクロアーキテクチャ設計データベース１２
は共通のデータベースに多様な形式のデータを格納する
メモリを含む。例えば、集積回路を表わす動作、構造お
よびタイミングデータ形式がマイクロアーキテクチャ設
計データベース１２に記憶される。データは階層エディ
タ（ｈｉｅｒａｒｃｈｙ ｅｄｉｔｏｒ）１４、動作エ
ディタ（ｂｅｈａｖｉｏｒａｌ ｅｄｉｔｏｒ）１６、
構造エディタ（ｓｔｒｕｃｔｕｒａｌ ｅｄｉｔｏｒ）
１８、タイミングエディタ２０、抽象ライブラリエディ
タ（ａｂｓｔｒａｃｔ ｌｉｂｒａｒｙ ｅｄｉｔｏ
ｒ）２２および設計ユーティリティ２４によって読み出
しまたは書き込むためにアクセスできる。マイクロアー
キテクチャ設計データベース１２に格納されるデータは
前記エディタおよび設計ユーティリティ２４の各々によ
って理解される所定のフォーマットになっている。

【００１１】階層エディタ１４は集積回路設計を階層ブ
ロックに区分するために使用される。設計者は典型的に
は回路を設計仕様および特定のブロックの動作の複雑さ
に基づき区分する。例えば、バスとインタフェースする
デジタル信号処理（ＤＳＰ）コアはさらにバスインタフ
ェースブロックおよびＤＳＰコアブロックへと区分でき
る。階層エディタ１４において発生されるデータはさら
に処理を行なうためマイクロアーキテクチャ設計データ
ベース１２に格納される。マイクロアーキテクチャ設計
データベース１２からの階層データは観察のためあるい
は特定のブロックを再区分するために階層エディタ１４
のグラフィックインタフェースを通して呼び出される。

【００１２】階層エディタ１４によって規定される個々
のブロックのアルゴリズム動作（ａｌｇｏｒｉｔｈｍｉ
ｃ ｂｅｈａｖｉｏｒ）を記述するためのデータはマイ
クロアーキテクチャ設計データベース１２内に記憶され
る。動作データは表示装置上で観察するためにグラフィ
ックまたはテキスト形式で読み出されかつ配列される。
動作データは特定の機能または動作を規定する一連のス
テートメントとして入力されるから、動作エディタ１６
は典型的には組み込みのシンタクスチェック（ｂｕｉｌ
ｔ−ｉｎ ｓｙｎｔａｘ ｃｈｅｃｋｉｎｇ）を有す
る。動作データは典型的には区分されたブロックが階層
エディタ１４において規定された後に提供される。

【００１３】構造エディタ１８はマイクロアーキテクチ
ャ設計データベース１２に記憶されたレジスタ転送レベ
ル（ＲＴＬ）データを管理する。ＲＴＬデータは階層エ
ディタ１４において生成される区分されたブロックのハ
ードウェア構成要素を表わす。ＲＴＬデータは設計者に
よって対話式に提供されまたは編集されるかあるいはマ
イクロアーキテクチャ設計データベース１２に存在する
データを使用して設計ユーティリティ２４におけるユー
ティリティによって発生される。ＲＴＬデータは構造エ
ディタ１８におけるグラフィックインタフェースを通し
て回路図（ｓｃｈｅｍａｔｉｃ ｄｉａｇｒａｍ）とし
て表示するためにグラフィックまたはテキスト形式で配
列される。

【００１４】タイミングエディタ２０は動作エディタ１
６において作製される動作ステートメントのサイクルを
ベースとした（ｃｙｃｌｅ−ｂａｓｅｄ）タイミングに
対する編集環境を提供する。タイミングデータはマイク
ロアーキテクチャ設計データベース１２に格納されかつ
設計者によって対話式に提供されあるいは設計ユーティ
リティ２４においてユーティリティによって発生され
る。タイミングエディタ２０はアルゴリズム記述の相対
的なスケジューリングを観察しかつ調整するためにグラ
フィックまたはテキスト形式でタイミングデータを表示
するためのグラフィックインタフェースを含む。

【００１５】抽象ライブラリエディタ２２はＲＴＬライ
ブラリ要素をアクセスし、編集しまたは作成するための
環境を提供する。ＲＴＬライブラリ要素はマイクロアー
キテクチャ設計データベース１２に記憶される。ライブ
ラリ構成要素のためのデータは遅延、クロッキング方法
その他のようなＲＴＬ要素の属性を含む。ライブラリ要
素のデータは対話式観察および編集のために抽象ライブ
ラリエディタ１８のグラフィックインタフェースを通し
てアクセスされる。

【００１６】設計ユーティリティ２４は特定の設計タス
クを自動化するためにアーキテクチャ設計システム１０
によって使用される実行可能なプログラムを含む。例え
ば、設計ユーティリティ２４は動作ステートメントのサ
イクルをベースとしたスケジューリングを発生するユー
ティリティを含む。該スケジューリングは動作ステート
メントに関連するタイミング図としてタイミングエディ
タ２０を通して観察される。設計ユーティリティ２４に
おける他のユーティリティは区分されたブロックのＲＴ
Ｌ構造を発生しそれらの回路図は構造エディタ１８にお
いて観察されかつ編集される。設計ユーティリティ２４
におけるユーティリティによって自動的に発生されるデ
ータは適切なエディタを使用して設計者によって対話式
に変更または修正できる。

【００１７】設計ユーティリティ２４に含まれる重要な
ユーティリティは特定された動作およびタイミングを実
施するために特定の時間においてＲＴＬ要素への制御信
号を肯定する状態マシンを備えた制御ユニットを発生す
るコントローラ発生器である。コントローラ発生は典型
的には自動的に行なわれかつ設計プロセスの最後のステ
ップとして行なわれる。

【００１８】図２は、前記ステップの１つを実行しかつ
いずれか他のステップへ分岐することにより異なる順序
で行なうよう構成されたステップ２０２〜２１２を備え
たマイクロアーキテクチャ設計システム１０の設計流れ
図を示す。ステップ２０２において、動作またはアルゴ
リズム記述が階層エディタ１４によって区分された各々
のブロックに対し生成されまたは編集される。動作デー
タは動作エディタ１６を通して典型的にはＣ言語のよう
なテキストをベースとしたプログラミング言語で書かれ
た１組の動作または機能のステートメントとして入力さ
れる。動作データはまた流れ図を使用してグラフィック
的に入力することができる。アルゴリズム記述は動作エ
ディタ１６におけるグラフィックインタフェースを通し
て観察しまたは編集される。

【００１９】ステップ２０４において、制御ステップは
区分されたブロックのアルゴリズム記述からシステムク
ロックの特定のサイクルへとマッピングされる。制御ス
テップのマッピングは動作ステートメントを該動作ステ
ートメントが行なわれるべき間の特定のクロックサイク
ルにリンクさせるプロセスとして規定される。制御ステ
ップは動作ステートメントによって規定される機能また
は動作を達成するためのサイクルをベースとしたタイミ
ングを記述する。制御ステップを示すタイミング図はタ
イミングエディタ２０において観察されまたは編集され
る。

【００２０】ステップ２０６においてＲＴＬ要素は設計
仕様にしたがって割当てられる。設計を実施する上で使
用されるべき各々の形式のＲＴＬ要素の量は制御ステッ
プのマッピングの結果（ステップ２０４）にしたがって
決定される。現在のまたは現行の（ｃｕｒｒｅｎｔ）Ｒ
ＴＬ要素の割当てはマイクロアーキテクチャ設計データ
ベース１２に格納されかつ構造エディタ１８を使用して
調べられる。設計において使用されるべき特定のＲＴＬ
要素の量に対する制限がしばしば設計仕様によって課さ
れる。設計データへ該制限を導入するため、ＲＴＬ構成
要素データは構造エディタ１８において取り出されかつ
現行のＲＴＬ構成要素の割当てを変更するために対話式
に編集される。

【００２１】ＲＴＬ構成要素の相互接続（ステップ２０
８）は設計ユーティリティ２４に含まれる相互接続ユー
ティリティを実行することにより自動的に発生できる。
相互接続ユーティリティは完全に新しい相互接続構造を
生成することができあるいは現存する不完全な相互接続
構造に新しい相互接続を加えることができる。あるい
は、現在の相互接続を観察しかつ変更するために構造エ
ディタ１８を使用して設計者により相互接続の全てまた
は一部が対話式で提供される。相互接続ステップ２０８
は現在のＲＴＬ要素の間で信号を伝達する導体を発生す
ることを含む。さらに、ＲＴＬ構成要素の共有および通
信プロトコルを実施するために必要とされるマルチプレ
クサおよびトライステートドライバのようなスイッチン
グ装置が相互接続ステップ２０８において生成される。
前記導体およびスイッチング装置は前記制御ステップマ
ッピングおよび動作−構造マッピングステップ２０４お
よび２１０によって導入された制約を考慮しながら、設
計仕様にしたがって発生される。相互接続データはマイ
クロアーキテクチャ設計データベース１２に格納され
る。

【００２２】構造マッピング（ステップ２１０）は１つ
のブロックの動作記述における変数および動作（ｏｐｅ
ｒａｔｉｏｎｓ）を特定のＲＴＬ要素に関連させる。し
たがって動作エディタ１６において観察されかつ編集さ
れるアルゴリズムまたは動作ステートメントは構造エデ
ィタ１８において観察されかつ編集されるＲＴＬ要素に
リンクされる。ＲＴＬ要素および動作ステートメントは
表示装置において同時に観察することができる。特定の
ＲＴＬ要素が表示装置の１つの領域において選択された
とき、関連する動作ステートメントは他の表示領域にお
いてハイライト化または強調表示され（ｈｉｇｈｌｉｇ
ｈｔｅｄ）動作ステートメントおよびＲＴＬ要素の間の
リンクをより明瞭に示すことができる。これらのリンク
はコントローラ発生ユーティリティ（ステップ２１２）
が特定された動作、タイミングおよび設計の資源の割当
てを実施する制御ユニットを生成できるようにする。設
計ユーティリティ２４におけるマッピングユーティリテ
ィは自動的に動作ステートメントと特定のＲＴＬ要素の
との間のリンクを発生する。あるいは、特定のＲＴＬ要
素を設計特定の（ｄｅｓｉｇｎ−ｓｐｅｃｉｆｉｃ）構
成要素の利用を達成するために所望のリンクを規定する
ために対話式に構造エディタ１８および動作エディタ１
６を使用して特定の動作機能（ｂｅｈａｖｉｏｒａｌ
ｏｐｅｒａｔｉｏｎｓ）を達成するために特定すること
ができる。

【００２３】アーキテクチャ設計システム１０における
エディタの各々に対しユーザインタフェースを提供する
ことにより、本方法は設計者が設計の各段階で各々の設
計タスクによって発生されるデータを観察しおよび／ま
たは変更できるようにする。元の設計の間に、ステップ
２０２〜２１２はしばしば自動的にまたは対話式に順次
行なわれる。ある条件の下では、ステップ２０２〜２１
２の順次的な実行は新しい設計がスクラッチ（ｓｃｒａ
ｔｃｈ）から開始される場合に適切なものである。

【００２４】しかしながら、設計活動の重要な部分は現
存するＲＴＬ実現または構成を新しい仕様に適合させる
ために変更しまたは適応させることにささげられる。そ
のような変更または適応はしばしば現存するＲＴＬ実現
のほんの一部の変更を必要とするのみである。従来技術
の設計システムはステップ２０２〜２１２を順次実行
し、それによって前記変更をあたかもそれが元の設計で
あるかのように取り扱う。いずれの変更も設計者がステ
ップ２０２の始めから再スタートすることを要求する。
設計および計算資源はこれによって変更されないＲＴＬ
構成の部分に関連する冗長な計算で浪費される。さら
に、設計者は従来技術の設計システムが再使用される必
要がある実現（ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）の部分
を変更するのを防止できない。

【００２５】アーキテクチャ設計システム１０の１つの
特徴はマイクロアーキテクチャ設計データベース１２に
おいて提供される設計データを格納するための共通のデ
ータベースである。各々のエディタは同じ設計データを
アクセスしかつ解釈する（ｉｎｔｅｒｐｒｅｔｓ）か
ら、設計データの動作、タイミング、構造およびマッピ
ング形式の間の一貫性が保証される。マイクロアーキテ
クチャ設計データベース１２は各々の設計データ要素の
属性を維持する１つ又はそれ以上のテーブルを含む。該
属性はステップ２０２〜２１０の各々によってテーブル
に加えられまたはテーブルから削除される。例えば、も
し設計者が動作ステートメントの特定の制御ステップの
マッピングを変更すれば、該ステートメントの現存する
制御ステップのマッピングはテーブルから削除されかつ
新しいマッピングが加えられる。変更されなかったテー
ブルの属性はそのまま残る。したがって、変わった属性
のみがステップ２０２〜２１０の設計タスクの引く続く
実行において更新される。別の実施形態では、フラグま
たは他の指示子（ｉｎｄｉｃａｔｏｒ）を使用してどの
属性が変化するかを追跡することができる。米国特許第
５，５３３，１７９号は変わる属性のみを変更する例を
開示している。

【００２６】各々のエディタは設計者がどの設計タスク
が行なわれるべきかおよび設計のどの部分に対して行な
われるべきかを決定することができるようにするユーザ
インタフェースを有する。各々のエディタは設計データ
の信頼できる対話式編集を提供するために設計における
任意のステップで共通のデータベースにアクセスするこ
とができ、したがって設計タスクはいずれか特定の順序
で行なわれる必要はない。例えば、設計者は始めにステ
ップ２０６を行ないかつ次に順次ステップ２０８，２０
２，２０４，２１０および２１２へとこの順序で分岐す
ることができる。

【００２７】アーキテクチャ設計システム１０の他の特
徴は変更されない設計データに関連する設計タスクは反
復される必要がないことである。特に、設計ユーティリ
ティ２４におけるユーティリティは各々のエディタに関
連しこれは設計者が特定の設計タスクを行なうべき設計
の部分を選択しかつ制御できるようにする。その結果、
変化しない設計の部分は再計算されることはない。不必
要なまたは冗長な設計タスクを削除することにより、設
計および計算資源がより効率的に使用される。

【００２８】設計タスクの代りうる順序付けの利点は現
存する集積回路設計が異なる用途において使用するため
に変更される場合の例によって理解することができる。
現存する設計は始めに階層エディタ１４において固定さ
れた部分およびプログラム可能な部分へと区分され、そ
れによって前記固定された部分が異なる用途において再
使用され、一方前記プログラム可能な部分のみが変更さ
れる。そのような区分されるシステムにおいては、前記
ステップ２０６および２０８は始めに前記固定された部
分に含まれるＲＴＬ要素を割り当てかつ相互接続するた
めに実行される。ステップ２０２が次に実行されて前記
特定の用途の設計仕様に従って特定の動作を規定する。
次に、前記プログラム可能な部分がステップ２０４およ
び２１０を実行することによって発生されデータベース
を完成するために制御ステップおよび構造マッピングを
設定する。最後に、ステップ２１２において制御ユニッ
トが発生される。

【００２９】代りうる順序で設計タスクを行なう利点の
他の例は本発明の方法を使用して設計されかつそのデー
タベースがマイクロアーキテクチャ設計データベース１
２に存在する現存のマイクロプロセッサに新しい命令が
加えられる場合に見られる。従来技術の方法はマイクロ
プロセッサの完全な再設計を実施するために設計タスク
をステップ２０２からステップ２１２に至る順序で実行
することを必要とする。従来技術の手法は効率が悪く、
特に現存するマイクロプロセッサのかなりの部分が前も
って詳細にわたるデバッグおよび最適化に付されている
場合に効率が悪い。

【００３０】本発明は設計者が前に最適化された部分を
もしそれらが新しい命令によって影響を受けなければ保
存できるようにする。設計ユーティリティ２４における
ユーティリティは、あるユーティリティがエディタの１
つを使用して設計者によって選択されたデータに対して
のみ動作する選択モードを有する。現存するマイクロプ
ロセッサに新しい命令を加える例では、設計者は新しい
命令を実施するのに必要なマイクロプロセッサの部分を
選択する。適切なユーティリティが選択モードで実行さ
れて設計者によって選択された部分のみを変更する。

【００３１】例えば、新しい命令を記述する動作ステー
トメントは動作エディタ１６を使用してステップ２０２
において現存するマイクロプロセッサのアルゴリズム記
述に加えられる。新しい動作ステートメントは動作エデ
ィタ１６のユーザインタフェースによって設計者により
対話式で識別されかつ選択される。ステップ２０４は選
択されたステートメントを制御ステップにマッピングす
るために選択モードで実行される。なんらの付加的なＲ
ＴＬ要素も加えられる命令を実施するのに必要でないも
のと仮定すると、ステップ２１０は選択された新しい動
作ステートメントのみが現存するＲＴＬ構成へとマッピ
ングされるように実行される。設計は現存するＲＴＬア
ーキテクチャが変更された命令セットを実施できるよう
にする新しいコントローラを発生するためにステップ２
１２を実行することによって完了する。この場合、新し
い設計はステップ２０２，２０４，２１０および２１２
のみを実行することにより実施され、一方マイクロプロ
セッサの前もって最適化されかつデバッグされた部分は
保存される。

【００３２】本発明を使用した設計データベースの作成
および編集のための手順は、入力ＩＮＰ１およびＩＮＰ
２にそれぞれ供給される２つの値の２乗関数（ｓｑｕａ
ｒｅｓ ｆｕｎｃｔｉｏｎ）の差を計算する回路が設計
される例によって見ることができる。動作エディタ１６
を使用して、所望の関数のアルゴリズム記述が提供され
（ステップ２０２）、これは以下の表１に示される動作
ステートメント１〜５を備えている。

【表１】１．Ｘ＝ＩＮＰ１ ２．Ｙ＝ＩＮＰ２ ３．Ｘ１＝Ｘ^＊Ｘ ４．Ｙ１＝Ｙ^＊Ｙ ５．ＯＵＴ＝Ｘ１−Ｙ１

【００３３】いったんアルゴリズム記述が設計データベ
ースに入力されると、ＲＴＬ実現または構成（ＲＴＬ
ｉｍｐｌｅｍｅｎｔａｔｉｏｎ）が特定の設計タスクに
課される設計の制約に従ってステップ２０４〜２１２を
行なうことにより自動的に発生される。あるいは、設計
者はアルゴリズム記述およびＲＴＬ実現の特定の面（ａ
ｓｐｅｃｔｓ）を対話式にあつらえることができる。例
えば、設計者が４サイクルごとに出力を提供しかつ単一
の２サイクルパイプライン化乗算回路を使用するために
ＲＴＬ実現を対話式に制約するものと仮定する。制御ス
テップのマッピングが始めにステップ２０４を実行し、
これに続きステップ２０６においてＲＴＬ要素の割当て
を行なうことにより完成される。

【００３４】図３は、表１のアルゴリズムステートメン
トに対する制御ステップのマッピングを示すタイミング
図３００である。明瞭化のため、各々のステートメント
が実行される間のシステムクロックのサイクルは陰影が
つけられている。波形３０１および３０２はサイクルＴ
_１の間にそれぞれ入力ＩＮＰ１およびＩＮＰ２において
受信される入力値ＸおよびＹを示している。波形３０３
はサイクルＴ_１およびＴ_２の間に乗算Ｘ１＝Ｘ^＊Ｘが行
なわれることを示し、かつ波形３０４はサイクルＴ_２お
よびＴ_３の間に乗算Ｙ１＝Ｙ^＊Ｙが実行されることを示
している。波形３０２および３０３はサイクルＴ_２の間
で重複しているが、それは同じ２サイクルパイプライン
式乗算器が両方の乗算を行なうためである。波形３０５
は出力値ＯＵＴ＝Ｘ１−Ｙ１がサイクルＴ_４の間に発生
されることを示し、これは設計者によって与えられた４
サイクルの制約のためである。

【００３５】いったん制御ステップのマッピングが終了
すると、ステップ２０６が構造エディタ１８を使用し
て、単一の２サイクルパイプライン式乗算器のような、
特定のＲＴＬ要素を特定することにより対話式に行なわ
れる。必要な減算回路および中間値Ｙ，Ｘ１およびＹ１
を記憶するための２つのレジスタもまた対話式に割り当
てられる。別の手順として、ＲＴＬ構成は設計ユーティ
リティ２４からの各々のステップに関連するユーティリ
ティを使用してステップ２０６〜２１２を行なうことに
より自動的に完了させることができる。

【００３６】パイプライン化された乗算器、減算器およ
び２つのレジスタが対話式に割り当てられるものと仮定
すると、構造マッピング（ステップ２１０）はしばしば
ステップ２０６において割り当てられた特定のＲＴＬ要
素を特定のアルゴリズム操作へとリンクするために発生
される（ステップ２０８）前に行なわれる。例えば、ス
テップ２０６において割り当てられたパイプライン化乗
算器は表１の動作ステートメント３および４の乗算操作
にマッピングされる。同様に、表１の動作ステートメン
ト５の減算操作はステップ２０６において割り当てられ
た減算回路へとリンクすることができ、かつ中間値Ｙ，
Ｘ１およびＹ１はステップ２０６において割り当てられ
た特定のレジスタへとマッピングすることができる。

【００３７】動作記述、制御ステップのマッピング、Ｒ
ＴＬ要素の割当て、および構造マッピングが首尾よく完
了した後、相互接続および制御ユニットはＲＴＬ実現を
完成させるために自動的に発生される（ステップ２０
８，２１２）。上の例から、本発明の方法は図２に示さ
れた順序でステップ２０２〜２１２を厳格に実行するこ
とを必要とせず、むしろ設計者が集積回路設計を最も効
率的に完了するために１つのステップから任意の他のス
テップへと分岐できるようにする。例えば、上に述べた
手順においては、ステップ２１０はステップ２０８の前
に行なわれた。

【００３８】図４は、集積回路の１実施形態において、
タイミング図３００に示されたタイミングによって制約
される、表１の動作ステートメント１〜５の例示的なＲ
ＴＬ実現４００を示す概略回路図である。ＲＴＬ実現４
００はパイプライン化乗算器４０１、減算器４０２、レ
ジスタ４０３および４０４、トライステートドライバ４
０５、制御ユニット４０６およびマルチプレクサ４０
７，４０８および４０９を含む。入力ＩＮＰ１は値Ｘを
受信し、かつ入力ＩＮＰ２は値Ｙを受信する。出力は表
１の動作ステートメント１〜５によって規定されるアル
ゴリズムに従って計算された結果、ＯＵＴ＝Ｘ^２−Ｙ^２
を提供する。サイクルタイミングはシステムクロックＶ
_ＣＬＫによって提供される。

【００３９】ＲＴＬ要素は本発明を実施する前に述べた
ステップに従って割り当てられる。特に、パイプライン
化乗算器４０１はステップ２０６において対話式に割り
当てられて表１の動作ステートメント３および４の乗算
操作を行なう。同様に、減算器４０２はステップ２０６
において対話式に割り当てられて表１のステートメント
５の減算機能を行なう。レジスタ４０３および４０４は
ステップ２０６において割り当てられて表１の中間値
Ｙ，Ｘ１およびＹ１を格納する。相互接続導体およびマ
ルチプレクサ４０７〜４０９はステップ２０８において
自動的に発生される。

【００４０】制御ユニット４０６は自動的に発生されて
制御信号Ｃ_１〜Ｃ_６を特定されたアルゴリズム記述およ
びタイミングを実施するための特定の要素に提供する。
例えば、トライステートドライバ４０５は制御ユニット
４０６からサイクルＴ_４の間に制御信号Ｃ_２を受信する
制御入力を有し計算された結果ＯＵＴを出力に提供しま
たはトライステートドライバ４０５をトライステートモ
ードに設定する。

【００４１】図５は、表１のステートメント１〜５のＲ
ＴＬ実現５００を示す概略回路図であり、この場合は設
計仕様の変更によって計算された結果ＯＵＴが記憶され
かつ出力において４クロックサイクルの間遅延されるこ
とが要求される。図４のＲＴＬ実現４００の現存するデ
ータベースをスタート点として使用して、前記仕様の変
更は新しいレジスタ５０５をＲＴＬ実現４００のトライ
ステートドライバ４０５を置き換えるために新しいレジ
スタ５０５を割り当てることによって実施されることが
わかる。したがって、設計者は直接ステップ２０６に進
み構造エディタ１８を使用してデータベースおよび割当
てレジスタ５０５から対話的にトライステートドライバ
４０５を削除する。そのような特定の設計タスクへの分
岐のための直接的な入力は、変更されないステップ２０
２および２０４がバイパスできるため、設計の効率を改
善する。

【００４２】ステップ２０８において、レジスタ５０５
は構造エディタ１８を使用して導体５０４を加えること
により減算器４０２へと相互接続される。同様に、導体
５０１〜５０３は構造エディタ１８を使用して現存する
データベースから対話的に作成されまたは変更される。
ＲＴＬ実現５００の変更された部分のみがステップ２０
６および２０８において編集される必要があることに注
意を要する。その後の操作は選択された新しい要素を表
すデータのみが再計算されるように選択モードで行なう
ことができる。変化しない、残りのＲＴＬ要素はデータ
ベースに留まっておりかつＲＴＬ実現５００において再
使用される。比較的小さなかつ局部的な変更のための構
造マッピング（ステップ２１０）は典型的には計算され
た結果ＯＵＴ＝Ｘ^２−Ｙ^２がレジスタ５０５に格納され
ることを特定するため対話的に行なわれる。

【００４３】ＲＴＬ実現４００において制御ユニット４
０６を自動的に発生するためステップ２１２が前に行な
われたが、ステップ２１２は、異なる機能が行なわれる
ため、制御ユニット５０６を発生するために再び実行さ
れる。特に、制御ユニット４０６はサイクルＴ_４の間に
トライステートドライバ４０５をイネーブルし、一方制
御ユニット５０６は次の制御信号Ｃ_７が肯定されるまで
クロックサイクルＴ_４において計算された結果ＯＵＴを
格納するためにレジスタ５０５に対し導体５０２によっ
て制御信号Ｃ_７を提供する。

【００４４】上の例は異なる構造を有するＲＴＬ実現４
００および５００を生成するのにＲＴＬ要素を変更する
ために設計者がどのようにしてマイクロアーキテクチャ
設計データベース１２におけるデータを対話的にオーバ
ライドすることができるかを示す。前記構造的な相違は
アルゴリズム記述におけるステートメントを変更するこ
となく対話的に特定のＲＴＬ要素および相互接続を変更
するために構造エディタ１８を使用して生成された。特
に、レジスタ５０５および導体５０１〜５０４は構造エ
ディタ１８によって設計データベースに対話的に加えら
れＲＴＬ実現４００を変更しかつ次にＲＴＬ実現５００
の設計を完了するために他の設計タスクへと分岐する。

【００４５】本発明はまた従来技術の方法を使用して生
成された回路から構造的に区別されるＲＴＬ実現を生成
することができる。例えば、従来技術の設計方法は表１
に示された動作ステートメントによって記述されるのと
同様の機能を実施する回路の回路図表現を生成すること
ができる。従来技術の設計プログラムは入力データとし
て動作ステートメントを使用して実行されかつ回路図を
表すデータが出力に生成される。出力データは特定の従
来技術の設計プログラムに特有の特定の構造を有する構
成を生じる結果となる。

【００４６】これに対し、本発明を使用して生成される
ＲＴＬ実現は特定のプログラムによって制限されず、む
しろ設計者によって変更しかつ最適化することができる
構造を有する。設計者は設計データベースを対話的に変
更するためにプロセスにおける適切なステップへと分岐
する。より詳細には、設計者は構造エディタ１８へと分
岐して上に述べたようにアルゴリズム記述におけるステ
ートメントを変更することなく対話的にＲＴＬ要素およ
び相互接続を変更することができる。その結果、１つの
設計は、その構造が従来技術の方法によって生成された
構造と異なるＲＴＬ実現を生成するために変更すること
ができる。

【００４７】ＲＴＬ実現は典型的には集積回路の回路図
を含む。そのような回路図から発生されたデータは集積
回路を生成するために半導体基板上にＲＴＬ実現の物理
的構造を製造するためのフォトマスクを生成するために
使用される。ＲＴＬ実現を生成するためのこの設計方法
はＲＴＬ実現を含む集積回路を製造するための製造プロ
セスの設計部分を備えている。

【００４８】図６は、制御回路６０２、入力装置６０
４、出力装置６０６およびメモリ６０８を含む、アーキ
テクチャ設計システム１０を備えた集積回路を設計する
ために使用されるコンピュータ６００のブロック図を示
す。入力装置６０４はコンピュータ６００へと入力デー
タを供給するための手段を提供する。データが設計者に
よって対話式に入力される場合、入力装置６０４は典型
的にはキーボードを含む。しかしながら、入力装置６０
４はまたディスクまたはテープドライブ、モデムまたは
走査装置のような他の形式の入力装置を備えることもで
きる。入力データは入力装置６０４から制御回路６０２
へと結合され、該制御回路６０２は入力データがどのよ
うに処理されるかを決定するメモリ６０８に記憶された
編集プログラムの１つを実行する。

【００４９】出力装置６０６は典型的には設計されてい
る集積回路アーキテクチャシステムを表す制御回路６０
２から受信されたデータを対話式に表示するための表示
モニタを含む。出力装置６０６は、プリンタ、モデムお
よびディスクまたはテープドライブのような、コンピュ
ータ６００において発生されたまたは記憶されたデータ
を表示し、または転送する他の形式の装置を含むことが
できる。

【００５０】制御回路６０２はアーキテクチャ設計シス
テム１０に含まれる設計タスクを実施するためにメモリ
６０８に格納されたソフトウェアプログラムを実行す
る。前記設計タスクはメモリ６０８における設計ユーテ
ィリィティ２４を格納するために提供される領域に記憶
されたユーティリィティプログラムの１つを実行するこ
とによって自動的に行われる。制御回路６０２は典型的
にはマイクロプロセッサからなるが、制御回路６０２の
機能は状態マシンを含む他の形式の論理回路によって提
供することもできる。制御回路６０２はまたコンピュー
タ６００と設計タスクを対話式に行う設計者との間のグ
ラフィックインタフェースを提供するメモリ６０８に記
憶された編集プログラムを実行する。そのような編集プ
ログラムは階層エディタ１４、動作エディタ１６、構造
エディタ１８、タイミングエディタ２０、および抽象ラ
イブラリエディタ２２を含む。

【００５１】制御回路６０２はコンピュータ６００の内
部のデータ、並びに入力装置６０４から受信される入力
データおよび出力装置６０６に転送される表示データの
流れを管理する。制御回路６０２は、ユーティリィティ
プラグラムまたはエディタの指示の下で、、マイクロア
ーキテクチャ設計データベース１２として示されるメモ
リ６０８の共通の設計データべースにセーブされたデー
タを取り出し、変更しかつ格納する。

【００５２】メモリ６０８はアーキテクチャ設計システ
ム１０を実施するために使用されるデータおよびソフト
ウェアプログラムを記憶するための上に述べた複数のメ
モリ領域を含む。メモリ６０８はランダムアクセスメモ
リ、リードオンリメモリ、フロッピディスク、ハードデ
ィスクおよび磁気テープのような磁気記憶媒体、コンパ
クトディスクのような光学的記憶媒体、および同様のメ
モリ装置を含むことができる。

【００５３】

【発明の効果】以上から、集積回路を設計するためのコ
ンピュータで実施されるアーキテクテャ設計方法が提供
されたことが理解されるべきである。集積回路のアルゴ
リズム記述が提供されかつ集積回路のＲＴＬ実現が１組
の設計タスクを行うことによってアーキテクチャシステ
ムのアルゴリズム記述から発生される。設計タスクは特
定のシーケンスで行われる必要はない。むしろ設計者は
任意の順序で設計タスクを完了するために１つの設計タ
スクから他の設計タスクへと対話式に分岐することがで
きる。

【００５４】前記アーキテクチャ設計方法はさらに設計
者が適切なステップへと直接進行しかつそのステップに
関連するエディタのユーザインタフェースによって対話
式に所望の変更を行うことにより現存するＲＴＬ構成を
より効率的に対話式に変更できるようにする。設計者は
変更された部分を対話式に識別しかつ変更されたＲＴＬ
実現を変更された部分に対してのみ設計タスクを行うた
めに任意の順序で他のステップへと対話式に分岐するこ
とにより完了させることができる。

【００５５】本発明の特定の実施形態が示されかつ説明
されたが、当業者にはさらに他の変更および改善をなす
ことができるであろう。本発明は示された特定の形式に
限定されるのではなくかつ添付の特許請求の範囲により
この発明の精神および範囲から離れることのないすべて
の変更をカバーすることを意図していることが理解され
る。

【図面の簡単な説明】

【図１】対話式アーキテクチャ設計システムを示すブロ
ック図である。

【図２】図１の対話式アーキテクチャ設計システムのフ
ローチャートである。

【図３】アルゴリズム記述に関連する制御ステップのマ
ッピングを説明するためのタイミング図である。

【図４】前記アルゴリズム記述のハードウェア構成を示
す概略的ブロック図である。

【図５】変更されたアルゴリズム記述のハードウェア構
成を示す概略的ブロック図である。

【図６】本発明に係わる対話式アーキテクチャ設計シス
テムを実施するためのコンピュータの構成を示すブロッ
ク図である。

【符号の説明】

１０ 対話式アーキテクチャ設計システム １２ マイクロアーキテクチャ設計データベース １４ 階層エディタ １６ 動作エディタ １８ 構造エディタ ２０ タイミングエディタ ２２ 抽象ライブラリエディタ ２４ 設計ユーティリィティ ４００ ＲＴＬ構成 ４０１ パイプライン化乗算器 ４０２ 減算器 ４０３，４０４ レジスタ ４０５ トライステートドライバ ４０６ 制御ユニット ４０７，４０８，４０９ マルチプレクサ ５００ ＲＴＬ構成 ５０５ レジスタ ５０６ 制御ユニット ６００ コンピュータ ６０２ 制御回路 ６０４ 入力装置 ６０６ 出力装置 ６０８ メモリ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チー−チュン・チェン アメリカ合衆国アリゾナ州85226、チャン ドラー、ウエスト・ジェノア・ウェイ 3301 (72)発明者 ウィルヘルムス・ジェイ・フィリップセン アメリカ合衆国アリゾナ州85044、フェニ ックス、イースト・サンライズ・ドライブ 4337 (72)発明者 トマス・イー・トカシック アメリカ合衆国アリゾナ州85044、フェニ ックス、サウス・サーティエイス・プレイ ス 13406

Claims (5)

【特許請求の範囲】
1. 【請求項１】 アーキテクチャレベルでシステムを設計
   するコンピュータで実施される方法であって、 複数の設計タスク（２０２〜２１２）によってシステム
   のアルゴリズム記述からシステムのレジスタ転送レベル
   （ＲＴＬ）実現（４００）を発生する段階、そして前記
   複数の設計タスクを異なる順序で実行するために前記複
   数の設計タスク（２０２〜２１２）の内の他のものから
   前記複数の設計タスク（２０２〜２１２）の内の１つへ
   と分岐する段階、 を具備することを特徴とするアーキテクチャレベルでシ
   ステムを設計するコンピュータで実施される方法。
2. 【請求項２】 アーキテクチャレベルでシステムを設計
   する方法であって、 各々複数の設計上の決定を含む複数の設計タスク（２０
   ２〜２１２）によって、前記システム（４００）のアル
   ゴリズム記述から前記システムのレジスタ転送レベル
   （ＲＴＬ）実現を発生する段階、そして前記複数の設計
   タスク（２０２〜２１２）内の前記複数の設計上の決定
   を対話式に規定しまたは変更する段階、 を具備することを特徴とするアーキテクチャレベルでシ
   ステムを設計する方法。
3. 【請求項３】 前記複数の設計タスク（２０２〜２１
   ２）は、 ＲＴＬ要素を割り当てる段階（２０６）、 前記アルゴリズム記述を作成しかつ編集する段階（２０
   ２）、 前記アルゴリズム記述および前記ＲＴＬ要素から制御ス
   テップのマッピングを発生する段階（２０４）、 ＲＴＬ要素の間の相互接続を発生する段階（２０８）、
   そして前記アルゴリズム記述から前記ＲＴＬ要素および
   前記相互接続へと構造マッピングを発生する段階（２１
   ０）、 を含むことを特徴とする請求項２に記載の方法。
4. 【請求項４】 コンピュータで読み取り可能な記憶媒体
   であって、 アーキテクチャシステムを記述する共通の設計データベ
   ース（１２）を前記アーキテクチャシステムのアルゴリ
   ズム記述から発生するために複数のコンピュータで実行
   可能な設計タスク（２０２〜２１２）を格納するための
   第１の領域のメモリ（２４）、そして前記共通の設計デ
   ータベース（１２）を対話式に観察しかつ変更し、そし
   て前記複数のコンピュータにより実行可能な設計タスク
   （２０２〜２１２）を異なる順序で実行するための複数
   のデータエディタ（１４〜２２）を格納するための第２
   の領域のメモリ（１４〜２２）、 を具備することを特徴とするコンピュータで読み取り可
   能な記憶媒体。
5. 【請求項５】 集積回路であって、 各々複数の設計上の決定を含む複数の設計タスク（２０
   ２〜２１２）によって前記集積回路のレジスタ転送レベ
   ル（ＲＴＬ）実現（４００）を前記集積回路のアルゴリ
   ズム記述から発生する段階、そして前記複数の設計タス
   ク内の前記複数の設計上の決定を対話式に規定しかつ変
   更する段階、 に従って設計されることを特徴とする集積回路。