JP3842489B2 - 回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体 - Google Patents

回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、設計する回路の構造および仕様を定義した回路記述にテストベクトルを入力し、出力信号と出力信号の期待値とを比較することにより、回路記述の論理検証を行い、当該回路記述を用いて実際の回路を作製する回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体に関し、特に、回路記述の論理検証に要する時間を短縮し、回路設計処理に要する工期および経費を大幅に削減する技術に係わる。
【0002】
【従来の技術】
現在、一般的な回路設計プロセスは、始めに、設計しようとする回路の構造および仕様を定義した回路記述を作成し、その回路記述の有効性を判別した後に、回路記述からマスクパターン等を作製するようにして、実際の回路を作製するという流れにより行われている。
【0003】
この回路設計プロセス内において作成する回路記述の有効性を判断する手法の一つとして、設計する回路の機能が仕様通り実現されているか否かを確認する論理検証処理(例えば、機能検証、タイミング検証等)が知られている。論理検証処理は、設計者が確認したい機能別に作成した複数のテストベクトルを回路記述に対して入力し、出力信号と出力信号の期待値とを比較することにより行う。そして、出力信号とその期待値とが異なる場合に、回路記述内に不具合があるものと判断し、回路記述内部の不具合箇所を所望の機能が実現されるように修正する。
【0004】
【発明が解決しようとする課題】
以上のように、現在、回路設計プロセスにおける回路記述の論理検証処理は、回路記述に検証用の複数のテストベクトルを入力し、出力信号と出力信号の期待値を比較することにより行われている。しかしながら、このような従来の論理検証処理には、以下に示すような技術的問題がある。
【0005】
すなわち、通常、論理検証処理により回路記述内に不具合が検出されると、回路記述内の不具合箇所の修正が行われるが、一般に、回路記述に変更が加えられた際には、変更によって予期せぬ新たなバグ(不具合箇所)が混入されていないか否か、変更後も以前実現されていた仕様が変わらずに実現されているか否かを確認するために、変更した内容に関係なく、以前の論理検証処理に使用したテストベクトルを全て用いて再び論理検証処理を行わなければならないので、従来の論理検証処理では、回路記述の変更回数に比例して論理検証に要する時間が増加し、回路設計プロセスの工期の大幅な遅れに繋がるという技術的問題がある。
【0006】
また、設計する回路の規模が大きくなり且つ複雑となると、一つのテストベクトル当たりに要する論理検証時間が長くなり、また、必要とされる検証事項の増加によって論理検証に要するテストベクトルの数も増加するとので、今後、回路の大規模化および複雑化がさらに進むにしたがい、上記の技術的問題は一層顕著となってくることは明らかである。
【0007】
本発明は、上記技術的問題を鑑みてなされたものであり、その目的は、回路設計に要する時間を大幅に短縮する回路設計装置を提供することにある。
【0008】
また、本発明の他の目的は、回路設計に要する時間を大幅に短縮する設計回路設計方法を提供することにある。
【0009】
さらに、本発明の他の目的は、回路設計に要する時間を大幅に短縮する回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体を提供することにある。
【0010】
【課題を解決するための手段】
上記の技術的問題に対して、発明者らは、回路記述を変更した箇所をロジックコーン単位で自動的に特定し、複数のテストベクトルを変更箇所と関係するものとしないものとに分類する手段を設けることにより、2回目以後の論理検証処理の際は、変更箇所と関係するテストベクトルのみを用いて論理検証を行うことができるので、回路設計に要する時間を大幅に短縮することができるという考えに至った。
【0011】
上記の考えを反映し、本発明の第1の特徴は、設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割手段と、第1の回路記述とテストベクトルを用いて論理検証を行う論理検証手段と、論理検証中にテストベクトルが活性化する第1の回路記述内のロジックコーンに関する情報をプロファイル情報としてテストベクトル毎に保存するプロファイル情報生成手段と、第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証手段と、形式検証の結果に基づいて、第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定手段と、プロファイル情報を用いてテストベクトルを変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類手段とを備える回路設計装置であることにある。
【0012】
これにより、回路設計に要する時間を大幅に短縮することができるのである。
【0013】
また、本発明の第2の特徴は、コンピュータが、設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割ステップと、コンピュータが、第1の回路記述とテストベクトルを用いて論理検証を行う論理検証ステップと、コンピュータが、論理検証中にテストベクトルが活性化する第1の回路記述中のロジックコーンに関する情報をプロファイル情報としてテストベクトル毎に記憶手段内に保存するプロファイル情報生成ステップと、コンピュータが、第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証ステップと、コンピュータが、形式検証の結果に基づいて、第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定ステップと、コンピュータが、記憶手段内に保存されているプロファイル情報を用いてテストベクトルを変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類ステップとから成る回路設計方法であることにある。
【0014】
これにより、回路設計に要する時間を大幅に短縮することが可能となる。
【0015】
さらに、本発明の第3の特徴は、コンピュータを、設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割手段と、第1の回路記述とテストベクトルを用いて論理検証を行う論理検証手段と、論理検証中にテストベクトルが活性化する第1の回路記述中のロジックコーンに関する情報をプロファイル情報としてテストベクトル毎に記憶手段内に保存するプロファイル情報生成手段と、第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証手段と、形式検証の結果に基づいて、第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定手段と、記憶手段内に保存されているプロファイル情報を用いて前記テストベクトルを変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類手段として機能させるための回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体であることにある。
【0016】
これにより、回路設計に要する時間の大幅な短縮を実現することができる。
【0017】
ここで、コンピュータ読み取り可能な記録媒体としては、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ、デジタルビデオディスク等を用いることが望ましい。
【0018】
また、第2の回路記述の論路検証処理は、変更ロジックコーンを活性化するテストベクトルを優先的に用いて行うようにすると良い。
【0019】
さらに、論理検証とは、機能検証、タイミング検証等、テストベクトルを利用した回路記述の各種検証を意味する。
【0020】
【発明の実施の形態】
本願発明の実施形態についての説明をする前に、ここで、本願発明で言う所の「ロジックコーン」について簡単に説明する。
【0021】
本発明の実施形態に係わる回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体においては、作成した回路記述をロジックコーンと呼ばれる単位に分割し、ロジックコーンに関する情報を論理検証処理に積極的に活用している。ここで言うロジックコーンとは、一般的な形式検証処理により得られるロジックコーンと同じ技術的意味合いを有するものであり、回路記述内のレジスタ毎に定義された円錐状の領域(図4乃至図5参照)により、各レジスタ若しくは回路外への出力信号と関係する入力信号の情報を記述している。したがって、ロジックコーンに関する情報を活用することにより、回路の全領域についての、信号の入出力の不具合等といった、信号の入出力に係わる情報を知ることができるのである。
【0022】
それでは、以下では、図1乃至図4を用いて、本発明の実施形態に係わる回路設計システム、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体について詳しく説明しよう。
【0023】
始めに、図1を用いて、本発明の実施形態に係わる回路設計システムの構成について説明する。
【0024】
本発明の実施形態に係わる回路設計システム100は、入力された回路記述に対して論理検証処理を行い回路記述内の不具合を修正する回路設計装置110、回路記述や回路設計装置110に関する各種パラメータを入力するための入力手段120、不具合を修正した回路記述やエラー表示を出力するための出力手段121から構成され、回路設計装置110は、入力手段120から入力された設計する回路の構造および仕様を定義した回路記述をロジックコーン単位に分割するロジックコーン分割手段111、回路記述とテストベクトルを用いて論理検証を行う論理検証手段117、論理検証実行中に論理検証において用いたテストベクトルが活性化する回路記述中のロジックコーンに関する情報をプロファイル情報としてテストベクトル毎に保存するプロファイル情報生成手段112、入力された回路記述に変更を加えるための回路変更手段113、変更前および変更後の回路記述を用いて形式検証を行う形式検証手段118、形式検証結果に基づいて変更後の回路記述内の変更に係わるロジックコーン(変更ロジックコーン)を特定するロジックコーン特定手段114、テストベクトルを変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類手段115、プロファイル情報等、各種データを保存するための記憶手段116を具備することを特徴とする。
【0025】
ここで、「入力手段」としては、キーボードやマウス等の各種入力装置を用いることが考えられ、フロッピーディスク等の各種記憶媒体内に格納された情報を回路設計装置110内に読み出すようにしても良い。また、「出力手段」としては、ディスプレイ等の表示装置およびプリンタ等の印刷装置を用いることが望ましい。さらに、「記憶手段」とは、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ、デジタルビデオディスク等が考えられる。さらに又、ここでいう「変更ロジックコーンを活性化するテストベクトル」とは、「変更ロジックコーンを通過するテストベクトル」のように解釈すると良い。
【0026】
次に、図2を用いて、本発明の実施形態に係わる回路設計方法について説明する。
【0027】
本発明の実施形態に係わる回路設計方法により回路設計を行う際は、
1.(回路記述入力ステップ、S101)始めに、設計する回路の構造および仕様を定義した第1の回路記述を入力する。
【0028】
2.(ロジックコーン分割ステップ、S102)次に、第1の回路記述をロジックコーン単位に分割する。
【0029】
3.(ロジックコーン情報保存(I)ステップ、S103)続いて、第1の回路記述内のロジックコーン毎にその入力と出力情報を保存するようにして、第1の回路記述内のロジックコーンの構成を保存する。
【0030】
4.(論理検証ステップ、S104)次に、第1の回路記述と検証に必要な全てのテストベクトルを用いて論理検証を行う。
【0031】
5.(プロファイル情報生成ステップ、S105)続いて、論理検証ステップS104実行中に論理検証に用いた各テストベクトルが活性化する回路記述中のロジックコーンに関する情報(例えば、テストベクトルおよびテストベクトルが活性化するロジックコーンの名前に関する情報)をプロファイル情報としてテストベクトル毎に保存する。
【0032】
6.(不具合判別ステップ、S106)続いて、論理検証の結果、第1の回路記述が所望の機能を実現しているか否か判別し、実現している場合は(回路記述出力ステップ、S112)へ、実現していない場合には(回路変更ステップ、S107)へ移行する。
【0033】
7.(回路変更ステップ、S107)続いて、所望の機能が実現されるように、第1の回路記述に変更を加え、第2の回路記述を生成する。
【0034】
8.(形式検証ステップ、S108)次に、第1および第2の回路記述を用いて形式検証を行う。
【0035】
9.(ロジックコーン特定ステップ、S109)続いて、形式検証結果に基づいて、第2の回路記述内の変更に係わるロジックコーン(変更ロジックコーン)を特定する。
【0036】
10.(ロジックコーン情報保存(II)ステップ、S110)第2の回路記述内のロジックコーン毎にその入力と出力情報を保存するようにして、第2の回路記述内のロジックコーンの構成を保存する。
【0037】
11.(テストベクトル分類ステップ、S111)変更ロジックコーンに係わる情報とプロファイル情報を用いて、論理検証ステップS104において用いたテストベクトルを変更ロジックコーン領域を活性化するものとしないものとに分類し、活性化するもの(活性化ベクトル)のみ、又は、活性化するロジックコーン数の多いテストベクトルから優先的に回路記述に入力するようにして、再び(論理検証ステップ、S104)以後の処理を行う。
【0038】
12.(回路記述出力ステップ、S112)回路記述を出力し、当該回路記述を用いて、マスクパターン設計等、その後の回路設計処理を行う。
【0039】
このように、本発明の実施形態に係わる回路設計方法およびその装置は、論理検証において回路記述に変更を加えた場合、回路記述内の変更箇所をロジックコーン単位で自動的に特定し、複数のテストベクトルを変更箇所と関係するものとしないものとに分類するので、2回目以後の論理検証処理は、全てのテストベクトルを用いずに、変更箇所と関係するテストベクトルのみを用いて行うことが可能となり、回路設計に要する時間を大幅に短縮することができる。また、変更箇所が複数ある場合には、最も関連性の高いテストベクトルから順に論理検証を行うことができるので、その変更自体に不具合がある場合は早期にそれを検出することが可能となる。さらに、テストベクトルが回路中のどの部分を活性化するかをテストベクトル毎にロジックコーン単位で解析できるので、テストベクトルの管理運用を厳密に行うことが可能となる。
【0040】
尚、本明細書中で言う論理検証処理とは、機能検証、タイミング検証等、テストベクトルを用いた回路記述の各種検証を意味することに留意されたい。
【0041】
また、本発明の実施形態に係わる回路設計システム100は、例えば、図3に示すような概観を有する。つまり、本発明の実施形態に係わる回路設計システム100は、コンピュータシステム10内に回路設計装置110の各要素を内蔵することにより構成される。コンピュータシステム10は、フロッピーディスクドライブ11および光ディスクドライブ13を備えている。そして、フロッピーディスクドライブ11に対してはフロッピーディスク12、光ディスクドライブ13に対しては光ディスク14をそれぞれ挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納された回路設計プログラムをコンピュータシステム10内にインストールすることができる。また、適当なドライブ装置をコンピュータシステム10に接続することにより、例えば、メモリ装置の役割を担うROM15や、磁気テープ装置の役割を担うカートリッジ16を用いて、回路設計プログラムのインストールを実行することも可能である。
【0042】
さらに、本発明の実施形態に係わる回路設計装置110は、プログラム化しコンピュータ読み取り可能な記録媒体内に格納しても良い。そして、回路設計プログラムを実行する際は、この記録媒体をコンピュータシステムに読み込ませ、コンピュータシステム内のメモリ等の記録部に回路設計プログラムを格納し、回路設計プログラム中の処理を実行させることにより、本発明の実施形態に係わる回路設計装置およびその方法をコンピュータシステム上で実現することができる。ここで、記録媒体とは、例えば、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ、デジタルビデオディスク等、プログラムを記録することができるコンピュータ読み取り可能な媒体を意味する。
【0043】
このように、本発明はここでは記載していない様々な実施の形態を包含するということは十分に理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲に係わる発明特定事項によってのみ限定されるものでなければならない。
【0044】
(実験例)
最後に、本発明の回路設計方法における論理検証処理についての理解を深めるために、図4乃至図5を用いて、本発明の回路設計方法を用いた論理検証処理例を簡単に紹介しょう。
【0045】
今、図4(a)に示す構造および仕様を定義した第1回路記述を作成したとしよう。
【0046】
本発明の回路設計方法によりこの第1回路記述の論理検証を行う際は、
(1)始めに、この第1回路記述の論理検証に必要な全てのテストベクトル1〜3を入力し、論理検証を行う。
【0047】
(2)論理検証中に、テストベクトル1〜3のそれぞれが第1の回路記述内のどのロジックコーンを活性化するかの情報をプロファイル情報として保存する。この場合、具体的には、テストベクトル1がロジックコーン17a、17b、テストベクトル2がロジックコーン17e、17c、17d、テストベクトル3がロジックコーン17fを活性化するとの情報がプロファイル情報内に保存される。
【0048】
(3)続いて、論理検証の結果を参照して第1回路記述内に変更を加え、図4(b)に示す、第2回路記述を作成する。
【0049】
(4)次に、第1および第2回路記述を用いて形式検証処理を行い、第2回路記述内のどのロジックコーンに変更が加わったのかを特定する。この例の場合、ロジックコーン17dに変更があり、変更ロジックコーンであると想定している。
【0050】
(5)続いて、プロファイル情報を用いて変更が加わったロジックコーン17dを活性化するテストベクトル(活性化ベクトル)をテストベクトル1〜3中から特定する。この例の場合、テストベクトル2がロジックコーン17dを活性化していると想定する。
【0051】
(6)次に、テストベクトル2のみを回路記述に入力し、2回目の論理検証を行う。
【0052】
上記の例において、第2回路記述内に新たな不具合が検出された場合は、第2の回路記述を第1の回路記述として考え、上記処理を再び実行する。すなわち、この例の場合、第2回路記述と第3回路記述とで形式検証を行い、形式検証の結果、ロジックコーン17fの入力に新たにロジックコーン17cの出力が加わっていることが判明したとすると、第2回路記述のプロファイル情報(この場合、テストベクトル1がロジックコーン17a、17b、テストベクトル2がロジックコーン17e、17c、17d、テストベクトル3がロジックコーン17fを活性化するとの情報が保存されている)を用いてロジックコーン17c、17fを活性化するテストベクトルを探す。そして、この結果、テストベクトル2、3がロジックコーン17c、17fを活性化していることが判明したので、次の段階ではテストベクトル2、3のみを用いて論理検証を行うことになる。ここで、第3の回路記述内にさらに回路発生した場合には、同様に、第3回路記述と第4回路記述とで形式検証を行い、形式検証の結果、ロジックコーン17dが削除されていることが判明したとすると、第3回路記述のプロファイル情報(この場合、テストベクトル1がロジックコーン17a、17b、テストベクトル2がロジックコーン17e、17c、17d、17f、テストベクトル3がロジックコーン17fを活性化するとの情報が保存されている)を用いてロジックコーン17dを活性化するテストベクトルを探す。そして、この結果、テストベクトル2がロジックコーン17dを活性化することが判明したので、次の段階ではテストベクトル2のみを用いて論理検証を行う。
【0053】
【発明の効果】
以上述べてきたように、本発明の回路設計装置によれば、論理検証において回路記述に変更を加えた場合、回路記述内の変更箇所をロジックコーン単位で自動的に特定し、複数のテストベクトルを変更箇所と関係するものとしないものとに分類するので、2回目以後の論理検証処理は、全てのテストベクトルを用いずに、変更箇所と関係するテストベクトルのみを用いて行うことが可能となり、回路設計に要する時間を大幅に短縮することができる。また、変更箇所が複数ある場合には、最も関連性の高いテストベクトルから順に論理検証を行うことができるので、その変更自体に不具合がある場合は早期にそれを検出することが可能となる。さらに、テストベクトルが回路中のどの部分を活性化するかをテストベクトル毎にロジックコーン単位で解析できるので、テストベクトルの管理運用を厳密に行うことが可能となる。
【0054】
また、本発明の回路設計方法によれば、論理検証において回路記述に変更を加えた場合、回路記述内の変更箇所をロジックコーン単位で自動的に特定し、複数のテストベクトルを変更箇所と関係するものとしないものとに分類するので、2回目以後の論理検証処理は、全てのテストベクトルを用いずに、変更箇所と関係するテストベクトルのみを用いて行うことが可能となり、回路設計に要する時間を大幅に短縮することができる。また、変更箇所が複数ある場合には、最も関連性の高いテストベクトルから順に論理検証を行うことができるので、その変更自体に不具合がある場合は早期にそれを検出することが可能となる。さらに、テストベクトルが回路中のどの部分を活性化するかをテストベクトル毎にロジックコーン単位で解析できるので、テストベクトルの管理運用を厳密に行うことが可能となる。
【0055】
さらに、本発明の回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体によれば、論理検証において回路記述に変更を加えた場合、回路記述内の変更箇所をロジックコーン単位で自動的に特定し、複数のテストベクトルを変更箇所と関係するものとしないものとに分類するので、2回目以後の論理検証処理は、全てのテストベクトルを用いずに、変更箇所と関係するテストベクトルのみを用いて行うことが可能となり、回路設計に要する時間を大幅に短縮することができる。また、変更箇所が複数ある場合には、最も関連性の高いテストベクトルから順に論理検証を行うことができるので、その変更自体に不具合がある場合は早期にそれを検出することが可能となる。さらに、テストベクトルが回路中のどの部分を活性化するかをテストベクトル毎にロジックコーン単位で解析できるので、テストベクトルの管理運用を厳密に行うことが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態に係わる回路設計システムの構成を示すブロック図である。
【図2】本発明の実施形態に係わる回路設計方法を示すフローチャート図である。
【図3】本発明の実施形態に係わる回路設計システムの概観を示すフローチャート図である。
【図4】本発明の回路設計方法による論理検証処理を説明するための一実験例を示す図である。
【図5】本発明の回路設計方法による論理検証処理を説明するための一実験例を示す図である。
【符号の説明】
10 コンピュータシステム
11 フロッピーディスクドライブ
12 フロッピーディスク
13 光ディスクドライブ
14 光ディスク
15 ROM
16 カートリッジ
17a,b,c,d,e,f ロジックコーン
18a,b,c,d,e,f レジスタ
19 集積回路
100 回路設計システム
110 回路設計装置
111 ロジックコーン分割手段
112 プロファイル情報生成手段
113 回路変更手段
114 ロジックコーン特定手段
115 テストベクトル分類手段
116 記憶手段
117 論理検証手段
118 形式検証手段
120 入力手段
121 出力手段

Claims (5)

  1. 設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割手段と、
    前記第1の回路記述とテストベクトルを用いて論理検証を行う論理検証手段と、
    前記論理検証中に前記テストベクトルが活性化する第1の回路記述中のロジックコーンに関する情報をプロファイル情報として当該テストベクトル毎に保存するプロファイル情報生成手段と、
    前記第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証手段と、
    前記形式検証の結果に基づいて、前記第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定手段と、
    前記プロファイル情報を用いて前記テストベクトルを前記変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類手段と
    を備えることを特徴とする回路設計装置。
  2. コンピュータが、設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割ステップと、
    コンピュータが、前記第1の回路記述とテストベクトルを用いて論理検証を行う論理検証ステップと、
    コンピュータが、前記論理検証中に前記テストベクトルが活性化する第1の回路記述中のロジックコーンに関する情報をプロファイル情報として当該テストベクトル毎に記憶手段内に保存するプロファイル情報生成ステップと、
    コンピュータが、前記第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証ステップと、
    コンピュータが、前記形式検証の結果に基づいて、前記第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定ステップと、
    コンピュータが、前記記憶手段内に保存されているプロファイル情報を用いて前記テストベクトルを前記変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類ステップと
    から成ることを特徴とする回路設計方法。
  3. コンピュータを、
    設計する回路の構造および仕様を定義した第1の回路記述をロジックコーン単位に分割するロジックコーン分割手段と、
    前記第1の回路記述とテストベクトルを用いて論理検証を行う論理検証手段と、
    前記論理検証中に前記テストベクトルが活性化する第1の回路記述中のロジックコーンに関する情報をプロファイル情報として当該テストベクトル毎に記憶手段内に保存するプロファイル情報生成手段と、
    前記第1の回路記述および第1の回路記述に変更を加えることにより生成された第2の回路記述を用いて形式検証を行う形式検証手段と、
    前記形式検証の結果に基づいて、前記第2の回路記述内の変更に係わる変更ロジックコーンを特定するロジックコーン特定手段と、
    前記記憶手段内に保存されているプロファイル情報を用いて前記テストベクトルを前記変更ロジックコーンを活性化するものとしないものとに分類するテストベクトル分類手段
    として機能させるための回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体。
  4. 前記論理検証手段は、前記変更ロジックコーンを活性化するテストベクトルを優先的に用いて第2の回路記述の論理検証を行うことを特徴とする請求項2に記載の回路設計方法。
  5. 前記論理検証手段は、前記変更ロジックコーンを活性化するテストベクトルを優先的に用いて第2の回路記述の論理検証を行うことを特徴とする請求項3に記載の回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4147842B2 (ja) 2002-07-04 2008-09-10 日本電気株式会社 論理検証システム及び方法、論理コーン抽出装置及び方法、論理検証及び論理コーン抽出プログラム
US7970594B2 (en) * 2005-06-30 2011-06-28 The Mathworks, Inc. System and method for using model analysis to generate directed test vectors
US7958397B2 (en) * 2008-06-20 2011-06-07 Lsi Corporation System for automatically configuring a storage array
US8732637B2 (en) * 2012-07-30 2014-05-20 Synopsys, Inc. Formal verification of bit-serial division and bit-serial square-root circuit designs
JP5944358B2 (ja) * 2013-09-10 2016-07-05 株式会社東芝 半導体集積回路の検証装置、半導体集積回路の検証方法、及び、プログラム
JP2015106594A (ja) * 2013-11-28 2015-06-08 富士通株式会社 診断装置、診断装置の制御方法、および診断装置の制御プログラム

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0676016A (ja) 1992-08-28 1994-03-18 Hitachi Ltd 論理シミュレーション方法
JP2972540B2 (ja) * 1994-03-24 1999-11-08 松下電器産業株式会社 Lsi自動設計システム及びlsi自動設計方法
US5862149A (en) * 1995-08-29 1999-01-19 Unisys Corporation Method of partitioning logic designs for automatic test pattern generation based on logical registers
US5805861A (en) * 1995-08-29 1998-09-08 Unisys Corporation Method of stabilizing component and net names of integrated circuits in electronic design automation systems
US5910898A (en) * 1995-12-14 1999-06-08 Viewlogic Systems, Inc. Circuit design methods and tools
US5912819A (en) * 1996-12-03 1999-06-15 Motorola, Inc. Method for designing an architectural system
JPH10254914A (ja) 1997-03-07 1998-09-25 Mitsubishi Electric Corp 論理シミュレーション結果解析装置
JPH10320426A (ja) 1997-05-16 1998-12-04 Hitachi Ltd 論理等価検証方法
JP3825572B2 (ja) * 1999-01-18 2006-09-27 株式会社東芝 半導体集積回路の設計検証装置、方法及び記憶媒体

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