CN110750956B - 逻辑闸阶层验证方法以及验证系统 - Google Patents

Abstract

本发明提出一种逻辑闸阶层验证方法以及验证系统。逻辑闸阶层验证方法包括：依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径；对所述多个未经约束路径执行延迟时间设定；以及对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。因此，本发明的逻辑闸阶层验证方法以及验证系统可有效验证逻辑闸阶层模型。

Description

逻辑闸阶层验证方法以及验证系统

技术领域

本发明是有关于一种IC设计验证技术，且特别是有关于一种逻辑闸阶层验证方法以及验证系统。

背景技术

一般而言，在传统的集成电路设计中，设计者将依序执行寄存器传输级(RegisterTransfer Level,RTL)设计、寄存器传输级模拟、逻辑闸阶层合成(Gate levelsynthesis)、实体合成流程(Physical Synthesis)以及集成电路布局(Layout)，并且在集成电路布局完成之后，可能才会进行布局后逻辑闸阶层模拟(Post Gsim)，以对集成电路进行约束(Constraint)验证。然而，集成电路布局往往需花费几个月以上的时间，导致若集成电路的约束验证失败时，则需要重新进行逻辑闸阶层合成，并且再多花费几个月以上的时间来重新进行集成电路布局。换言之，传统的集成电路设计的修正需花费大量的人力、时间以及费用，因此导致集成电路设计的成本增加。有鉴于此，以下将提出几个实施例的解决方案。

发明内容

有鉴于此，本发明提供一种逻辑闸阶层验证方法以及验证系统可自动判断在逻辑闸阶层模型中的多个未经约束路径是否包括真实路径，以有效验证逻辑闸阶层模型。

本发明的一实施例提供一种逻辑闸阶层验证方法。所述逻辑闸阶层验证方法包括以下步骤：依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径；对所述多个未经约束路径执行延迟时间设定；以及对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。

从另一观点来看，本发明提出一种验证系统。所述验证系统包括特定约束模块以及逻辑闸阶层模拟模块。特定约束模块用以依据时序约束设定取得在逻辑闸阶层模型中对应于多个未经约束路径，并且对所述多个未经约束路径执行延迟时间设定。逻辑闸阶层模拟模块耦接特定约束模块。逻辑闸阶层模拟模块用以对逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。

基于上述，本发明的逻辑闸阶层验证方法以及验证系统可对于在逻辑闸阶层模型中的多个未经约束路径的每一个执行延迟时间设定，以使当进行逻辑闸阶层模拟时，存在于所述多个未经约束路径中的真实路径可被准确地判断出来。因此，本发明的逻辑闸阶层验证方法以及验证系统可有效验证逻辑闸阶层模型。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的验证系统的示意图；

图2是依照本发明的一实施例的逻辑闸阶层验证方法的流程图；

图3是依照本发明的另一实施例的验证系统的示意图；

图4A是依照本发明的一实施例的经约束路径的示意图；

图4B是依照本发明的一实施例的未经约束路径的示意图；

图5是依照本发明的另一实施例的逻辑闸阶层验证方法的流程图。

附图标号说明：

100、300：验证系统；

110、310：特定约束模块；

120、320：逻辑闸阶层模拟模块；

330：时序约束模块；

340：静态时序分析模块；

410：经约束路径；

420：未经约束路径；

Pcs、Pn、P(n-1)、P(n-k)、Pa、Pb、Pend、Pus、Pm、P(m-1)、P1、Pa、Pb、Pend：端点；

S210～S230、S510～S580：步骤。

具体实施方式

为了使本发明之内容可以被更容易明了，以下提出多个实施例来说明本发明，然而本发明不仅限于所例示的多个实施例。又实施例之间也允许有适当的结合。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤，是代表相同或类似部件。

图1是依照本发明的一实施例的验证系统的示意图。参考图1，验证系统100包括特定约束模块110以及逻辑闸阶层(Gate level)模拟模块120。特定约束模块110耦接逻辑闸阶层模拟模块120。验证系统100可应用在集成电路(Integrated circuit,IC)的设计流程中。在本实施例中，特定约束模块110先对集成电路设计模型中的逻辑闸阶层模型进行延迟时间设定，并且逻辑闸阶层模拟模块120可接着对设定后的逻辑闸阶层模型进行验证，以判断逻辑闸阶层的时序约束(Time constraint)设定是否正确。换言之，在集成电路设计中，当逻辑闸阶层模型在经由逻辑闸阶层合成(Gate level synthesis)来产生后，本实施例的验证系统100可自动对逻辑闸阶层模型进行布局(Layout)前逻辑闸阶层模拟(Pre-Gsim)，以早期验证集成电路的时序约束的正确性。然而，本实施例的验证系统100不限于布局前逻辑闸阶层模拟。在一实施例中，本实施例的验证系统100亦可应用于布局后逻辑闸阶层模拟(Post-Gsim)。

具体而言，在逻辑闸阶层模型中的多个时序路径可根据时序约束设定来定义为多个经约束路径(Constrained path)及多个未经约束路径(Unconstrained path)。未经约束路径包括例外路径(Exception path)，经约束路径则包括真实时序路径(True timingpath)且不包括例外路径。

在本实施例中，例外路径可经由时序约束设定中的例外设定来定义之，并可例如是伪路径(False path)或无效时序路径(Disable timing path)等。在本实施例中，伪路径是指在集成电路设计中被时序约束标记为伪(false)的路径，并且伪路径在时序分析中会被设定为不需考虑。但是，在其他分析如设计规范验证(Design Rule Check,DRC)分析中，伪路径会被考虑。在本实施例中，无效时序路径是指在集成电路设计中会穿过时序弧(Timing arc)而被设定为断掉的路径，因此在实际应用中，无效时序路径会被认定成完全不存在的路径，并且也会被电子设计自动化(Electronic Design Automation,EDA)工具完全忽略。然而，由于例外设定可能有错误，而导致真实时序路径(True timing path)被误定义为伪路径或无效时序路径，并进而被定义为未经约束路径。也就是说，在例外设定出现错误时，所述多个未经约束路径可能会错误地包括真实时序路径，因而导致实际产出的芯片(IC)产品因为时序错误而出现部分功能不正常，或甚至完全无法工作的状况。

对此，在本实施例中，验证系统100可接收使用者设计的逻辑闸阶层模型，并且借由特定约束模块110来自动分析逻辑闸阶层模型，以取得在逻辑闸阶层模型中对应于所述多个未经约束路径的多个特定端点。特定约束模块110可先对所述多个未经约束路径的所述多个特定端点都执行延迟时间设定，以使所述多个未经约束路径的每一个分别对应的宽裕时间(Slack time)小于0。接着，特定约束模块110将设定后的逻辑闸阶层模型输出至逻辑闸阶层模拟模块120。当逻辑闸阶层模拟模块120对设定后的逻辑闸阶层模型进行模拟时，若所述多个未经约束路径的其中之一个是属于真实路径，则由于此真实路径所对应的宽裕时间小于0，当逻辑闸阶层模拟模块120进行验证时，将会发生验证失败的情况。据此，使用者或验证系统100可自动地重新定义逻辑闸阶层模型的时序约束设定。另外，由于逻辑闸阶层模拟模块120进行验证时，信号不会完整经过未经约束路径的伪路径或无效时序路径，因此即使伪路径或无效时序路径所对应的宽裕时间小于0，也不会影响验证结果。也就是说，若所述多个未经约束路径仅包含伪路径或无效时序路径，则当逻辑闸阶层模拟模块120进行验证时，将会产生验证通过的结果。据此，在所述多个未经约束路径对应的宽裕时间均被设定为小于0的情况下，可以由验证结果是失败或通过来判断所述多个未经约束路径是否因错误设定而包含了真实路径。

图2是依照本发明的一实施例的逻辑闸阶层验证方法的流程图。参考图1以及图2，本实施例的逻辑闸阶层验证方法可适用于图1的验证系统100。验证系统100可接收逻辑闸阶层模型，以进行以下步骤S210～S230。在步骤S210中，特定约束模块110可先取得在逻辑闸阶层模型中对应于多个未经约束路径的多个特定端点。接着，在步骤S220中，特定约束模块110对所述多个未经约束路径执行延迟时间设定。特定约束模块110将设定后的逻辑闸阶层模型提供至逻辑闸阶层模拟模块120。再接着，在步骤S230中，逻辑闸阶层模拟模块120对设定后的逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径。因此，本实施例的逻辑闸阶层验证方法可有效地判断逻辑闸阶层模型的时序约束设定是否正确。

此外，关于本实施例的验证系统100、特定约束模块110以及逻辑闸阶层模拟模块120的相关实施细节以及实施方式，可参考上述图1实施例而获致足够的教示、建议以及实施说明，在此不再赘述。

图3是依照本发明的另一实施例的验证系统的示意图。参考图3，验证系统300包括特定约束模块310、逻辑闸阶层模拟模块320、时序约束模块330以及静态时序分析(StaticTiming Analysis,STA)模块340。特定约束模块310耦接逻辑闸阶层模拟模块320。逻辑闸阶层模拟模块320耦接时序约束模块330以及静态时序分析模块340。验证系统300为一种布局前逻辑闸阶层模拟。在本实施例中，特定约束模块310用以依据时序约束设定来取得逻辑闸阶层模型的多个未经约束路径以及对应于所述多个未经约束路径的多个预定端点，并且特定约束模块310分析所述多个预定端点，以取得对应于多个未经约束路径的多个用于执行延迟时间设定的特定端点。在本实施例中，特定约束模块310可过滤所述多个预定端点，以滤除在所述多个预定端点中的特殊端点，其中所述特殊端点可例如是对应于格雷码(Graycode)的逻辑电路的端点。特定约束模块310可对所述多个未经约束路径的所述多个特定端点执行延迟时间设定，并且将设定后的逻辑闸阶层模型提供至逻辑闸阶层模拟模块320。

在本实施例中，逻辑闸阶层模拟模块320可对设定后的逻辑闸阶层模型进行验证。若验证通过，则验证系统300可结束布局前逻辑闸阶层模拟，或是进行其他验证。反之，若验证失败，则逻辑闸阶层模拟模块320判断所述多个未经约束路径的至少其中之一为对应于真实路径，并且时序约束模块330将重新定义时序约束设定。时序约束模块330可依据经重新定义的时序约束设定来取得多个新的未经约束路径的多个新的预定端点，并且经由静态时序分析模块340进行静态时序分析后，将新的逻辑闸阶层模型再提供至特定约束模块310以及逻辑闸阶层模拟模块320，以再次进行验证。

以下提出图4A、图4B的实施例来说明本发明的一种取得多个用于执行延迟时间设定的特定端点的方法。图4A是依照本发明的一实施例的经约束路径的示意图。图4B是依照本发明的一实施例的未经约束路径的示意图。请参考图3、图4A以及图4B，图4A以及图4B可分别举例本发明的一种经约束路径410以及未经约束路径420，但本发明并不限于此。经约束路径410包括端点Pcs、Pn、P(n-1)、P(n-k)、Pa、Pb、Pend，其中n、k为大于1的正整数。端点Pcs为起始端点，并且端点Pend为结束端点。未经约束路径420包括端点Pus、Pm、P(m-1)、P1、Pa、Pb、Pend，其中m为大于1的正整数。端点Pus为起始端点，并且端点Pend为结束端点。在本实施例中，端点Pa、Pb、Pend为经约束路径410以及未经约束路径420的共同端点。端点Pcs、Pn、P(n-1)、P(n-k)为经约束路径410的独自端点。端点Pus、Pm、P(m-1)、P1为未经约束路径420的独自端点。

在本实施例中，经约束路径410以及未经约束路径420具有相同端点Pa、Pb、Pend。对此，在一范例中，当特定约束模块310初步以未经约束路径420中的端点Pend为预定端点时，特定约束模块310可进一步判断端点Pend也同时对应于经约束路径410。由于端点Pend同时对应了经约束路径410，若在端点Pend上增加延迟，则会影响到经约束路径410，因此需要找到其他用于执行延迟时间设定的替代端点。对此，在本实施例中，特定约束模块310会将端点P1作为替代端点，并且将端点P1归类于对应未经约束路径420的特定端点。

然而，在另一范例中，当特定约束模块310在初始以经约束路径420中的端点P(m-1)为预定端点时，特定约束模块310可进一步判断端点P(m-1)未同时对应于其他经约束路径。特定约束模块310即可直接将端点P(m-1)归类于对应未经约束路径420的特定端点，并且对端点P(m-1)执行延迟时间设定。因此，如上述两范例的判断结果，本实施例的特定约束模块310可正确地取得逻辑闸阶层模型的多个特定端点，并且对其进行时间延迟设定。

然而，关于替代端点的选择，在本实施例中，特定约束模块310可先搜寻经约束路径410以及未经约束路径420的分岔点。如图4A以及图4B所示，经约束路径410以及未经约束路径420的分岔点为端点Pa。接着，特定约束模块310可分析在未经约束路径420上的端点Pa的邻近端点P1、Pb，以判断当邻近端点P1被执行时间延迟设定后，不会影响经约束路径410，但是当邻近端点Pb被执行时间延迟设定后，会影响经约束路径410。因此，特定约束模块310将选择端点P1作为替代端点。

此外，关于上述的时间延迟设定是指对于所述多个特定端点(或特定端点所对应的多个未经约束路径的其他适合部位上)都分别加上一个延迟时间，以使所述多个未经约束路径分别对应的宽裕时间都将小于0。所述延迟时间可例如是20纳秒(ns)至100纳秒(ns)。但这部分并不加以限制，若其他的延迟时间足以让所述多个未经约束路径的宽裕时间都小于0，亦可用于本实施例中。

当逻辑闸阶层模拟模块320对设定后的逻辑闸阶层模型的多个未经约束路径进行模拟时，由于逻辑闸阶层模拟模块320进行模拟时，信号只会完整经过未经约束路径中的真实路径，而不会完整经过未经约束路径中的伪路径或无效时序路径。因此若所述多个未经约束路径的其中之一个是属于真实路径，则逻辑闸阶层模拟模块320发生验证失败的情况。反之，若所述多个未经约束路径皆不属于真实路径，则逻辑闸阶层模拟模块320发生验证通过的情况。

图5是依照本发明的另一实施例的逻辑闸阶层验证方法的流程图。参考图3以及图5，本实施例的逻辑闸阶层验证方法可适用于图3的验证系统300。时序约束模块330可提供具有预设的时序约束设定的集成电路设计模型，并且集成电路设计模型经静态时序分析模块340后，接着由特定约束模块310以及逻辑闸阶层模拟模块320对集成电路设计模型的逻辑闸阶层模型来进行布局前逻辑闸阶层模拟。布局前逻辑闸阶层模拟可包括以下步骤S510～S580。在步骤S510中，特定约束模块310可依据预设的时序约束设定来取得在逻辑闸阶层模型中对应于多个未经约束路径的多个预定端点。在步骤S520中，特定约束模块310可过滤所述多个预定端点，以滤除在所述多个预定端点中的特殊端点。在步骤S530中，特定约束模块310将判断所述多个预定端点的至少其中之一是否对应于至少一经约束路径。

若是，在步骤S540、S550中，特定约束模块310取得对应于所述多个预定端点的至少其中之一的至少一替代端点，并且特定约束模块310将至少一替代端点归类于对应于多个未经约束路径的多个特定端点。若否，在步骤S560中，特定约束模块310将未对应于至少一经约束路径的所述多个预定端点的至少其中之一归类于对应于多个未经约束路径的多个特定端点。因此，本实施例的验证方法可正确地取得逻辑闸阶层模型的该多个特定端点。最后，在步骤S570中，特定约束模块310将判断是否全部的预定端点已经判断完成。若是，在步骤S580中，逻辑闸阶层模拟模块320将对逻辑闸阶层模型执行逻辑闸阶层模拟。若否，特定约束模块310将重新执行步骤S530。

此外，关于本实施例的验证系统300、特定约束模块310、逻辑闸阶层模拟模块320、时序约束模块330以及静态时序分析模块340的相关实施细节以及实施方式，可参考上述图1至图4B实施例而获致足够的教示、建议以及实施说明，在此不再赘述。

另外，须说明的是，在本发明的上述各实施例中，验证系统100、300可例如借由电脑装置来实现。电脑装置可例如包括处理器(Processor)、存储器(Memory)、输入设备(Input device)以及显示器(Display)。处理器耦接存储器、输入设备以及显示器。在本发明的一实施例中，使用者可通过电脑装置的输入设备来输入集成电路设计参数，以进行集成电路设计工作，并且执行上述各实施例所述的步骤。并且，电脑装置的存储器可例如储存本发明各实施例所述的特定约束模块、逻辑闸阶层模拟模块、时序约束模块以及静态时序分析模块所分别对应的软件程序或参数资料，以使电脑装置之处理器可读取并执行的，以实现本发明各实施例所述的验证系统以及验证方法。

综上所述，本发明的逻辑闸阶层验证方法以及验证系统可有效地分析在逻辑闸阶层模型中的多个未经约束路径，以正确地取得对应于该多个未经约束路径的多个特定端点。并且，本发明的逻辑闸阶层验证方法以及验证系统可自动地对于所述多个未经约束路径的每一个执行延迟时间设定，以使当进行逻辑闸阶层模拟时，存在于所述多个未经约束路径中的真实路径可被准确地且自动地判断出来，以便可即时地重新定义时序约束设定。因此，本发明的逻辑闸阶层验证方法以及验证系统可有效地验证逻辑闸阶层模型。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (14)

1.一种逻辑闸阶层验证方法，其特征在于，包括：

依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径；

对所述多个未经约束路径执行延迟时间设定；以及

对所述逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径，

当判断所述多个未经约束路径的所述至少其中之一为对应于所述真实路径时，重新定义所述时序约束设定；以及

依据经重新定义的所述时序约束设定来取得多个新的未经约束路径的多个新的端点，

其中对所述多个未经约束路径执行所述延迟时间设定的步骤包括：

取得在所述逻辑闸阶层模型中对应于所述多个未经约束路径的多个端点；以及

分析所述多个端点，以取得对应于所述多个未经约束路径的多个经选择的端点。

2.根据权利要求1所述的逻辑闸阶层验证方法，其特征在于，分析所述多个端点，以取得对应于所述多个未经约束路径的所述多个经选择的端点的步骤包括：

过滤所述多个端点，以滤除在所述多个端点中的特殊端点，其中所述特殊端点为对应于格雷码的逻辑电路的端点。

3.根据权利要求1所述的逻辑闸阶层验证方法，其特征在于，分析所述多个端点，以取得对应于所述多个未经约束路径的所述多个经选择的端点的步骤包括：

判断所述多个端点的至少其中之一是否对应于至少一经约束路径；

当所述多个端点的所述至少其中之一对应于所述至少一经约束路径时，取得对应于所述多个端点的所述至少其中之一的至少一端点；以及

将所述至少一端点归类于对应于所述多个未经约束路径的所述多个经选择的端点。

4.根据权利要求3所述的逻辑闸阶层验证方法，其特征在于，分析所述多个端点，以取得对应于所述多个未经约束路径的所述多个经选择的端点的步骤还包括：

当所述多个端点的至少其中的另一未对应于所述至少一经约束路径时，将所述多个端点的所述至少其中的另一归类于对应于所述多个未经约束路径的所述多个经选择的端点。

5.根据权利要求1所述的逻辑闸阶层验证方法，其特征在于，对所述多个未经约束路径执行所述延迟时间设定的步骤还包括：

在所述多个经选择的端点上加入延迟时间，以使所述多个未经约束路径分别对应的宽裕时间小于0。

6.根据权利要求1所述的逻辑闸阶层验证方法，其特征在于，对所述多个未经约束路径执行所述延迟时间设定的步骤包括：

在所述多个未经约束路径上加入延迟时间，以使所述多个未经约束路径分别对应的宽裕时间小于0。

7.根据权利要求5至6中任一权利要求所述的逻辑闸阶层验证方法，其特征在于，所述延迟时间为20纳秒至100纳秒。

8.一种验证系统，其特征在于，包括：

特定约束模块，用以依据时序约束设定取得在逻辑闸阶层模型中的多个未经约束路径，并且对所述多个未经约束路径执行延迟时间设定；

逻辑闸阶层模拟模块，耦接所述特定约束模块，用以对所述逻辑闸阶层模型执行逻辑闸阶层模拟，以判断所述多个未经约束路径的至少其中之一是否为对应于真实路径；以及

时序约束模块，耦接所述逻辑闸阶层模拟模块，

其中当所述逻辑闸阶层模拟为失败时，所述逻辑闸阶层模拟模块判断所述多个未经约束路径的所述至少其中之一为对应于所述真实路径，并且所述时序约束模块重新定义所述时序约束设定，以使所述特定约束模块依据经重新定义的所述时序约束设定来取得多个新的未经约束路径的多个新的端点，

其中所述特定约束模块取得在所述逻辑闸阶层模型中对应于所述多个未经约束路径的多个端点，

其中所述特定约束模块分析所述多个端点，以取得对应于所述多个未经约束路径的多个经选择的端点。

9.根据权利要求8所述的验证系统，其特征在于，所述特定约束模块过滤所述多个端点，以滤除在所述多个端点中的特殊端点，其中所述特殊端点为对应于格雷码的逻辑电路的端点。

10.根据权利要求8所述的验证系统，其特征在于，所述特定约束模块判断所述多个端点的至少其中之一是否对应于至少一经约束路径，

其中当所述多个端点的所述至少其中之一对应于所述至少一经约束路径时，所述特定约束模块取得对应于所述多个端点的所述至少其中之一的至少一端点，并且将所述至少一端点归类于对应于所述多个未经约束路径的所述多个经选择的端点。

11.根据权利要求10所述的验证系统，其特征在于，当所述多个端点的至少其中的另一未对应于所述至少一经约束路径时，所述特定约束模块将所述多个端点的所述至少其中的另一归类于对应于所述多个未经约束路径的所述多个经选择的端点。

12.根据权利要求8所述的验证系统，其特征在于，所述延迟时间设定为在所述多个经选择的端点上加入延迟时间，以使所述多个未经约束路径分别对应的宽裕时间小于0。

13.根据权利要求8所述的验证系统，其特征在于，所述延迟时间设定为在所述多个未经约束路径上加入延迟时间，以使所述多个未经约束路径分别对应的宽裕时间小于0。

14.根据权利要求12至13中任一权利要求所述的验证系统，其特征在于，所述延迟时间为20纳秒至100纳秒。