CN107862161A - 一种基于层次化处理与分簇约束的多阈值单元替换方法 - Google Patents

Abstract

本发明公开了一种基于层次化处理与分簇约束的多阈值单元替换方法，包括：参数提取阶段，用于读取电路网表与设计约束、统计组合逻辑电路节点、获取电路节点的单元延迟、静态功耗及时序路径数；参数分析计算阶段，用于计算电路节点的单元延迟变化量、静态功耗变化量、静态功耗变化量与单元延迟变化量的比值；待替换电路节点选取阶段，用于基于分层参数对电路节点进行分层、从顶层到底层访问电路节点、追溯电路节点的最差时序路径、统计时序路径中的同簇电路节点、设定同簇电路节点优先级并依次访问、判断电路节点是否满足设计要求、输出待替换电路节点。本发明可自动完成ASIC设计待替换电路节点的选取，降低传统方法带来的复杂度，提高工作效率。

Description

一种基于层次化处理与分簇约束的多阈值单元替换方法

技术领域

本发明属于芯片设计自动化领域，具体涉及一种基于层次化处理与分簇约束的多阈值单元替换方法。

背景技术

CMOS晶体管的阈值电压与漏电流密切相关，阈值电压越大，漏电流越小，阈值电压越小，漏电流越大。为减小电路单元中的漏电流，人们提出了多阈值电压技术，即在电路设计中采用具有不同阈值电压的晶体管。

多阈值电压技术的设计包含多阈值单元的晶体管级设计、不同电源电压下最佳阈值电压差的研究与多阈值单元电路优化等方面。多阈值电压技术在电路优化层面上主要采用多阈值单元替换技术，该技术一般在非关键路径上使用较高阈值电压的晶体管，在关键路径上使用较低阈值电压的晶体管，这样既降低漏电功耗，又不影响整个电路的性能。然而，并不是所有处于非关键路径上的电路单元都可以使用较高阈值电压的晶体管，因为这有可能会破坏关键路径、增加电路的延时、降低电路的性能。因此，通常在ASIC设计过程中需要对电路网表进行静态时序分析与静态功耗估计。静态时序分析利用标准单元库的延迟模型来分析经过所有逻辑路径中的信号延迟时间，是一种有效检查与分析电路延迟信息的技术。面对现今超大规模集成电路中静态漏电占比大、时序路径规模大、设计周期紧的局面，如何高效地从ASIC设计中完成静态功耗与路径时序较佳的平衡是一个重要的环节。

经过对现有的技术文献进行检索发现，多阈值单元替换技术的研究主要针对以下两种情况：非关键路径上的电路单元被不恰当的替换为较高阈值电压的晶体管，会导致非关键路径变成关键路径，会影响电路性能；采用电压差小的高阈值电压，其较低阈值电压与较高阈值电压下电路节点的延迟变化小，对电路造成的影响小，但静态功耗优化效果不明显。Wei Liqiong等(Liqiong Wei,Zhanping Chen,Mark Johnson and KaushikRoy.Design and Optimization of Low Voltage High Performance Dual ThresholdCMOS Circuits[C].Design Automation Conference,1998,489-494)提出了一种breadth-first search(BFS)算法，对于给定的电源电压与低阈值电压找到能达到最佳静态功耗的高阈值电压和采用该高阈值电压的电路节点。Vijay Sundararajan等(VijaySundararajan,Keshab K.Parhi.Low Power Synthesis of Dual Threshold VoltageCMOS VLSI Circuits[C].1999International Symposium on Low Power Electronicsand Design,1999,139-144)认为存在比BFS算法更好的方案，将上述问题建模为线性约束下的凸最小化问题，并引入SDF-Displacement方法提出了PRACTIC方案。

上述发表的算法主要利用定制的单元库和定制的时序分析工具，难以适应不同的设计环境，存在需要构建数据库、存在格式转换等问题，适用于一些简单的组合电路中，难以应对超大规模的集成电路设计中规模大、设计周期紧等问题。此外，传统的方法(Synopsys Power Compiler User Guide,Version D-2010.03-SP2,9-9:14)提供了一种以阈值单元占比为约束参数来优化静态功耗的方法，此方法依赖输入阈值单元占比和约束强度，无法做到根据设计约束自动化实现时序与静态功耗的较佳平衡。Ran Fan等(Fan Ran,Dandan Zheng,Xiaolang Yan.An Algorithm for Reducing Leakage Power Based onDual-Threshold Voltage Technique[C].2013Fourth International Conference onDigital Manufacturing and Automation(ICDMA),2013,132–134)结合EDA工具重新规划了设计流程，并基于静态时序分析的时序结果给电路节点分配阈值电压值，此优化方法主要适用于时序约束相对宽松、以低阈值电压优化时序路径的设计，不适合以高阈值电压优化功耗的设计。

发明内容

鉴于现有的方法存在的不足，本发明旨在提供一种基于层次化处理与分簇约束的多阈值单元替换方法，降低传统方法带来的复杂度，提高工作效率。

本发明所述的一种基于层次化处理与分簇约束的多阈值单元替换方法，包括：参数提取阶段、参数分析计算阶段、待替换电路节点选取阶段；

所述参数提取阶段，用于读取电路网表与设计约束文件、统计组合逻辑电路节点、获取电路节点的单元延迟、静态功耗及时序路径数；

所述参数分析计算阶段，用于计算电路节点的单元延迟变化量、静态功耗变化量、静态功耗变化量与单元延迟变化量的比值；

所述待替换电路节点选取阶段，用于选取满足以下条件的电路节点：该处电路节点采用高阈值类型的标准单元后依然满足设计约束条件；

所述一种基于层次化处理与分簇约束的多阈值单元替换方法的实现步骤如下：

步骤1：读取电路网表与设计约束文件进行静态时序分析，统计组合逻辑单元，将组合逻辑单元作为电路节点；

步骤2：访问电路节点，获取静态功耗与单元延迟值，统计电路节点的时序路径数，将所有电路节点全部替换为高阈值类型的标准单元，获取静态功耗与单元延迟值，然后将所有电路节点全部替换回原阈值类型的标准单元；

步骤3：计算步骤2中电路节点替换前后的静态功耗变化、单元延迟变化与权重；其中，静态功耗变化量等于低阈值类型静态功耗值减高阈值类型静态功耗值，单元延迟变化量等于高阈值类型单元延迟值减低阈值类型单元延迟值，权重等于静态功耗变化量除以单元延迟变化量；

步骤4：将步骤2获取的电路节点时序路径数按数值的大小排序，剔除其中数值相等的值得到时序路径序列；根据此序列将电路节点分为多层，时序路径序列中的最小值对应顶层电路节点，第二小的数值对应第二层电路节点，依次类推，每层电路节点对应的时序路径数值为该层电路节点的分层参数；

步骤5：访问顶层电路节点，并执行步骤6-8，直到顶层电路节点全部访问结束，访问第二层电路节点，重复执行步骤6-8，直到第二层电路节点全部访问结束，依次类推，直到所有层访问结束，最后执行步骤10；

步骤6：追溯选中的电路节点所在所有路径中最差的时序路径；

步骤7：访问最差时序路径中的所有电路节点，筛选出该路径中处于当前层的电路节点，将此类同层同路径的电路节点设为同簇电路节点，在该层电路节点中将该簇电路节点标记为已访问；

步骤8：获取该簇电路节点的权重，作为处理该簇电路节点的优先级参数，其中权重越大，优先级越高，从优先级高的电路节点依次访问，并执行步骤9，直到该簇电路节点全部访问结束，然后替换待替换电路节点并更新时序；

步骤9：获取时序路径的时序余量，第一次访问该路径的电路节点时该参数由EDA工具提供，再次访问该路径中电路节点时，由前一个电路节点单元延迟变化量与路径时序余量的比较结果提供；比较电路节点单元延迟变化量与路径时序余量，如果电路节点单元延迟变化量小于时序余量，将其列为待替换电路节点，并将路径时序余量赋值为路径时序余量与电路单元延迟变化量的差值；

步骤10：输出待替换电路节点，供后续ASIC设计流程中使用。

本发明的优点和积极效果是：

1)本发明与EDA工具共用数据库，可适应不同的设计环境，无需构建数据库，无格式转换问题，具有较强的适应性和可移植能力；

2)传统的优化算法提供百分比参数输入的方法由用户自定义设计，其面向应用范围较为广泛，设计者需寻求符合设计约束的百分比，难以做到自动化；本发明采用的方法基于设计约束，自动寻求满足设计约束中时序与功耗的较佳平衡，有利于降低设计复杂度，加快设计进度。

附图说明

附图1是所述多阈值单元替换方法的整体示意图。

附图2是所述多阈值单元替换方法的实施步骤。

附图3是不同设计约束下获得的静态功耗优化结果。

附图4是不同设计约束下达到优化效果时高阈值类型标准单元的比例。

具体实施方式

为使本发明的目的、技术方案更加清楚，以下结合附图与具体实施例，进一步详细说明。

参见附图1所示，本发明所述多阈值单元替换方法的整体示意图。输入文件(1)，包含电路网表与设计约束文件；输出文件(3)，包含原ASIC电路网表达到设计目标的过程中需替换的电路节点，可供后续ASIC设计流程中使用；本发明所述多阈值单元替换方法(2)，包括参数提取阶段、参数分析计算阶段与待替换电路节点选取阶段。

所述参数提取阶段，用于根据输入的电路网表提取电路节点及其参数。所提取的参数包括：采用低阈值类型标准单元时的静态功耗值、采用低阈值类型标准单元时的单元延迟值、采用高阈值类型标准单元时的静态功耗值、采用高阈值类型标准单元时的单元延迟值、电路节点的时序路径数。该部分提取上述参数所采用的方法是：先产生电路节点采用原阈值类型标准单元时的参数，再将所有的电路节点全部替换为高阈值类型的标准单元，产生各个电路节点采用高阈值类型标准单元的参数。该部分将电路节点采用不同阈值类型标准单元时的参数以电路节点名为索引存储，供其他部分调用。

所述参数分析计算阶段，用于分析计算电路节点采用不同阈值类型标准单元时产生的参数变化。所计算的参数变化包括：静态功耗变化量、单元延迟变化量、权重。静态功耗变化量等于低阈值类型静态功耗值减高阈值类型静态功耗值，单元延迟变化量等于高阈值类型单元延迟值减低阈值类型单元延迟值，权重等于静态功耗变化量除以单元延迟变化量。该部分将计算的参数以电路节点名为索引存储，供待替换电路节点选取阶段调用。

所述待替换电路节点选取阶段，用于选取满足以下条件的电路节点：将该处标准单元替换为高阈值类型标准单元后依然满足设计约束条件。该部分以电路节点名为索引调用参数提取阶段提供的电路节点时序路径数，调用参数分析计算阶段提供的单元延迟变化量与权重。该部分用电路节点的时序路径数对电路节点进行分层，从顶层到底层依次访问各层电路节点，追溯各电路节点的最差时序路径，统计路径中的同簇电路节点，并用权重设定同簇电路节点优先级，从高优先级到低优先级依次访问路径中同簇电路节点，如果所访问电路节点的单元延迟变化量小于路径时序余量，则认为其满足设计要求。最后，该部分将待替换电路节点输出。

参见附图2所示，本发明所述多阈值单元替换方法的实施步骤。所述参数提取阶段包含步骤1、2，所述参数分析计算阶段包含步骤3，所述待替换电路节点选取阶段包含步骤4-10。所述多阈值单元替换方法的步骤如下：

步骤1：读取电路网表与设计约束文件进行静态时序分析，统计组合逻辑单元，将组合逻辑单元作为电路节点；

步骤2：访问电路节点，获取静态功耗与单元延迟值，统计电路节点的时序路径数，将所有电路节点全部替换为高阈值类型的标准单元，获取静态功耗与单元延迟值，然后将所有电路节点全部替换回原阈值类型的标准单元；

步骤3：计算步骤2中电路节点替换前后的静态功耗变化、单元延迟变化与权重；其中，静态功耗变化量等于低阈值类型静态功耗值减高阈值类型静态功耗值，单元延迟变化量等于高阈值类型单元延迟值减低阈值类型单元延迟值，权重等于静态功耗变化量除以单元延迟变化量；

步骤4：将步骤2获取的电路节点时序路径数按数值的大小排序，剔除其中数值相等的值得到时序路径序列；根据此序列将电路节点分为多层，时序路径序列中的最小值对应顶层电路节点，第二小的数值对应第二层电路节点，依次类推，每层电路节点对应的时序路径数值为该层电路节点的分层参数；

步骤5：访问顶层电路节点，并执行步骤6-8，直到顶层电路节点全部访问结束，访问第二层电路节点，重复执行步骤6-8，直到第二层电路节点全部访问结束，依次类推，直到所有层访问结束，最后执行步骤10；

步骤6：追溯选中的电路节点所在所有路径中最差的时序路径；

步骤7：访问最差时序路径中的所有电路节点，筛选出该路径中处于当前层的电路节点，将此类同层同路径的电路节点设为同簇电路节点，在该层电路节点中将该簇电路节点标记为已访问；

步骤8：获取该簇电路节点的权重，作为处理该簇电路节点的优先级参数，其中权重越大，优先级越高，从优先级高的电路节点依次访问，并执行步骤9，直到该簇电路节点全部访问结束，然后替换待替换电路节点并更新时序；

步骤9：获取时序路径的时序余量，第一次访问该路径的电路节点时该参数由EDA工具提供，再次访问该路径中电路节点时，由前一个电路节点单元延迟变化量与路径时序余量的比较结果提供；比较电路节点单元延迟变化量与路径时序余量，如果电路节点单元延迟变化量小于时序余量，将其列为待替换电路节点，并将路径时序余量赋值为路径时序余量与电路单元延迟变化量的差值；

步骤10：输出待替换电路节点，供后续ASIC设计流程中使用。

如上文所述，本发明所述多阈值单元替换方法可以根据电路网表与设计约束自动完成静态功耗与时序的较佳平衡。

实施例

应用本发明所述多阈值单元替换方法进行测试。

本发明所述多阈值单元替换方法以开源oc8051核为实施例(https：//opencores.org/projects)。

首先使用电路综合软件对测试电路进行综合，并添加设计约束，将RTL级代码转化为电路网表，同时生成设计约束文件。然后，将生成的电路网表和设计约束文件输入到静态时序分析软件中进行静态时序分析。最后，在静态时序分析软件中使用本发明所述的优化方法。该方法采用Tcl脚本语言实现，该方法执行后，输出包含待替换电路节点的文件，供后续ASIC设计流程中使用。

图3、图4是对oc8051核进行上述操作后得到的结果。本实施例采用SMIC CMOS65nm工艺对oc8051核RTL代码进行综合，选取该核能够满足的时钟周期作为时序约束。图3所示，是在时钟周期为14ns、15ns、16ns、17ns、18ns、19ns、20ns情况下，采用本发明所述方法优化后电路的静态功耗降低率。静态功耗降低率的计算公式如下：

其中，P_pre表示优化前的静态功耗。P_post表示优化后的静态功耗。

图4所示，是在时钟周期为14ns、15ns、16ns、17ns、18ns、19ns、20ns情况下，达到图3所示的静态功耗降低率时高阈值单元的比例。结合图3、图4，可以看出，oc8051核具有较大的静态功耗优化空间，本发明提出的方法正确的捕捉到了设计约束信息，在较大范围内完成待替换电路节点选取，替换后高阈值单元占所有组合逻辑单元的94％以上；随着时钟周期的进一步放宽，本发明提出的方法可自适应调整，可见静态功耗降低率增大、高阈值单元比例变高；当时钟周期为18ns、19ns、20ns时，高阈值比例在99％以上，静态功耗降低率在73％-74％内变化，可见当优化空间越来越小时亦能做到精细的选取。

上述具体实施方式仅是本发明的具体个案，本发明的专利保护范围包括但不限于上述具体实施方式，任何符合本发明的权利要求书的且任何所属技术领域的普通技术人员对其所做的适当变化或替换，皆应落入本发明的专利保护范围。

Claims (1)

1.本发明公开了一种基于层次化处理与分簇约束的多阈值单元替换方法，包括：参数提取阶段、参数分析计算阶段、待替换电路节点选取阶段；

所述参数提取阶段，用于读取电路网表与设计约束文件、统计组合逻辑电路节点、获取电路节点的单元延迟、静态功耗及时序路径数；

所述参数分析计算阶段，用于计算电路节点的单元延迟变化量、静态功耗变化量、静态功耗变化量与单元延迟变化量的比值；

所述待替换电路节点选取阶段，用于选取满足以下条件的电路节点：该处电路节点采用高阈值类型的标准单元后依然满足设计约束条件；

所述基于层次化处理与分簇约束的多阈值单元替换方法的实现步骤如下：

步骤1：读取电路网表与设计约束文件进行静态时序分析，统计组合逻辑单元，将组合逻辑单元作为电路节点；

步骤2：访问电路节点，获取静态功耗与单元延迟值，统计电路节点的时序路径数，将所有电路节点全部替换为高阈值类型的标准单元，获取静态功耗与单元延迟值，然后将所有电路节点全部替换回原阈值类型的标准单元；

步骤3：计算步骤2中电路节点替换前后的静态功耗变化、单元延迟变化与权重；其中，静态功耗变化量等于低阈值类型静态功耗值减高阈值类型静态功耗值，单元延迟变化量等于高阈值类型单元延迟值减低阈值类型单元延迟值，权重等于静态功耗变化量除以单元延迟变化量；

步骤4：将步骤2获取的电路节点时序路径数按数值的大小排序，剔除其中数值相等的值得到时序路径序列；根据此序列将电路节点分为多层，时序路径序列中的最小值对应顶层电路节点，第二小的数值对应第二层电路节点，依次类推，每层电路节点对应的时序路径数值为该层电路节点的分层参数；

步骤5：访问顶层电路节点，并执行步骤6-8，直到顶层电路节点全部访问结束，访问第二层电路节点，重复执行步骤6-8，直到第二层电路节点全部访问结束，依次类推，直到所有层访问结束，最后执行步骤10；

步骤6：追溯选中的电路节点所在所有路径中最差的时序路径；

步骤7：访问最差时序路径中的所有电路节点，筛选出该路径中处于当前层的电路节点，将此类同层同路径的电路节点设为同簇电路节点，在该层电路节点中将该簇电路节点标记为已访问；

步骤8：获取该簇电路节点的权重，作为处理该簇电路节点的优先级参数，其中权重越大，优先级越高，从优先级高的电路节点依次访问，并执行步骤9，直到该簇电路节点全部访问结束，然后替换待替换电路节点并更新时序；

步骤9：获取时序路径的时序余量，第一次访问该路径的电路节点时该参数由EDA工具提供，再次访问该路径中电路节点时，由前一个电路节点单元延迟变化量与路径时序余量的比较结果提供；比较电路节点单元延迟变化量与路径时序余量，如果电路节点单元延迟变化量小于时序余量，将其列为待替换电路节点，并将路径时序余量赋值为路径时序余量与电路单元延迟变化量的差值；

步骤10：输出待替换电路节点，供后续ASIC设计流程中使用。