JP2001109788A

JP2001109788A - シミュレーションモデル、その生成方法、シミュレーション方法及びその記録媒体

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Publication number: JP2001109788A
Application number: JP29027699A
Authority: JP
Inventors: Hiroyuki Ikegami; 裕之池上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-12
Filing date: 1999-10-12
Publication date: 2001-04-20
Also published as: US6782354B1

Abstract

(57)【要約】【課題】アルゴリズム記述とＲＴレベル記述の中間のレ
ベルのシミュレーションを可能にする。その言語の提
供。【解決手段】資源の制約下、アルゴリズム記述３をクロ
ックレベル記述８に低位化する。アルゴリズム記述３の
複数機能を単位クロックの中で動作が可能である部分機
能に分解し、その複数機能を回復するためにその部分機
能を組み立てる。複数機能は、クロックレベル記述であ
るクロックレベルシミュレータ８として、レジスタを変
数とする言語により表現されている。レジスタを変数と
する言語は、クロック単位で動作するプログラミングの
言語として最適であり、この言語は、アルゴリズムレベ
ルより下位であり、ＲＴレベルよりも上位の未発見言語
であった。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シミュレーション
方法、シミュレーションモデル、これらに対応する記録
媒体、それらの記述の生成方法に関し、特に、アルゴリ
ズム記述とＲＴレベル記述との間でシミュレーションを
適宜に切り換えて高速度で所望の段階でシミュレーショ
ンモデルを生成してアルゴリズムを高速に又は詳細にシ
ミュレートするシミュレーション方法、シミュレーショ
ンモデル、それらに対応する記録媒体、それらの記述の
生成方法に関する。

【０００２】

【従来の技術】大規模回路は、自動設計装置により設計
される。自動設計装置の設計フローは、Ｃ言語のような
汎用プログラム言語、専用の動作レベル記述言語により
所望の動作フローが記述された最高位レベル記述をレジ
スタ、加算器のようなハードウエア資源を用いてよりハ
ードウエア化されるＲＴレベル記述のような低位レベル
記述に書き下すステップを有している。このようにレベ
ルが異なる抽象度の複数のシミュレーションモデルのシ
ミュレーションは、図１３（ａ），（ｂ）に示されるよ
うに、抽象度が高い動作レベルシミュレーションモデル
１０１では、初めから終わりまでこれだけがシミュレー
トされ、そのシミュレーションの途中で、ＲＴレベルシ
ミュレーションモデル１０２のシミュレーションは行わ
れえず、また、抽象度が低いＲＴレベルシミュレーショ
ンモデル１０２では、初めから終わりまでこれだけがシ
ミュレートされ、そのシミュレーションの途中で、動作
レベルシミュレーションモデル１０１のシミュレーショ
ンは行われなかった。

【０００３】このように、動作レベルシミュレーション
モデル１０１とＲＴレベルシミュレーションモデル１０
２は、互いに独立していて別個のものとして扱われ、シ
ミュレーションの途中で一方のシステムシミュレーショ
ンから他方のシステムシミュレーションに切り換えるこ
とは不可能であった。一般的には、速度が重要な局面で
は高速な上位シミュレーションモデルが用いられ、精度
が重要な局面ではＲＴレベル、精度が更に細かく要求さ
れる局面ではレベルが更に低い他の低位シミュレーショ
ンモデルがそれぞれに用いられていた。

【０００４】しかし、機能検証のシミュレーションを行
う場合、ある時刻ｔ１から他のある時刻ｔ２の間を特に
詳しく調べたいという要望がある。そのような場合にも
時刻ｔ０から時刻ｔ２までの検証のために高精度のシミ
ュレータを使用すると、機能検査に多大な時間がかかっ
てしまう。

【０００５】このような問題を解決する技術として、異
なる抽象度の複数・シミュレーションモデルの間で切り
換えを行うようにしたミックス・シミュレーション技術
が、特開平５−６１９３４号、論文「並列論理シミュレ
ータＷＩＺＤＯＭ」（情報処理学会第５７回全国大会、
１９９８）で知られている。ここで開示されている切り
換えは、命令レベルシミュレーションモデルとハードウ
エアシミュレータ、ＲＴレベルシミュレーションモデル
のような抽象度が異なるシミュレーションモデルとの間
の切り換えである。このような切り換えが可能になって
いる根拠は、双方のモデルがレジスタ等で共通する構造
を持っていることにある。また、ゲートレベルと電子回
路レベルの間でのシミュレーション切り換えが行われる
技術が、特開平７−１１０８２６号で知られている。こ
の切り換えで双方の情報のトランスファーは、ゲート回
路の端子と電子回路の端子が１対１に対応していること
を利用することにより、回路端子のレベルのアナログ・
ディジタル変換によって行っている。また、特開平１０
−２６１００２号は、ある回路記述形式を用いてその回
路の動きを詳しい定義モデルと粗い定義モデルとで表現
し、そのモデルの間での切り換えを開示している。この
ような１対１対応の高低レベル間の切り換え、詳細度の
異なるものの共通の記述形式を用いた同一レベル間の切
り換えが知られている。

【０００６】しかし、動作記述レベルといわれる最高位
のプログラム言語記述レベルと下位記述レベルであるＲ
Ｔレベルの間では、シミュレーション状態を保持する構
造が１対１に対応しておらず、両レベル間でデータの受
け渡しができないため、従来、これらのレベル間の切り
換えシミュレーションが不可能であった。シミュレーシ
ョンをより適正に高速化し且つ詳細化するために、この
ように１対１に対応する記述がなされていないレベル間
のシミュレーションモデルの切換技術の確立が特に望ま
れた。

【０００７】本発明者は、そのような技術の確立のため
に、論理回路の処理フローを記述した動作レベル記述を
機能合成ツールによりＲＴレベル記述に変換し、その動
作レベル記述とＲＴレベル記述をそれぞれに対応するコ
ンパイラに入力して動作レベルシミュレーションモデル
構造とＲＴレベルシミュレーションモデル構造を生成
し、動作レベルシミュレーションモデル構造とＲＴレベ
ルシミュレーションモデル構造の対応手段を生成し、動
作レベルシミュレーションモデル構造とＲＴレベルシミ
ュレーションモデル構造に基づいて動作レベルシミュレ
ーションとＲＴレベルシミュレーションを対応手段を介
して切り換えて実行するように、両レベル間でレジスタ
の変数値を共有させるようにしたシミュレーション方法
を提案している（参照：特願平１１−０５７０４０
号）。

【０００８】このようなシミュレーション方法によるシ
ミュレーションの実行過程で、本発明者は、動作モデル
である最高位の抽象度を持つアルゴリズム記述から自動
生成される従来のＲＴレベル記述は、ソースであるアル
ゴリズム記述から遠くかけ離れ、両記述の間に大きな抽
象度の落差が存在していることに気づいた。両記述の間
に潜み両記述のそれぞれの抽象度の中間にある抽象度の
記述の発見が望まれ、その記述により、アルゴリズム記
述より抽象度が低くＲＴレベルより抽象度が高い言語レ
ベルでシミュレーションモデルを動作レベルより精細に
且つＲＴレベルより高速にシミュレートすることが望ま
れる。

【０００９】

【発明が解決しようとする課題】本発明の課題は、アル
ゴリズムレベルより抽象度が高くＲＴレベルよりも抽象
度が低いレベルの言語を用いてそれに基づくシミュレー
ションモデル、その記述とその生成の方法を提供するこ
とにある。本発明の他の課題は、アルゴリズムレベルよ
り抽象度が高くＲＴレベルよりも抽象度が低い記述に基
づいて、アルゴリズム記述のシミュレーションよりもよ
り精細に、且つ、ＲＴレベル記述のシミュレーションよ
りもより高速にシミュレートすることができるシミュレ
ーションモデル、その記述とその生成の方法を提供する
ことにある。

【００１０】

【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）つきで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数・形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。

【００１１】本発明によるシミュレーションモデルの記
述生成方法は、資源の制約の下で、アルゴリズム記述
（３）をクロックレベル記述（８）に低位化することを
含み、その低位化することは、アルゴリズム記述（３）
の複数機能を単位クロックの中で動作が可能である部分
機能に分解することと、その複数機能を回復するために
その部分機能を組み立てることとを備える。そのような
複数機能は、クロックレベル記述であるクロックレベル
シミュレータ（８）として、後述されるレジスタを変数
とする言語により表現されている。レジスタを変数とす
る言語は、本発明者により発見された低位プログラミン
グ記述言語である。

【００１２】クロックレベル記述は、資源のうちの複数
レジスタの内のある１つのレジスタを異なる複数単位ク
ロックのうちで動作させる記述を備える。このようなク
ロック間でレジスタの共有化が行われ、レジスタが変数
として言語化される。

【００１３】本発明によるシミュレーションモデルは、
更に、既述のこのようなシミュレーションモデルの記述
生成方法により記述されたクロックレベル記述（８）
と、そのクロックレベル記述に対応するアルゴリズム記
述（３）とが対応する対応表（２２，２３）とを含む。

【００１４】本発明によるシミュレーション方法は、こ
のようなシミュレーションモデルを用いて単位クロック
で部分機能を動作させることにより複数機能をシミュレ
ートすることを含み、更に、そのようにシミュレートす
ることの結果に基づいて、アルゴリズム記述（３）をデ
バッグすることを含む。更には、シミュレーションモデ
ルに含まれるクロックレベル記述と対応表とを用いて、
アルゴリズム記述の行数とシミュレーションにより得ら
れる変数値の対応を表示することを含む。

【００１５】本発明によるシミュレーションモデルの生
成方法は、資源の制約の下で、アルゴリズム記述（３）
をクロックレベル記述（８）に低位化することを含み、
その低位化することは、アルゴリズム記述（３）の複数
機能を単位クロックの中で動作が可能である部分機能に
分解することと、複数機能を回復するためにその部分機
能を組み立てることとを備え、クロックレベル記述
（８）は、その資源のうちの複数レジスタの内のある１
つのレジスタを異なるクロックのうちでそれぞれに動作
させる記述を備え、更に、クロックレベル記述（８）と
クロックレベル記述（８）のうちのレジスタ（Ｒｅｇ１
〜５）に関するレジスタ記述との対応表（２２，２３）
を作成することと、クロックレベル記述（８）のクロッ
ク単位の状態遷移が起こればその状態遷移が起こったア
ルゴリズム記述部分を表示することと、クロックレベル
記述（８）のクロック単位の状態遷移が起こればその状
態遷移が起こったレジスタ記述部分のレジスタ（Ｒｅｇ
１〜５）の変数値（Ｒ）を表示することとを含む。この
ような対応表の作成によって、両レベル間の移行が可能
である。このようなシミュレーションモデルの生成方法
に含まれる全記述がコンピュータにより読み取り可能で
あることは当然であり、それは記録媒体化されて利用に
供される。

【００１６】本発明によるシミュレーションモデルは、
アルゴリズム記述（３）と、アルゴリズム記述（３）よ
りも抽象度が低いＲＴレベル記述（１７）と、アルゴリ
ズム記述（３）よりも抽象度が低く、且つ、ＲＴレベル
記述（１７）よりも抽象度が高いクロックレベル記述
（８）を含み、クロックレベル記述（８）はアルゴリズ
ム記述（３）からクロック単位で自動生成される記述で
あり、アルゴリズム記述（３）と、クロックレベル記述
（８）と、ＲＴレベル記述（１７）とは、クロックレベ
ル記述（８）に含まれて記述されるレジスタ（Ｒｅｇ１
〜５）の変数値（Ｒ）を共有する。このような共有によ
り、３つのレベル間で移行が可能である。

【００１７】更に、シミュレーションモデルは、アルゴ
リズム記述（３）と、アルゴリズム記述（３）よりも抽
象度が低いクロックレベル記述（８）を含み、クロック
レベル記述（８）は、時間軸に直交する単位クロックご
との断面上で記述されるレジスタの演算記述である。こ
こで、断面とは、１単位クロック内で同時的に動作が進
行する一連の記述の連鎖である。アルゴリズム記述より
も抽象度が低く、且つ、時間軸に直交する単位クロック
ごとの断面上でレジスタに関して記述される言語は、コ
ンピュータにより読み取り可能に表現されて記録媒体化
され得る。このような媒体をコピーすることにより、同
時並行的に多様なシミュレーションが可能である。アル
ゴリズム記述よりも抽象度が低く、且つ、時間軸に直交
する単位クロックごとの断面上でレジスタに関して記述
されるシミュレーションモデル用記述言語は、Ｒｅｇ１
＋Ｒｅｇ２のように複数レジスタが用語として多変数化
されている。アルゴリズム記述（３）は数の演算を含ん
でいる場合には、その演算を時間軸上で進行するクロッ
クの単位の中で実行する関数の変数がレジスタになって
表現されている。

【００１８】このように、中間レベルの抽象度の言語に
は、レジスタの動作がクロック単位で現れる変数が潜ん
でいる。

【００１９】

【発明の実施の形態】図１に一致対応して、本発明によ
るシミュレーションモデルの実施の形態は、アルゴリズ
ム検証部とＲＴレベル検証部との間で、新たにクロック
レベル検証部が設けられていることを特徴としている。
そのアルゴリズム検証部１は、図１に示されるように、
アルゴリズムシステム２から形成されている。アルゴリ
ズムシステム２は、最も抽象度が高いＨ／Ｗモデルであ
るアルゴリズム記述３と、Ｃ言語で記述されＳ／Ｗモデ
ルであるＣ−プログラム４とを備えている。アルゴリズ
ムシステム２は、Ｃ−コンパイラによりアルゴリズムシ
ミュレータ５に変換される。アルゴリズムシステム２
は、アルゴリズムシミュレータ５によりシミュレートさ
れる。

【００２０】そのクロックレベル検証部６は、クロック
レベルシステム７から形成されている。クロックレベル
システム７は、クロックレベル記述であるクロックレベ
ルシミュレーションモデル８と、クロックレベルＣＰＵ
モデル９とを備えている。クロックレベルシステム７
は、組込用Ｃコンパイラ１１により自動生成されて記述
変換され、その記述変換には、慣用の機能合成ツール１
２が持つツールであるレジスタが用語（単語又は一次変
数）として用いられる。アルゴリズム記述３は、機能合
成ツール１２で記述されるツールを持つモデル変換ツー
ル１３によりクロックレベルシミュレーションモデル８
に記述変換される。クロックレベルＣＰＵモデル９は、
組込用Ｃコンパイラ１１によりＣ−プログラム４から自
動生成される。クロックベースシミュレータ１４は、ク
ロックレベルシミュレーションモデル８とクロックレベ
ルＣＰＵモデル９とから形成されている。

【００２１】そのＲＴレベル検証部１５は、ＲＴレベル
システム１６から形成されている。ＲＴレベルシステム
１６は、ＲＴＬ−ＨＤＬ１７と、ＲＴレベルＣＰＵモデ
ル１８とを備えている。ＲＴＬ−ＨＤＬ１７は、機能合
成ツール１２によりアルゴリズム記述３から自動生成さ
れる。ＨＤＬシミュレータ１９は、ＲＴＬ−ＨＤＬ１７
とＲＴレベルＣＰＵモデル１８とから形成されている。

【００２２】図２は、クロックレベルシミュレーション
モデル８を自動生成するモデル作成のツール構成とその
作成フローを示している。機能合成ツール１２は、定
数、変数の最適化機能と、スケジューリング機能と、ア
ロケーション機能と、レジスタシェアリング機能と、Ｈ
ＤＬ生成機能とを有している。レジスタシェアリング機
能は、下記３つの作成を実行する機能を有している：（１）資源制約下で用いられる複数レジスタ資源の状態
遷移の繰返しをデータパス制御により制御するＦＳＭ／
ＤａｔａＰａｔｈモデル２１の作成（２）変数とレジスタと状態位置との対応である変数／
レジスタ／状態位置対応表２２の作成（３）アルゴリズム記述のソース行とその状態位置との
対応であるソース行／状態位置対応表２３の作成

【００２３】モデルＩ／Ｆ情報２４は、機能合成ツール
１２とモデル変換ツール１３に入力される。モデル変換
ツール１３は、モデルＩ／Ｆ情報２４とＦＳＭ／Ｄａｔ
ａＰａｔｈモデル２１と変数／レジスタ／状態位置対応
表２２とに基づいて動作し、アルゴリズム記述３をクロ
ックレベルシミュレーションモデル８に記述変換して、
クロックレベルシミュレーションモデル８を自動生成す
る。モデル変換ツール１３には、その自動生成のため
に、モデル機能ライブラリのデバッグ機能ライブラリ２
５とモデルＩ／Ｆライブラリ２６からそれらのライブラ
リ情報が入力される。

【００２４】図３は、クロックレベルシミュレーション
モデル８の記述構造を示している。クロックレベルシミ
ュレーションモデル８は、Ｂｕｓシミュレーションモデ
ル３１を備えている。Ｂｕｓシミュレーションモデル３
１は、モジュールＩＯ部３２とデータパス記述部３３と
から形成されている。モジュールＩＯ部３２には、複数
ＩＯレジスタ３４と複数ＩＯメモリー３５とが記述さ
れ、モデルＩ／Ｆ情報２４から作成され、当該シミュレ
ーションモデルの入出力端子を通して組込ソフトウエア
から読み書きされるＩＯレジスタ構造と、ＩＯメモリー
構造を有している。クロックレベルシミュレーションモ
デル８は、モジュールＩＯ部を介して、他のモジュール
と信号伝達を行う。データパス記述部３３は、後述され
るように、複数ＩＯレジスタと複数演算子との関係を記
述するデータパスと、その演算のクロック単位の動作を
制御する制御構造とを有している。

【００２５】データパス記述部３３に、シミュレーショ
ンコントローラ３６が接続している。シミュレーション
コントローラ３６は、シミュレータ本体からクロック入
力３７を受けてデータパス記述部３３のクロックを１つ
ずつ進める演算動作遷移３８の循環歩進制御（ＦＳＭ制
御）を行う。シミュレーションコントローラ３６から出
力されるＦＳＭ制御信号３９は、データパス記述部３３
に入力される。

【００２６】データパス記述部３３は、ＧＵＩコントロ
ーラ４１に接続している。データパス記述部３３は、レ
ジスタ値Ｒと演算遷移位置である状態位置値Ｓとを出力
する。レジスタ値Ｒと状態位置値Ｓとは、ＧＵＩコント
ローラ４１に入力される。リセット信号がシミュレーシ
ョンコントローラ３６に入力されると、データパス記述
部３３のレジスタ値Ｒと状態位置値Ｓとは初期化され
る。

【００２７】ＧＵＩコントローラ４１は、現在の遷移状
態位置のレジスタとアルゴリズムレベル記述による変数
との対応を図２に示される変数／レジスタ／状態位置対
応表２２から得ることができる。ＧＵＩコントローラ４
１は、更に、現在の遷移状態位置のアルゴリズムレベル
記述によるソース行をソース行／状態位置対応表２３か
ら得ることができる。

【００２８】ＧＵＩコントローラ４１は、アルゴリズム
レベル記述変数値表示ウインドウ４２と、アルゴリズム
レベル記述ソース実行行表示ウインドウ４３に接続して
いる。アルゴリズムレベル記述変数値表示ウインドウ４
２には、レジスタのレジスタ値Ｒが、その遷移状態位置
で、アルゴリズムレベル記述変数値として変数／レジス
タ／状態位置対応表２２に基づく対応関係が与えられて
表示される。複数レジスタが部分的に異なる遷移状態間
で共有されることにより一時的にレジスタとの対応が消
えてしまうアルゴリズムレベル記述変数の値は、ＧＵＩ
コントローラ４１に保持されることにより、アルゴリズ
ムレベル記述変数値表示ウインドウ４２には、常に最新
の遷移状態の最新の変数値が表示される。

【００２９】他方で、アルゴリズムレベル記述ソース実
行行表示ウインドウ４３には、現在の状態遷移位置に対
応するアルゴリズムレベル記述のソース行位置値Ｓが、
現在の遷移状態位置で、ソース行／状態位置対応表２３
に基づく対応関係が与えられて、ハイライト表示され
る。更に、ＧＵＩコントローラ４１は、アルゴリズム記
述変数、及び、レジスタ、クロック単位の変化の回数、
状態遷移の各状態に遷移した回数、遷移元、遷移先が、
シミュレーション中に計測されることにより、変数、レ
ジスタ変化、状態変化の網羅率が測定される。このよう
な網羅率は、テストパタンによりどれ程網羅的な検証が
行われ得たかの指標になる。

【００３０】アルゴリズム検証：システム内に含まれる
ハードウエアモデルとソフトウエアモデルは、共にプロ
グラミング言語で記述されている。そのハードウエアモ
デルは、ハードウエアのアルゴリズムを表現し、そのソ
フトウエアモデルは組み込みソフロウエアを表現してい
る。これらのプログラミング言語記述をＣコンパイラに
かけることにより、アルゴリズムレベルのシミュレータ
が作成される。ハードウエアに関する情報がないアルゴ
リズムレベルで検証可能な項目は、下記（１），（２）
に示されるように、純粋に論理的な動作のみであるが、
そのシミュレーションは非常に高速である。（１）各モジュールの論理的な動作の検証（２）システムの論理的な動作の検証

【００３１】クロックレベル検証：ハードウエアモデル
のアルゴリズム記述を機能合成ツール、モデル変換ツー
ルで処理することにより、クロックレベルのシミュレー
ションモデルが作成される。ソフトウエアモデルは、Ｃ
ＰＵのシミュレーションモデル上に組込ソフトウエアと
して読み込まれ、実際のＣＰＵと同等な動作タイミング
を実現する。これらのハードウエア、ソフトウエアモデ
ルは、クロックレベルで実際のＬＳＩシステムと同等の
タイミング精度を持つため、クロックレベルシミュレー
タ上でシミュレーションを行うことにより、下記のよう
な項目の見積もり、検証が可能である。

【００３２】（１）各モジュールのクロックレベルの動
作タイミング検証（２）各モジュールのインターフェースの概略検証（Ｉ
Ｏレジスタ、ＩＯメモリ、ＩＯ端子の構成、名称、ビッ
ト幅等）（３）各モジュール、バスの動作クロックの周波数見積
もり（４）キャッシュアクセスの見積もり（キャッシュヒッ
ト率、アクセス率、ライトバック回数等）（５）アクセスの見積もり（バスの占有率、バスのトラ
ンザクションごとのＡｄｒｓ、Ｄａｔａ、Ｍａｓｔｅ
ｒ、Ｓｌａｖｅ、Ｒｅａｄ／Ｗｒｉｔｅ、Ｃｏｍｍａｎ
ｄ、語数、占有時間等）（６）Ｂｕｓ、Ａｒｂｉｔｅｒのアルゴリズムの検証（７）メモリ／ＩＦのトラフィックの見積もり（８）データ処理のＴｈｒｏｕｇｈＰｕｔの見積もり
（モジュール毎、バス毎、システム全体）（９）バッファ、スタックサイズの見積もり（１０）画質、音質の見積もり（１１）アドレスマップ、端子、ｂｉｔ幅等モジュール
間接続Ｉ／Ｆの整合性の検証（１２）浮動小数点を固定小数点に変換した場合の見積
もり（１３）組み込みソフトウエアの開発、デバッグ（１４）消費電力の概略見積もり

【００３３】ＲＴレベル検証：ハードウエアモデルは機
能合成ツールが作成するＲＴＬ−ＨＤＬモデルが用いら
れる。このモデルは、クロックレベルよりも詳細に非同
期的動作を含むタイミングの精度を持つ。ソフトウエア
モデルは、クロックレベルシミュレーションと同様にＣ
ＰＵのシミュレーションモデル上に組み込みソフトウエ
アとして読み込まれる。これらのＲＴＬ−ＨＤＬモデル
とＣＰＵモデルをＨＤＬシミュレータ上でシミュレート
することにより、以下のような項目の検証と見積もりを
行うことができる。（１）各モジュールのインターフェースの詳細検証（制
御、アドレス、データ端子のタイミング動作）（２）各モジュールの詳細タイミングの検証（３）消費電力の詳細見積もり（４）テスタ向けパタン作成

【００３４】

【実施例】図１０は、本発明によるシミュレーションモ
デル作成方法の実施の形態を示している。図１０に示す
フロー図にそって、図４に示されるアルゴリズム記述か
ら後述するＦＳＭ／ＤａｔａＰａｔｈモデル記述及び図
８に示される変数／レジスタ／状態位置対応表、図９に
示されるソース行／状態位置対応表を作成し、クロック
レベルシミュレーションモデルを作成する方法を以下に
述べる。

【００３５】図４は、アルゴリズム記述３（図２参照）
を例示している。機能合成ツール１２は、このアルゴリ
ズム記述及び回路を構成する資源の制約条件を入力とす
る。この場合の資源制約条件は、下記の通りとする。レジスタ：５個加算器：１個図４に示されるアルゴリズム記述中に、変数はａ、ｂ、
ｃ、ｄ、Ｘの５個、加算は３個が含まれる。資源制約条
件から同時に使うことができる加算器は１つであるた
め、演算処理は時分割され、図５に示されるようにな
る。図５のＣｌｏｃｋ１ではａとｂの加算を行い、その
結果をＸに代入する。Ｃｌｏｃｋ２では、Ｃｌｏｃｋ１
と同じ加算器を用いて、ｃとｄの加算を行い、その加算
結果を一時的に保持するために、変数ｔ２を新たに作成
して代入する。更に、Ｃｌｏｃｋ３ではＣｌｏｃｋ１，
２と同じ加算器を用いてＸ及びｔ２の加算を行い、その
加算結果をＸに代入する。このような処理を演算器のス
ケジューリングと呼ぶ（ステップＳ２）。

【００３６】演算器のスケジューリングにより図４のア
ルゴリズム記述で示される処理を加算器１個の制約下で
実現するためには、３クロックを要し、変数はａ，ｂ，
ｃ，ｄ，Ｘ，ｔ２の６個を要することが分かる。レジス
タに関する資源制約によれば、同時に利用できるレジス
タは５個までとなっているため、レジスタについても共
有化を行う必要がある。レジスタ共有化では、まずＣｌ
ｏｃｋ１の変数ａ，ｂ及びＣｌｏｃｋ２の変数Ｘ，ｃ，
ｄにレジスタ制約で許されるＲｅｇ１からＲｅｇ５まで
を割り当てる。Ｃｌｏｃｋ３の変数ｔ２については、Ｒ
ｅｇ１からＲｅｇ５のうちのどれかを使い回す必要があ
る。Ｃｌｏｃｋ１で変数ａ，ｂに割り当てられていたＲ
ｅｇ１、Ｒｅｇ２は、Ｃｌｏｃｋ２のＸが得られれば、
その内容を保持する必要がないため、Ｃｌｏｃｋ２以降
であれば使い回すことが可能である。ここでは、Ｃｌｏ
ｃｋ３の変数ｔ２に割り当てるためＲｅｇ２を用いるこ
とにする。最後の演算結果変数Ｘについても同様にＣｌ
ｏｃｋ３以降で使い回しができるＲｅｇ５を割り当て
る。このようにして与えられたレジスタ制約の元でレジ
スタの共有を行う（ステップＳ３）。図４のアルゴリズ
ム記述にステップＳ１、ステップＳ２、ステップＳ３の
処理を行った結果得られるモデルをプログラミング言語
で記述したものが下記に示されＦＳＭ／ＤａｔａＰａｔ
ｈモデルとなる。

【００３７】図８は、変数／レジスタ／状態位置対応表
２２を示している。変数／レジスタ／状態位置対応表２
２は、図５に示される変数と、Ｃｌｏｃｋの対応、及
び、図６に示されるレジスタとクロックの対応から作成
される。図５及び図６のＣｌｏｃｋ１かＣｌｏｃｋ３
は、図８の状態１〜３に対応する。図８の状態１即ち図
５、図６のＣｌｏｃｋ１では、レジスタＲｅｇ１は変数
ａの値を持ち、レジスタＲｅｇ２は変数ｂの値を持つ。
状態２では、レジスタＲｅｇ３は変数Ｘ、レジスタＲｅ
ｇ４はｃ、レジスタＲｅｇ５はｄの値を持つ。状態３で
は、レジスタＲｅｇ２はｔ２、レジスタＲｅｇ３はＸ、
状態４では、レジスタＲｅｇ５はＸの値を持つ。更に、
初期状態として全てのレジスタに変数の割り当てがない
状態０を作成する。このように各状態（即ちＣｌｏｃ
ｋ）における変数とレジスタの対応を示したのが変数／
レジスタ／状態位置対応表２２である（ステップＳ
５）。

【００３８】図９は、ソース行／状態位置対応表２３を
示している。Ｃｌｏｃｋ１における変数ａとｂの加算
は、図４のアルゴリズム記述では３行目に当たる。Ｃｌ
ｏｃｋ２における変数ｃとｄの加算は、図４のアルゴリ
ズム記述では４行目に当たる。Ｃｌｏｃｋ３における変
数Ｘとｔ２の加算も４行目に当たる。最終の演算結果Ｘ
が得られる状態は、図４のアルゴリズム記述の５行目に
当たる。図８と同様に図９の状態１〜３は、図５、図６
のＣｌｏｃｋ１〜３に対応する。このようにして得られ
るアルゴリズム記述中の行位置と状態の対応関係を示し
たのが、ソース行／状態位置対応表２３である。モデル
変換ツール１３にモデルＩ／Ｆ情報２４、ＦＳＭ／Ｄａ
ｔａＰａｔｈモデル２１、変数／レジスタ／状態位置対
応表２２、ソース行／状態位置対応表２３から、クロッ
クレベルシミュレーションモデル８が作成される（ステ
ップＳ７）。ここで、モデルＩ／Ｆ情報２４は、アルゴ
リズム記述３で表現される回路モジュールと外部とのイ
ンターフェースを定義する情報を持つ。その内容として
はバスからアクセス可能なコマンドレジスタや状態レジ
スタ、データメモリの構成、更には、他のモジュールと
の間のデータ転送路のビット幅、同期方式などが含まれ
る。

【００３９】公知慣用のＲＴレベルシステム１６のＲＴ
Ｌ−ＨＤＬ１７は、図７に示されるように、機能合成ツ
ール１２により自動生成される。公知ツールによりこの
ように自動生成されるハードウエア構成は、５つのレジ
スタ１〜５と、７つのマルチプレクサ１〜７と、５つの
スイッチＳＷ１〜５とから形成される。クロックレベル
記述モデルよりも抽象度が低いこのようなハードウエア
モデルでは、レジスタの値を保持するためにレジスタの
出力をデータ入力にフィードバックさせるフィードバッ
ク機能とマルチプレクサとが必要であり、更に、全ての
レジスタに常にクロック信号を供給するためのクロック
制御と、各マルチプレクサを制御する制御信号４４とが
必要であり、更に、演算器の共有化のために入力となる
複数のレジスタから１つのレジスタを選択するためにも
マルチプレクサが必要である。ハードウエアモデルは、
後述されるように、その他の各種多様なハード部品とそ
れを制御する制御信号線が必要である。

【００４０】クロックレベルシミュレーションモデル８
は、クロック単位で動作する言語として論理レベルの記
述言語であるクロックレベル記述が下記ようになされ
る。

【００４１】 int DataPath (int a,b,c,d, rest) { static int FSM position; static int Reg1, Reg2, Reg3, Reg4, Reg5; if ( rest = = 1 ){ FSM position = 0; return (0); } switch (FSM position) { case 0: Reg1 = a; Reg2 = b; Reg3 = Reg1 + Reg2; FSM position = 1; break; case 1: Reg4 = c; Reg5 = d; Reg2 = Reg4 + Reg5; FSM position = 2; break; case 2: Reg5 = a; Reg3 + Reg2; FSM position = 3; break; case3: X = Reg5; FSM position = 0; break;

【００４２】Ｃａｓｅ１はクロック１のステップに一致
し、Ｃａｓｅ２はクロック２のステップに一致し、Ｃａ
ｓｅ３はクロック３のステップに一致している。このよ
うにクロック単位で、レジスタ１〜５が分割されて使用
されるクロックレベル記述が生成される。このクロック
レベル記述は、図４に示されるアルゴリズム記述による
表現よりも表現がより詳細になっているが、後記される
ＲＴレベル記述から見れば、簡素化されている。そのア
ルゴリズムの内容によるが、アルゴリズム記述のシミュ
レーション時間はクロックレベル記述のシミュレーショ
ン時間に比べて概ね５００分の１であり、クロックレベ
ル記述の動作時間はＲＴレベル記述の動作時間に比べて
概ね５００分の１であることが本発明者により確認され
ている。

【００４３】図７に対応するＶＨＤＬ記述が、参考のた
めに下記に記載される。ＲＴハードウエア記述１：

【数１】

【００４４】ＲＴハードウエア記述２：

【数２】

【００４５】ＲＴハードウエア記述３：

【数３】

【００４６】ＲＴハードウエア記述４：

【数４】

【００４７】ＲＴハードウエア記述５：

【数５】

【００４８】ＲＴハードウエア記述６：

【数６】

【００４９】ＲＴハードウエア記述７：

【数７】

【００５０】ＲＴハードウエア記述８：

【数８】

【００５１】ＲＴハードウエア記述９：

【数９】

【００５２】ＲＴハードウエア記述１０：

【数１０】

【００５３】ＲＴハードウエア記述１１：

【数１１】

【００５４】ＲＴハードウエア記述１２：

【数１２】

【００５５】ＲＴハードウエア記述１３：

【数１３】

【００５６】ＲＴハードウエア記述１４：

【数１４】

【００５７】このような記述には、コントローラに関す
る記述は含まれていない。ＲＴハードウエア記述１４の
最初の６行はＦＦレジスタに関する記述部分であり、そ
の次の６行はマルチプレクサに関する記述部分であり、
更にその次の記述はａｄｄｅｒによる加算に関する記述
部分である。両レベルの記述の両分量は、概ね、両レベ
ルのシミュレーションにかかる時間の長さに対応してい
る。

【００５８】図１１は、アルゴリズムレベル記述ソース
実行行表示ウインドウ４３にアルゴリズム記述ソースを
表示する方法を示している。状態遷移が起こる毎に（ス
テップＳ１１）、ＧＵＩコントロール部４１は、現在の
状態位置をＦＳＭ／ＤａｔａＰａｔｈ部３３に問い合わ
せる（ステップＳ１２）。例えば、現在の状態位置が状
態２であった場合、ソース行／状態位置対応表２３か
ら、対応するソースファイルがｆｉｌｅ１．ｃで行数が
４行目であることが分かる（ステップＳ１３）。このよ
うにして得られたソースファイルをＧＵＩ上で表示し、
更に現在の状態位置に対応する行をハイライト表示する
ことにより、ユーザーはアルゴリズムレベル記述上での
現在の実行位置を示すことができる（ステップＳ１
４）。

【００５９】図１２は、アルゴリズム記述中の変数をア
ルゴリズムレベル記述変数値表示ウインドウ４２に表示
する方法を示している。状態遷移が起こる毎に（ステッ
プＳ２１）、ＧＵＩコントロール部４１は、現在の状態
位置をＦＳＭ／ＤａｔａＰａｔｈ部３３に問い合わせる
（ステップＳ２２）。例えば、現在の状態位置が状態３
であった場合、変数／レジスタ／状態位置対応表２２か
ら、状態３で使われる変数はｔ２とＸであり、対応する
レジスタがそれぞれＲｅｇ２とＲｅｇ３であることが分
かる（ステップＳ２３）。ＧＵＩコントローラ部４１
は、Ｒｅｇ２とＲｅｇ３の値をＦＳＭ／ＤａｔａＰａｔ
ｈ部３３から得て、開けられている。アルゴリズム記述
変数表示ウインドウ４２にはそれぞれｔ２及びＸの値と
して表示する（ステップＳ２４）。これにより、ユーザ
ーはレジスタ共有が行われていても、ＧＵＩ上ではクロ
ックレベルシミュレーションモデル中のレジスタ値の変
化をアルゴリズムレベル記述上の変数の値の変化として
観測することが可能になる。

【００６０】クロックレベルシミュレーションモデル
は、図７の構造を持つＲＴＬ−ＨＤＬモデルに比べて、
以下のシミュレーションが省略される。（１）ＲＴＬ−ＨＤＬモデルは、レジスタ値を保持して
それを出力するためのフィードバックとマルチプレクサ
が必要であるが、プログラミング言語で実現されるクロ
ックレベルシミュレーションモデルでは変数値の保持は
代入が起こらない限りにおいて、フィードバックとマル
チプレクサが不要である。

【００６１】（２）ＲＴＬ−ＨＤＬモデルは、全てのレ
ジスタに常にクロック信号が供給されるためレジスタ値
は新しいデータ入力値又はそのレジスタが保持していた
値に常に更新されるようになるが、クロックレベルシミ
ュレーションモデルでは新しいデータ入力があった変数
のみが更新されるため、不要な更新処理がなくシミュレ
ーションが高速化され得る。

【００６２】（３）ＲＴＬ−ＨＤＬモデルは、演算器の
共有が行われるため、入力となる複数のレジスタから１
つのレジスタを選択するマルチプレクサが必要である
が、クロックレベルシミュレーションモデルでは演算器
に制限がなくそのような共有化が不要であり、演算器の
入力を選択するマルチプレクサが不要である。（４）クロックレベルシミュレーションモデルでは演算
器共有化のためのマルチプレクサが不要であるので、マ
ルチプレクサに必要であった制御入力を作成する回路が
不要である。

【００６３】（５）ＲＴＬ−ＨＤＬモデルは、全レジス
タに非同期リセット信号がつくが、クロックレベルシミ
ュレーションモデルではクロック周期単位の動作のみを
扱うので、非同期的な動作を行う必要がない。

【００６４】（６）ＲＴＬ−ＨＤＬモデルは、レジス
タ、マルチプレクサ、演算器等のサブモジュールを利用
した構造を持ち、そのサブモジュールは端子を持ち、そ
の内部には信号線、制御機構等も持っているが、クロッ
クレベルシミュレーションモデルでは、レジスタはプロ
グラミング言語の変数に、マルチプレクサは条件文に、
演算器は演算子で表現されるため、シミュレーション処
理は大幅に簡略化される。

【００６５】（７）ＲＴＬ−ＨＤＬモデルは、実際のハ
ードウエア通りに束線のビット位置の昇降順、符号のあ
りなし、整数型／ビットベクタ型等の信号型の区別、又
は、これらの間の変換を厳密に表現する必要があるが、
このような区別は、クロックレベルシミュレーションモ
デルでは厳密に行われない。

【００６６】（８）ＲＴＬ−ＨＤＬモデル内にある各サ
ブモジュール間の動作の並列性は厳密に表現されるが、
クロックレベルシミュレーションモデルでは各サブモジ
ュールの厳密な動作タイミングの差に基づいた検証は行
われないため、並列性を厳密に表現する必要がない。

【００６７】（９）ＲＴＬ−ＨＤＬモデルは、クロック
の変化タイミング以外にも例えばリセット信号が変化し
た時点の動作を厳密に表現するが、クロックレベルシミ
ュレーションモデルではクロック単位の動作のみを扱う
ので、非同期的な動作に対する処理を簡略化することが
できる。

【００６８】

【発明の効果】本発明によるシミュレーションモデル、
その記述とその生成の方法は、アルゴリズムレベルより
抽象度が低くＲＴレベルよりも抽象度が高いレベルの言
語の発見により、中間レベルのシミュレーションが可能
になる。アルゴリズムレベルより抽象度が低くＲＴレベ
ルよりも抽象度が高い記述に基づいて、アルゴリズム記
述のシミュレーションよりもより精細に、且つ、ＲＴレ
ベル記述のシミュレーションよりもより高速にシミュレ
ートすることができる。一般的には、より物理的であり
より詳細に記述されるハード部品のシミュレーション言
語を論理化してハード部品を変数とするプログラミング
言語を作成することが可能であり、公知の複数レベルの
記述の中間言語を作成することができる。

【図面の簡単な説明】

【図１】図１は、本発明による論理シミュレーションシ
ステムの実施の形態を示すシステム図である。

【図２】図２は、本発明によるシミュレーションモデル
生成方法の実施の形態を示すブロックフロー図である。

【図３】図３は、２レベル間の移行のための対応を示す
論理ブロック図である。

【図４】図４は、アルゴリズム記述の実施例を示す論理
式である。

【図５】図５は、クロックレベルのスケジューリングを
しめす動作時間表である。

【図６】図６は、クロックレベルのレジスタの動作を示
す動作時間表である。

【図７】図７は、公知のハードウエア記述を示す回路図
である。

【図８】図８は、状態遷移位置数とレジスタ変数値の対
応を示すテーブルである。

【図９】図９は、状態遷移位置数とソース行との対応を
示すテーブルである。

【図１０】図１０は、本発明による論理シミュレーショ
ン方法の動作の実施の形態を示すフローチャートであ
る。

【図１１】図１１は、本発明による論理シミュレーショ
ン方法の他の動作を示すフローチャートである。

【図１２】図１２は、本発明による論理シミュレーショ
ン方法の更に他の動作を示すフローチャートである。

【図１３】図１３は、公知の論理シミュレーション方法
を示すシステムフロー図である。

【符号の説明】

３…アルゴリズム記述８…クロックレベル記述（クロックレベルシミュレーシ
ョンモデル）２２，２３…対応表２２…変数／レジスタ／状態位置対応表２３…ソース行／状態位置対応表１７…ＲＴレベル記述Ｒ…変数値Ｒｅｇ１〜５…レジスタ

Claims

【特許請求の範囲】

【請求項１】資源の制約の下で、回路のアルゴリズム記
述の複数機能を単位クロックの中で動作が可能である部
分機能に分解することと、前記複数機能を形成するために前記部分機能を組合わせ
ることにより前記アルゴリズム記述からクロックレベル
記述を生成することとを含むことを特徴とするシミュレ
ーションモデルの生成方法。
【請求項２】前記クロックレベル記述は、前記資源のうちのレジスタを異なる複数機能間で兼用さ
せる記述を備える請求項１記載のシミュレーションモデ
ルの生成方法。
【請求項３】請求項１又は２に記載されるシミュレーシ
ョンモデルの生成方法により生成されたクロックレベル
記述と、前記クロックレベル記述に対応する前記アルゴリズム記
述とを対応させ単位クロックに相当する状態毎の資源使
用対応表とを含むことを特徴とするシミュレーションモ
デル。
【請求項４】請求項３に記載されるシミュレーションモ
デルを用いて前記単位クロックで前記部分機能を動作さ
せることにより前記複数機能をシミュレートすることを
含むシミュレーション方法。
【請求項５】前記シミュレートすることの結果に基づい
て、状態と前記アルゴリズム記述行とを対応づけ、前記
アルゴリズム記述行毎の資源使用状況を表示することを
特徴とする請求項４記載のシミュレーション方法。
【請求項６】前記シミュレーションモデルに含まれるク
ロックレベル記述と対応表とを用いて、前記アルゴリズ
ム記述行と当該シミュレーションにより得られる変数値
の対応を表示することを特徴とする請求項３記載のシミ
ュレーション方法。
【請求項７】前記クロックレベル記述とクロックレベル
記述のうちの前記レジスタに関するレジスタ記述との対
応表を作成することと、前記クロックレベル記述の前記クロック単位の状態遷移
が起これば前記状態遷移が起こった前記アルゴリズム記
述部分を表示し、又は、前記クロックレベル記述の前記
クロック単位の状態遷移が起これば前記状態遷移が起こ
った前記レジスタ記述部分の前記レジスタの変数値を表
示することの少なくとも一方を実行することとを含むこ
とを特徴とする請求項２記載のシミュレーションモデル
の生成方法。
【請求項８】請求項３に記載するシミュレーションモデ
ル記述を記録するシミュレーション用記録媒体。
【請求項９】アルゴリズム記述と、前記アルゴリズム記述よりも抽象度が低いＲＴレベル記
述と、前記アルゴリズム記述よりも抽象度が低く、且つ、前記
ＲＴレベル記述よりも抽象度が高いクロックレベル記述
を含み、前記クロックレベル記述は前記アルゴリズム記述からク
ロック単位で生成する記述であり、前記アルゴリズム記述と、前記クロックレベル記述と、
前記ＲＴレベル記述とは、前記アルゴリズム記述に含ま
れて記述されるレジスタの変数値を共有するシミュレー
ションモデル。
【請求項１０】前記クロックレベル記述は演算を含み、時間軸上で進行するクロックの中で実行する前記演算の
変数がレジスタである請求項３記載のシミュレーション
モデル。