JP3176482B2

JP3176482B2 - 論理シミュレーション装置

Info

Publication number: JP3176482B2
Application number: JP16795993A
Authority: JP
Inventors: 実斉藤; 敏英佐々木; 尋志塚本; 道則矢島; 裕成小松
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-07-07
Filing date: 1993-07-07
Publication date: 2001-06-18
Anticipated expiration: 2016-06-18
Also published as: US5634003A; JPH0728668A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理シミュレーションを
高速に実行する専用ハードウェアである論理シミュレー
ション装置に関する。論理シミュレーション装置はコン
ピュータ等、デジタル装置の設計を論理的にモデル化
し、その動作を模擬するものである。この論理シミュレ
ーションにより、デジタル装置の製造前にその装置の動
作を確認して設計の正さを検証することができる。

【０００２】

【従来の技術】コンピュータ等、デジタル装置は、近
年、大規模かつ複雑化されてきている。従って、デジタ
ル装置の製造前にこのデジタル装置の設計の正さを検証
するための論理シミュレーションの重要性が高まってい
る。一方、デジタル装置が大規模になればなるほど、論
理シミュレーションの高速化が要求され、そのため高速
に論理シミュレーションするための専用ハードウェアが
開発されている。

【０００３】この専用ハードウェアは実行対象となるデ
ジタル装置の規模に比例してハードウェア量、即ち、専
用ハードウェアの規模を増大する必要があり、従って、
今日、スーパーコンピュータ、大型汎用コンピュータ等
をターゲットとする論理シミュレーション専用ハードウ
ェアは、非常に大規模、かつ高価なものとなってきてい
る。

【０００４】

【発明が解決しようとする課題】従来の論理シミュレー
ション専用ハードウェアは、１台では同時には１つの回
路しかシミュレーションできない。そのため最大規模の
デジタル装置を目的とした大規模な専用ハードウェアを
用意した場合に、それより小規模のデジタル装置をシミ
ュレーションする場合には、大規模な専用ハードウェア
の大部分が使用されないことになり、使用効率の悪さが
あった。

【０００５】本発明の目的は、上述の従来の問題に鑑
み、１つの論理シミュレーション装置をデジタル装置の
規模に応じて構成変更することを可能とし、複数の異な
るデジタル装置を、１つの論理シミュレーション装置に
よってその構成を変更することにより並行にシミュレー
ション可能とすることにある。本発明のさらに他の目的
は論理シミュレーション装置におけるエラー解析を容易
に可能とし、装置の信頼性を向上させることにある。

【０００６】

【課題を解決するための手段及び作用】本発明は論理シ
ミュレーション装置であって、複数のプロセッサエレメ
ントPEと、該複数のプロセッサエレメント間を接続し、
これら複数のPE間のデータ通信を行うネットワークETN
を少なくとも有し、データ処理の最小構成単位を構成す
るクラスタを複数個備え、前記複数のクラスタ間を接続
し、これら複数のクラスタ間のデータ通信を行う上位ネ
ットワークETN を備え、かつ、前記複数のクラスタに接
続されるホスト計算機を備え、該ホスト計算機からの制
御に基づいて、各クラスタが独立に処理単位を構成して
動作することも、複数のクラスタが結合し複数の処理単
位を構成して独立に動作することも、全てのクラスタが
結合して１つの処理単位を構成して動作することも可能
とするように、クラスタの接続構成を変更し得ることを
特徴とする。

【０００７】

【実施例】図１は本発明の基本構成図である。図中、Ｃ
１−Ｃｎは複数のクラスタであり、ＥＴＮはクラスタ間
通信及びクラスタ内PE間通信のための通信ネットワーク
であり、Ｈ１及びＨ２はホスト計算機である。なお、各
クラスタ間はスイッチＳＷで接続されており、各クラス
タとホスト計算機はチャネルＣＨで接続されている。

【０００８】各クラスタは、シミュレーションを実行す
る複数のプロセッサエレメントPE、ホスト計算機と各プ
ロセッサエレメントとのデータ通信を行うインターフェ
ースコントローラIFC 、各プロセッサエレメントにクロ
ックを送り、同期制御を行う制御プロセッサCP、各プロ
セッサエレメントへの入力イベント（即ち、シミュレー
ションモデル内のゲートの信号値変化情報）を送る入力
プロセッサIP、各プロセッサエレメントに格納されたシ
ミュレーションモデル内の予め指定した任意のゲートの
出力の信号値変化情報を格納する出力プロセッサOP、及
び各プロセッサエレメントPE、入力プロセッサIP及び出
力プロセッサOP間のイベント通信を行うイベント通信ネ
ットワークETN 、により構成される。

【０００９】各クラスタのインターフェースコントロー
ラIFC はホスト計算機H1のチャネルと１対１で接続され
ている。また、インターフェースコントローラIFC とク
ラスタ内のプロセッサ群(PE,CP,IP,OP,ETU) とはシステ
ムバスＳＢで結合され、ホスト計算機から各プロセッサ
エレメント内のメモリ及びレジスタにデータをリード／
ライトできるようになっている。また、各クラスタ間の
システムバスＳＢはスイッチSW、例えばトライステート
バッファ（図示せず）により接続されており、スイッチ
SWを切り換えることにより、ホスト計算機から各クラス
タに独立にデータを送ることも、１つのインターフェー
スコントローラIFC から全てのクラスタにデータを送る
こともできる。

【００１０】図２は図１のイベント通信ネットワーク(E
TN) の実施例構成図である。また、図３はイベント形式
の一例である。図２のイベント通信ネットワークには図
３形式のイベントパケットを転送する。本例では４つの
プロセッサエレメントPE00─PE03からのイベント入力か
ら１つのイベントを選択するバッファ付きセレクタETE0
─ETE3が各プロセッサエレメントPE00─PE03毎に設けら
れ、さらにバッファ付きセレクタETE0─ETE3をまとめる
ユニットETEUを１つ設けて、合計５個のユニットにより
イベント通信ユニットETU を構成し、４つのPE間のイベ
ント通信を行なう。さらに前記と同様の構成の上位のET
U により、４つのETU 間のイベント通信が行なわれる。
上位ユニットETU では図１の通信ネットワークENT 、入
力プロセッサIP、出力プロセッサOP等に接続されてい
る。図３のイベント形式の一例では、「PE-No 」はプロ
セッサエレメントの番号を、ゲートNoは相手先を示して
いる。

【００１１】また、各階層のユニットETE はどの階層の
どの場所にあるか、及び各クラスタが独立の動作する
か、若しくは複数のクラスタがまとまって動作するかに
より、ETE アドレスが決定され、イベントのPE-No の部
分が設定された番号と一致したイベントのみを通過され
る。図４は本発明の一実施例構成図である。図示のよう
に、４つのプロセッサエレメントPEで１つのクラスタを
構成し、４つのクラスタから全体が構成されている。説
明を簡単にするために本例では最小構成である４つのプ
ロセッサエレメント構成で示しているが、実際には各ク
ラスタ内のプロセッサエレメントPEの数は、クラスタ内
のイベント通信ネットワークを構成するイベント通信ユ
ニットETU の階層をｎ階層とすると、４のｎ乗(4,16,6
4, ・・・) が可能である。図４の例はクラスタ間通信
を行なうETN 、クラスタ内PE間通信を行なうETN ともに
それぞれ単一のETU から構成されている。

【００１２】図示のように、４つの入力プロセッサIP0
─IP3 が、インプットイベントセレクタIES によりイベ
ント切り換えされる。この切換は構成制御プロセッサSP
からの切換選択指示により行われる。構成制御プロセッ
サSPはホスト計算機からの指令によりクラスタの構成が
指示される。この場合、可能な構成は図から明らかなよ
うに、4PE x 4, 8PE x 2, 4PE x 2 + 8PE, 4PE + 12PE,
16PE x 1 の５通りが可能である。

【００１３】構成の変更はホスト計算機から構成制御プ
ロセッサSPに対して指示する。構成制御プロセッサSPは
指示された構成に従い、各イベント通信ユニットETE に
対してETE アドレスを決定し、各イベント通信ユニット
ETE のETE アドレス格納レジスタに書き込む。ETE アド
レスは例えば図６に示す形式である。図６において、
「モード」は現在の構成を示し、「ステージ」はどの階
層に位置するかにより決まる値を示し、U/D はイベント
を上位に伝えるか、下位に伝えるかを指定し、ETE-Noは
イベント通信ユニットETE の位置により決まる番号であ
る。

【００１４】図５はインプットイベントセレクタIES の
一実施例構成図である。図示のように、入力プロセッサ
IP0-IP3 を対応するセレクタに接続し、構成制御プロセ
ッサからのセレクト指示SPにより入力プロセッサを選択
する。即ち、構成制御プロセッサSPはシステムバスの切
り換えを行うと共に、各インターフェースコントローラ
IFC に対して現在の構成を指示し、インプットイベント
セレクタIES に対して、入力プロセッサIPのセレクト指
示SPを行う。

【００１５】さらに、構成制御プロセッサと各インター
フェースコントローラIFC は常に通信可能であり、各IF
C は担当するクラスタが使用状態かどうかを構成制御プ
ロセッサに通知する。構成制御プロセッサはホスト計算
機に現在の状態を通知する。そして、構成制御プロセッ
サはホスト計算機の指示により、全クラスタが未使用の
場合に設定変更を行うことも、強制的に全クラスタを停
止させて構成を変更することもできる。

【００１６】ところで、プロセッサエレメントPE-N及び
イベント通信ユニット ETE-No は、この例では４ビット
である。図４構成において、ET-No は下位の通信ユニッ
トETU(ETU0〜ETU3) ではETE-No0-3 はそれぞれのイベン
トの行先であるPE-No と一致させる。ETEUは2,3 ビット
目をイベントを受け取るプロセッサエレメントPEのPE-N
o の2,3 ビット目と一致させ、0,1 ビット目は０であ
る。即ち、ETU0-3までのETEUのETE-NoはそれぞれH0,H4,
H8,HC である（Ｈは「ヘキサ」を示す）。最上位のETU
(ETU4) ではETEUは使用されない。ETE0-3はそれぞれ接
続されるクラスタへのイベントを通すような値が選択さ
れる。即ち、ETE0=HO, ETE1=H4, ETE2=H8, ETE3=HC, で
ある。構成が変更された場合、各階層のETE はその位置
と構成モードで決定されるビットについてPE-No, ETE-N
o を比較し、イベントを受け取るか否かを判断する。

【００１７】以下、4PE x 4, 8PE x 2, 16PE x 1 の各
構成でそれぞれどのような設定になるかを説明する。

【００１８】4PE x 4 の場合図５において、インプットイベントセレクタIES は各セ
レクタの入力０を選択する。入力０を選択すると、図示
のように、４つの入力プロセッサIPから各々独立に各ク
ラスタにイベントが供給される。図２において最下位
（プロセッサエレメントPEと結合している階層）の通信
ネットワークETU では、ETE0-3がイベントを受け取る条
件はPE-No とETEO-No の０−1 ビット目が一致した場合
である。ETEUはプリントフラグONのときのみ受け取る。
従って、クラスタ間でイベントが通信されることはな
い。

【００１９】8PE x 2 の場合図５において、インプットイベントセレクタIES では、
セレクタSEL0は入力０、SEL1は入力１、SEL2は入力０、
SEL3は入力２が選択される。従って、入力プロセッサIP
O からクラスタ0,１、入力プロセッサIP2 からクラスタ
2,3 にイベントが供給される。

【００２０】最下位（PEと結合している階層）のETU で
は、ETE0-3がイベントを受け取る条件はPE-No とETEO-N
o の0 −２ビット目が一致した場合である。ETEUはプリ
ントフラグONのとき、若しくはプリントフラグOFF で、
かつ2 ビット目の値が不一致の場合である。即ち、自分
自身のクラスタ内のPE以外へのイベントを上位階層に伝
える。

【００２１】最上位のETU ではETE がイベントを受け取
る条件はPE-No の２ビット目がETEアドレスと一致した
ときである。さらに、各ETE の４つの内、ETE0,ETE1 に
ついては、クラスタ2,3 からつながる経路、ETE2, ETE
３についてはクラスタ0,1 からつながる経路は無条件に
イベントを通さないように設定する。

【００２２】16 PE x １の場合図５において、インプットイベントセレクタIES では、
セレクタSEL0は入力0、SEL1は入力１、SEL2は入力１、S
EL3は入力１が選択される。従って、IPO からクラスタ
0,1,2 にイベントが供給される。最下位、即ち、プロセ
ッサエレメントPEと結合している階層、のETU では、ET
E0-3がイベントを受け取る条件はPE-No とETEO-No の0
−３ビット目が一致した場合である。ETEUはプリントフ
ラグONのとき、若しくはプリントフラグOFF で、かつ2
−３ビット目の値が不一致の場合である。

【００２３】最上位のETU ではETE がイベントを受け取
る条件はPE-No の2 −３ビット目がETE アドレスと一致
したときである。以上述べたように、構成を変更したと
きに、各通信ユニットETE でイベントを比較するビット
位置を変更することにより、容易にイベント通信経路を
変更することができる。

【００２４】図４構成の基本動作を以下に説明する。構
成制御プロセッサにより構成が決定された後は、決定さ
れた構成に従って、それぞれの処理単位が独立に動作す
ることができる。ホスト計算機は、まず、それぞれの処
理単位のIFC を通して、シミュレーションモデルデータ
を各プロセッサにローディングする。また、シミュレー
ションモデルへの入力イベントデータをIPにローディン
グする。また、シミュレーションモデル内で観測したい
ゲートに対してトレース指示（図３のイベント参照）す
る。また、停止条件として、シミュレーションの停止時
刻、特定ゲートの監視条件を設定する。

【００２５】その後、IFC に対してシミュレーションス
タート命令を発行すると、シミュレーションが開始さ
れ、停止条件が成立すると、シミュレーションが停止す
る。停止条件は各クラスタの制御プロセッサCPが各クラ
スタ内の条件を監視し、条件が成立した場合、複数のク
ラスタがまとまって動作しているモードでは、代表制御
プロセッサCPに対して通知し、シミュレーションを停止
する。トレース指示したゲートの信号値変化情報は、そ
のゲートが格納されているクラスタ内のOPにETNを経由
して格納される。シミュレーションが終了した後、ホス
ト計算機はOPに格納された信号値変化情報を読み出す。
複数クラスタがまとまって動作するモードでは、OPが各
クラスタ毎に動作するのは、ETN におけるイベント通信
の渋滞を回避するためであり、ホスト計算機に読み出し
たOPの内容はマージして解析を行う。

【００２６】複数クラスタがまとまって動作するモード
においては、モデルのロード及びOPの読出し等のホスト
計算機間の通信を各クラスタにつながるIFC を並列に動
作させることにより、通信の高速化を図ることができ
る。図７は本発明による構成変更のフローチャートであ
り、図８はシミュレーション実行のフローチャートであ
る。ホスト計算機はシミュレーション規模を判断し、ク
ラスタ構成を決定する（Ｓ１）。次に、全クラスタがシ
ミュレーション停止中か否か判定し（Ｓ２）、停止中で
あれば（ＹＥＳ）、シミュレーション構成変更命令を発
行する（Ｓ５）。一方、ステップＳ２において停止中で
なければ（ＮＯ）、シミュレーションが強制終了可能か
否か判定し（Ｓ３）、可能でなければ（ＮＯ）、ステッ
プＳ２に戻り、可能ならば（ＹＥＳ）、全クラスタシミ
ュレーションを強制終了する（Ｓ４）。さらに、シミュ
レーションハードウェアにおいて、構成制御プロセッサ
SPは命令を解読し（Ｓ６）、各プロセッサモードを設定
し（Ｓ７）、構成変更完了通知をホスト計算機に送出す
る。そして、ホスト計算機はシミュレーションを実行す
る（Ｓ８）。

【００２７】図８はシミュレーション実行フローチャー
トである。まず、ホスト計算機において、シミュレーシ
ョンモデルをシミュレーション専用ハードウェアにロー
ドし（Ｓ１）、次に、シミュレーション入力パターンデ
ータをシミュレーション専用ハードウェアにロードする
（Ｓ２）。次に、トレース条件（出力プロセッサに出力
するゲート指定等）を設定し（Ｓ３）、また、シミュレ
ーション停止条件（時刻等）を設定し（Ｓ４）、そし
て、シミュレーション開始命令をシミュレーションハー
ドウェアに設定する（Ｓ５）。次に、専用ハードウェア
において、シミュレーションを実行し（Ｓ６）、そし
て、シミュレーションを停止する（Ｓ７）。そして、ホ
スト計算機はシミュレーション専用ハードウェアからト
レースデータ（出力プロセッサの内容）を読み出す（Ｓ
８）。

【００２８】次に、本発明による論理シミュレーション
装置におけるエラー解析について、以下に説明する。前
述のように、論理シミュレーション装置は、シミュレー
ションアルゴリズムをハードウェア化して処理したり、
実回路をプログラマブルな回路素子上で実現し、実際に
動作を行わせるエミュレーション等の種々のアーキテク
チャにより実現されている。

【００２９】実際にアーキテクチャを実回路としてイン
プリメントを行うに際し、ＲＡＳ（Reliability, Avail
ability and Servicability)回路と呼ばれる回路を組み
込むことは一般に行われている。特にＲＡＭに対するパ
リティ・ECC/LSI ・PCB のテスト容易化のためにスキャ
ン回路等を組み込んだ設計を行うことは、設計の前提条
件となりつつある。

【００３０】このＲＡＳ回路は装置の中でハードウェア
の不具合や素子の劣化によるシステムの信頼性を保証す
るために有効な手段である。これらの意味するところは
装置の信頼性に対する対応措置がとられていることを示
すが、これらの装置のシステム動作・機能、ハードウェ
アにおいてはシミュレーションの信頼性を保証するもの
ではない。

【００３１】ところで、論理シミュレーション装置の専
用ハードウェアにおいて、その動作を完全に保証するた
めには、一般的なＲＡＳ回路だけでなく、その機能に対
する特有の信頼性を検査する機構が必要である。従来
は、システムが実現しようとする機能としての信頼性を
考慮せずに、シミュレーションを構成する各部分のみを
検証する回路を付加することにより、全体の信頼性を保
証している。しかし、システムの個々の部分が正常であ
ることと、全体の機能が正常であることは必ずしも同値
ではない。ここに従来技術における問題がある。

【００３２】例えば、論理シミュレーション装置の機能
の問題として、「イベント抜け」がある。この「イベン
ト抜け」とは、前述のように、論理シミュレーション装
置において、個々の論理素子／ブロックの動作をシミュ
レートし、そのブロックの出力値／内部状態等が変化す
る「信号値変化情報」を「イベント」と称しており、こ
の「イベント」を伝搬させることにより、次の素子／ブ
ロックの「イベント」を評価することにより、論理シミ
ュレーション装置が機能するが、この「イベント」の伝
搬が正常であることを装置として検証することは非常に
困難である。これは、同期型並列計算機において、階層
型の多段通信網を構成する際に生じるデータ抜けであ
り、このデータ抜けをエラーとして検出し難く、さらに
計算機が期待した動作を行っていることを判断すること
も困難である。

【００３３】図９は論理シミュレーション装置のシステ
ム動作系とアクセス動作系の説明図である。図中、１は
ホスト計算機、２は論理シミュレーション装置である。
３ａ−３ｄは論理シミュレーション装置を構成する部分
回路群である。各部分回路間は太線で接続されるシステ
ム動作系と、細線で接続されるアクセス動作系の複数の
動作系で駆動される。システム動作系は各部分回路間の
動作であり、アクセス動作系はホスト計算機からのアク
セス動作である。

【００３４】図１０はシステム内の部分回路の基本構成
図である。４ａ─４ｊは部分回路を構成するレジスタ群
である。図示のように、内部のレジスタはその機能に応
じて、システム動作系又はアクセス動作系の経路を持つ
ように構成される。また、必要に応じて組み込まれてい
るエラー検出のためのＲＡＳ回路の検出結果が、アクセ
ス動作系の信号経路に伝搬されるように構成される（レ
ジスタ４ｊに接続される信号経路）。また、４ｅ，４ｊ
のレジスタのように、複数の動作系によりデータの参
照、設定が可能なように構成されている。

【００３５】図１１は転送データカウンタの基本構成図
である。Ａ−Ｇはシステム内の部分回路であり、各部分
回路間でデータ転送されている。ア〜ソは各データ転送
経路上を通過する有効データをカウントするカウンタで
ある。なお、データの転送方向は矢印により示した方向
にのみ移動しているものとする。この有効データカウン
タを部分回路間を接続するデータ転送経路上に設けるこ
とにより、転送データ抜けを検出することが可能にな
る。

【００３６】ここで、図１１の状態にあるとき、個々の
転送データ抜けは転送路上に存在するカウンタ値を用い
て、以下の２ケースにより全て判定することができる。（１）部分回路間のデータ抜けイ −ア＝部分回路Ａ−Ｅ間のデータ抜けク −キ＝部分回路Ｂのデータ抜け（エ＋オ）−ウ＝部分回路Ｅのデータ抜け（コ＋サ）−ケ＝部分回路Ｆのデータ抜け（ス＋セ）−シ＝部分回路Ｇのデータ抜け（２）部分回路内のデータ転送経路上でのデータ抜けウ −イ＝部分回路Ｅ−Ａ間のデータ抜けケ −ク＝部分回路Ｆ−Ｂ間のデータ抜けソ −シ＝部分回路Ｄ−Ｇ間のデータ抜け（ス＋サ）−ア＝部分回路Ａ−Ｆ，Ｇ間のデータ抜け（オ＋セ）−キ＝部分回路Ｂ−Ｅ，Ｇ間のデータ抜け（エ＋コ）−カ＝部分回路Ｃ−Ｅ，Ｆ間のデータ抜け但し、カウンタの値を取得するタイミングは、一連のデ
ータが転送先に落ち着いた時点が最適である。また、部
分回路内でデータの加工を行う場合、有効データ数の増
減がない場合はその補正が必要である。

【００３７】上記の（１），（２）で表現される式で、
ア〜ソで示されるカウンタ値を当てはめることにより、
データ抜けが発生した場所と、その個数が判断できる。
また、これらの転送データ数はシステムの稼働率等の統
計情報として活用することができる。図１２〜１４はエ
ラー解析システムの一実施例構成図である。図１２はブ
ロック１で、アクセス動作系を制御する部分回路であ
り、図１３はブロック２で、システム内部分回路であ
り、図１４はブロック３で、同様にシステム内の部分回
路である。

【００３８】これらの図中、小ボックス内の“Ｏ”はＯ
Ｒゲート、“Ａ”はＡＮＤゲートである。また、上記の
ＯＲゲート及びＡＮＤゲート以外は全てフリップ・フロ
ップＦＦであるが、５種類のＦＦがある。即ち、アク
セス専用のＦＦには記号ＡＣＣを与え、アクセス／シ
ミュレーション共用のＦＦには記号ＡＣＣ／ＳＩＭを与
え、シミュレーション専用のＦＦには記号ＳＩＭを与
え、シミュレーション系回路エラー用のＦＦには記号
ＳＩＭ−ＥＲＲを与え、データホールド用のＪＫ−Ｆ
Ｆには記号ＡＣＯＮＤ，ＳＣＯＮＤ等が与えられてい
る。

【００３９】また、これらの図中の記号「▽」はアクセ
ス系回路エラー検出回路を示し、記号「▼」はシミュレ
ーション系回路エラー検出回路を示す。このように、こ
れら図中の部分回路はアクセス動作系（図中の記号ＡＣ
Ｃ）と、システム動作系（図中の記号ＳＩＭ）の異なる
２つの動作系の信号が組み込まれている。

【００４０】また、図中のアクセス／シミュレーション
共用ＦＦにおいては、アクセス動作系でもシステム動作
系でも、その値が参照または設定が可能なように構成さ
れているレジスタであり、このようなレジスタを部分回
路内の参照─設定したいレジスタに割り当てれば、アク
セス動作系を利用して、任意のデバイスでデータ参照─
設定が可能となる。実施例では、この共用ＦＦを実現す
るためにはデータ設定時には、ＦＦへの入力に動作系に
よるセレクタを設けることで２つの動作系で値が設定で
きるようになっており、出力に関しては次段のレジスタ
としてシステム動作系のレジスタとアクセス動作系のレ
ジスタの２つが接続される。

【００４１】図１３のブロック２において、各種レジス
タの出力部に必要に応じてエラー検出回路を設け、それ
らをブロック外部からくるエラーと、ブロック内で発生
するエラーと、ＲＡＭに関するエラーの３つのエラーグ
ループに分け、エラーをまとめて表示している（図中
の、EXTERNAL-ERR, INTERNAL-ERR, RAM-ERR)。これによ
りブロック2 におけるエラーの種別を簡単に認識するこ
とが可能になり、交換・修理しなければならないエラー
部分が容易に判断することができる。

【００４２】図１４のブロック３において、エラー信号
を入力として持っており、これらはACOND, SCONDの2 つ
のレジスタへの入力となっている。この２つのレジスタ
はブロック１やブロック２から出力されているエラー信
号のような部分回路のエラー信号を入力としており、そ
の各々の信号をレジスタに保持しているため、この２つ
のレジスタの内容を取得することにより、エラーの発生
したブロックが簡単に認識することができる。また、こ
のような回路をブロック２の中に組み込み、各エラー信
号を各エラー検出回路の検証結果とすることで、エラー
発生場所を特定することができ、さらに、このエラー発
生時にデータを保持するためには、例えばクロックを停
止回路を設けることで、エラーデータを取得することが
できる。

【００４３】図１３のブロック2 において、SBE/SIM-ER
R と表示されたレジスタはブロック２内のある状態を示
している。SBE のレジスタは、このブロック２内でアク
セスするRAM のECC データをチェックし、SBE が発生し
たことを保持する。SIM-ERRのレジスタは、このブロッ
ク２内で発生したエラー情報を保持する。これらのよう
なブロック内の状態を示すレジスタやデータの計数カウ
ントなどを組み込むことにより、種々な情報を取得する
ことができる。

【００４４】図１２のブロック1 において、ADRH,DATH
と称するレジスタを設けることにより、アクセス動作系
内を移動するデータを保持することができる。常時、デ
ータを監視─取得することにより、エラーの存在するデ
ータをDATHのレジスタに保持し、また、アクセス動作系
でデータをアクセスする場合に、そのアクセス場所を特
定するためのアドレスをも同時に保持することで、アク
セス動作系の経路上のエラーを特定することができる。

【００４５】図１５は転送データカウンタの実施例であ
る。本図は図２と対応している。ＰＥはプロセッサエレ
メントであり、システム内の部分回路でもある。各転送
ユニットETEO-3との間で転送されている。ア〜モは各デ
ータ転送経路上を通過する有効データをカウントするカ
ウンタである。なお、データの転送方向は矢印により示
した方向にのみ移動している。ここで、図１５のような
状態にあるとき、個々の転送データ抜けは転送路上に存
在するカウンタの値を用いて、以下の５ケースで全て判
定することができる。

【００４６】（１）転送ユニット内のデータ抜け（イ＋ウ＋エ＋オ）−ア＝転送ユニット０のデータ抜け（キ＋ク＋ケ＋コ）−カ＝転送ユニット１のデータ抜け（シ＋ス＋セ＋ソ）−サ＝転送ユニット２のデータ抜け（チ＋ツ＋テ＋ト）−タ＝転送ユニット３のデータ抜け（ナ＋ニ＋ヌ＋ネ）−ノ＝転送ユニット４のデータ抜け（２）転送ユニットとシステム内の部分回路間のデータ
抜けア−ハ＝転送ユニット０，Ｐ０間のデータ抜けカ−フ＝転送ユニット１，Ｐ１間のデータ抜けサ−ホ＝転送ユニット２，Ｐ２間のデータ抜けタ−ミ＝転送ユニット３，Ｐ３間のデータ抜け（３）システム内の部分回路と転送ユニット間のデータ
抜けヒ−（ケ＋セ＋テ＋ネ）＝Ｐ０，転送ユニット間のデー
タ抜けヘ−（エ＋ス＋ツ＋ヌ）＝Ｐ１，転送ユニット間のデー
タ抜けマ−（ウ＋ク＋チ＋ニ）＝Ｐ２，転送ユニット間のデー
タ抜けム−（イ＋キ＋シ＋ナ）＝Ｐ２，転送ユニット間のデー
タ抜け（４）データ送信元と転送ユニット間のデータ抜けモ−（オ＋コ＋ソ＋ト）＝データ送信元と転送ユニット
間のデータ抜け（５）転送ユニットとデータ受信先間のデータ抜けノ−メ＝転送ユニット，データ受信先間のデータ抜けさらに、（１）図１２〜１４におけるアクセス動作系を利用した
デバイスデータの取得手順を以下に説明する。

【００４７】対象となるデバイス（システム内部分回
路のレジスタ・ＲＡＭ等）を明示するアドレス情報をAD
RS端子より与えると、ブロック１のADR を経由してブロ
ック２内のレジスタ「あ」に到達し、デコードされる。上記で指示されたレジスタ「い」のデータはアクセ
ス動作系の伝送路を使い、レジスタ「う」を経由して、
ブロック１のARB に伝達され、データ端子に対象デバイ
スのデータが表示される。

【００４８】（２）図１２〜１４におけるアクセス動作
系を利用したデバイスデータの設定手順を以下に示す。対象となるデバイス（システム内部分回路のレジスタ
・ＲＡＭ等）を明示するアドレス情報をADRS端子より与
えると、ブロック１のADR を経由してブロック２内のレ
ジスタ「あ」に到達し、デコードされる。

【００４９】設定すべきデータをデータ端子より供給
し、ブロック１のAWB を経由してブロック２のレジスタ
「え」に到達する。上記で指示されたレジスタのパスが開き、レジスタ
「え」のデータがそのパスを流れて対象レジスタに設定
される。（４）図１２〜１４におけるシステム動作系におけるエ
ラー情報の集積手順を以下に示す。

【００５０】任意のレジスタに設定されているＲＡＳ
回路からエラー発見情報ＳＥ１−７を出力する。各ＲＡＳ回路より出力される信号をその箇所別に集め
る。 SIM-ERR レジスタにデータを保持し、かつシステム内
部分回路に供給されているCLK 信号を止める。また、エ
ラー情報をさらに上位のブロック３に伝達する。

【００５１】ブロック３においても同様に複数のブロ
ックからのエラー信号をSCOND に集積し、さらに上位に
伝達するためにエラー端子に伝達する。（４）図１２〜１４におけるアクセス動作系におけるエ
ラー情報の集積手順を以下に示す。任意のレジスタに設定されているＲＡＳ回路からエラ
ー発見情報AE1-3 を出力する。

【００５２】各ＲＡＳ回路より出力される信号をその
箇所別に集める。 SIM-ERR レジスタにデータを保持し、かつシステム内
部分回路に供給されているＣＬＫ信号を止める。また、
エラー情報をさらに上位のブロック３に伝達する。ブロック３においても同様に複数のブロックからのエ
ラー信号をACOND に集積し、さらに上位に伝達するため
にエラー端子に伝達する。

【００５３】

【発明の効果】以上説明したように、本発明によれば、
１つの論理シミュレーション装置をデジタル装置の規模
に応じて構成変更することを可能とし、複数の異なるデ
ジタル装置を、１つの論理シミュレーション装置によっ
てその構成を変更することにより並行にシミュレーショ
ン可能とする効果あり、さらに、エラー解析を容易に可
能とするのでシミュレーション自体の信頼性を向上させ
る効果がある。

【図面の簡単な説明】

【図１】本発明の基本構成図である。

【図２】図１のイベント通信ネットワークの実施例構成
図である。

【図３】イベント形式の一例である。

【図４】本発明の一実施例構成図である。

【図５】インプットイベントセレクタの一実施例構成図
である。

【図６】イベント形式の他の例である。

【図７】本発明による構成変更のフローチャートであ
る。

【図８】シミュレーション実行のフローチャートであ
る。

【図９】論理シミュレーション装置におけるシステム動
作系とアクセス動作系の説明図である。

【図１０】システム内の部分回路の基本構成図である。

【図１１】転送データカウンタの基本構成図である。

【図１２】エラー解析システムの一実施例構成図（その
１）である。

【図１３】エラー解析システムの一実施例構成図（その
２）である。

【図１４】エラー解析システムの一実施例構成図（その
３）である。

【図１５】転送データカウンタの実施例である。

【符号の説明】ＩＰ…入力プロセッサＯＰ…出力プロセッサＰＥ…プロセッサＣＰ…制御プロセッサＩＦＣ…インターフェースコントローラＥＴＵ，ＥＴＮ…ネットワークＣ１─Ｃ４…クラスタＨ１，Ｈ２…ホスト計算機ＳＰ…構成制御プロセッサＩＥＳ…インプットイベントセレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐々木敏英神奈川県川崎市中原区上小田中1015番地富士通オートメーション株式会社内 (72)発明者塚本尋志神奈川県川崎市中原区上小田中1015番地富士通オートメーション株式会社内 (72)発明者矢島道則神奈川県川崎市中原区上小田中1015番地富士通オートメーション株式会社内 (72)発明者小松裕成神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (56)参考文献特開平４−113470（ＪＰ，Ａ) 特開平１−61754（ＪＰ，Ａ) 特開昭62−219137（ＪＰ，Ａ) 特開平２−12361（ＪＰ，Ａ) 特開平２−204854（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/22 - 11/277 G06F 15/16 - 15/177

Claims

(57)【特許請求の範囲】

【請求項１】論理シミュレーション装置であって、複数のプロセッサエレメント(PE)と、該複数のプロセッ
サエレメント間を接続し、これら複数のプロセッサエレ
メント間のデータ通信を行うネットワーク(ETN) を少な
くとも有し、データ処理の最小構成単位を構成するクラ
スタを複数個備え、前記複数のクラスタ間を接続し、これら複数のクラスタ
間のデータ通信を行う上位ネットワーク(ETN) を備え、かつ、前記複数のクラスタに接続されるホスト計算機を
備え、該ホスト計算機からの制御に基づいて、各クラスタが独
立に処理単位を構成して動作することも、複数のクラス
タが結合し複数の処理単位を構成して独立に動作するこ
とも、全てのクラスタが結合して１つの処理単位を構成
して動作することも可能とするように、クラスタの接続
構成を変更し得ることを特徴とする論理シミュレーショ
ン装置。
【請求項２】前記複数のクラスタの各々は、一つの制
御プロセッサ(CP)と、一つの入力プロセッサ(IP)と、前
記ホスト計算機と１対１にチャネル接続されデータ通信
を行う一つのインターフェースコントローラ(IFC) と、
複数のプロセッサエレメント(PE)と、一つの出力プロセ
ッサ(OP)と、前記入力プロセッサと出力プロセッサ及び
前記複数のプロセッサエレメントの間に接続され、これ
らの間のデータ通信を行うネットワーク(ETN) から構成
される請求項１に記載の論理シミュレーション装置。
【請求項３】前記ホスト計算機のチャネルに接続さ
れ、該ホスト計算機からの指令に基づき構成を変更する
ため選択指令を発生する構成制御プロセッサ(SP)をさら
に備える請求項１に記載の論理シミュレーション装置。
【請求項４】各プロセッサエレメント(PE)には通し番
号が与えられており、該プロセッサエレメント間のデー
タ通信は、送り先のプロセッサ番号＋データで構成され
るイベントをネットワーク(ETN) を通してやりとりする
ことにより実現する請求項１に記載の論理シミュレーシ
ョン装置。
【請求項５】前記ネットワーク(ETN) は、最下位層が
複数のプロセッサであり、かつ２の巾乗個の下位階層間
のデータ通信を行うネットワークユニット(ETU) が階層
的に接続されて構成されており、各階層のネットワークは、下位階層及び上位階層にイベ
ントを与えるか否かを判断するに際して、各ネットワー
ク毎に予め設定された番号と、通過するイベントのプロ
セッサ番号を比較することにより判断するようになって
おり、さらにクラスタ構成を変更する場合には各階層の
ネットワークに対し、比較方法の変更を行うことにより
イベントの通信経路を変更するようにしたことを特徴と
する請求項１に記載の論理シミュレーション装置。
【請求項６】前記入力プロセッサ(IP)は、インプット
イベントセレクタ(IES) を通してネットワーク(ETN) に
結合されており、前記構成制御プロセッサ(SP)からの選
択指示に基づき、前記インプットイベントセレクタによ
りクラスタ構成の切り換えを行い、各クラスタが個々に動作するときは、各入力プロセッサ
からそれぞれのクラスタにイベントを入力し、複数のク
ラスタが結合して動作するときは、一つの入力プロセッ
サからイベントを供給する請求項２又は３に記載の論理
シミュレーション装置。
【請求項７】各クラスタ毎の出力プロセッサ(OP)は、
自己クラスタ内でシミュレーションされる被シミュレー
ション回路上の予め指定された信号について、該信号の
変化情報をイベントとしてプロセッサからネットワーク
を経由して格納し、シミュレーションの実行後、各クラスタが独立に動作す
るときは、それぞれのクラスタから独立にホスト計算機
がその内容を読出して編集し、複数クラスタが結合して動作するときは、1 つのホスト
計算機が各クラスタのメモリ(TRM) から内容を読出し、
これらをマージして編集するようにした請求項１又は２
に記載の論理シミュレーション装置。
【請求項８】各クラスタの制御プロセッサ(CP)は、自
己クラスタ内でシミュレーションされる被シミュレーシ
ョン回路上の予め指定された信号を常に監視し、値が予
め指定した値に変化したことを検出するゲート監視回路
を備え、それぞれのクラスタが独立に動作しているときは、各ク
ラスタ内での監視条件が成立したとき、そのクラスタを
含む処理単位のシミュレーションを停止させ、複数クラスタが結合して動作しているときは、これらの
ゲート監視回路のいずれか１つでも条件が成立したと
き、前記制御プロセッサに通知し、直ちにシミュレーシ
ョンを停止するようにした請求項１又は２に記載の論理
シミュレーション装置。
【請求項９】前記ホスト計算機から前記論理シミュレ
ーション装置内の構成要素へのアクセスを可能にするた
め、各構成要素にはそれぞれ異なったシステムアドレス
番号が与えられ、かつシステムアドレスの特定のビット
がクラスタの番号を表しており、アクセス時は該システムアドレスを指定することによ
り、構成要素を区別してアクセスし、クラスタ構成を変更する場合、インターフェースコント
ローラはシステムアドレスのクラスタ番号部の値を構成
に従い変換することにより、全ての構成において先頭と
なるアドレスが一定の相対アドレス指定が可能となり、その結果、ホスト計算機はどのクラスタを使用している
かを意識せずにアクセスできるようにした請求項１又は
２に記載の論理シミュレーション装置。
【請求項１０】複数のクラスタを結合して１台の論理
シミュレーション装置として動作させる場合、ホスト計
算機との通信は各クラスタが並行して行うことを可能と
し、その結果データ転送時間を短縮するようにした請求
項１に記載の論理シミュレーション装置。
【請求項１１】前記構成制御プロセッサ(SP)は、各ク
ラスタのインターフェースコントローラ(IFC) と常に通
信を行って現在他のクラスタがどのような状態かを把握
し、前記ホスト計算機からの問合せに対し、他の処理単
位がシミュレーション中か否か等のステータスを返答
し、また、前記ホスト計算機からの指示により、全処理単位
のシミュレーションが終了した後に構成を変更し、さらに、前記ホスト計算機からの指示により、強制的に
全処理単位のシミュレーションを終了させ構成を変更す
るように動作する請求項３に記載の論理シミュレーショ
ン装置。
【請求項１２】シミュレーション機能そのものを実現
するシステム動作系と、被シミュレーション回路をシス
テム上において構成するアクセス動作系からなり、各々
異なる動作を行う二重化構造を持つ請求項１に記載の論
理シミュレーション装置。
【請求項１３】前記アクセス動作系を利用することに
より、前記システム動作系の任意のデバイス及び回路状
態を取得し、かつ設定可能とした請求項１２に記載の論
理シミュレーション装置。
【請求項１４】システムを構成する個々の部分回路に
おける動作が正常であるか否かを検証するＲＡＳ回路
と、検証結果を保存するレジスタと、個々の部分回路の
エラーを特定する手段とをさらに備えた請求項１２に記
載の論理シミュレーション装置。
【請求項１５】個々の部分回路の特性及び機能にグル
ープ分けを行い、部分回路の検証結果をこのグループ毎
にまとめて情報として保存するレジスタを設け、これに
よりエラー種別を容易に判別し識別可能する請求項１４
に記載の論理シミュレーション装置。
【請求項１６】前記システム動作系において、前記部
分回路にて処理を行ったデータ数等を計数する手段と、
部分回路の現在の処理内容を示す動作状況及び状態を保
持するレジスタをさらに設けた請求項１４に記載の論理
シミュレーション装置。
【請求項１７】前記アクセス動作系において、該アク
セス動作系内を遷移するデータを保持するレジスタを設
け、該レジスタの内容を異なるタイミングにて取得し設
定する請求項１４に記載の論理シミュレーション装置。
【請求項１８】前記システム動作系及びアクセス動作
系内を遷移するデータに、当該データが有効であること
を示すフラグを設け、遷移される有効データが必ずその
送出部以外のただ一個所にて受け取られる構成におい
て、データの送出及び受信部にて有効フラグをカウント
する計数手段をさらに設けた請求項１４に記載の論理シ
ミュレーション装置。
【請求項１９】前記システム動作系において設定また
は計数したデータを前記アクセス動作系により取得し、
システム動作系の構成に従ったデータの整合性を検査す
るシステムをさらに備える請求項１４に記載の論理シミ
ュレーション装置。