JPS62150181A - 大規模集積回路の試験方式 - Google Patents
大規模集積回路の試験方式Info
- Publication number
- JPS62150181A JPS62150181A JP60291702A JP29170285A JPS62150181A JP S62150181 A JPS62150181 A JP S62150181A JP 60291702 A JP60291702 A JP 60291702A JP 29170285 A JP29170285 A JP 29170285A JP S62150181 A JPS62150181 A JP S62150181A
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- JP
- Japan
- Prior art keywords
- test
- section
- bus
- functional blocks
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- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
同一チップ上の複数の機能ブロックに対し、各別に初期
値をセットし、その後の内部状態をテスト結果パターン
圧縮部において圧縮し、判定する大規模集積回路の試験
方式である。
値をセットし、その後の内部状態をテスト結果パターン
圧縮部において圧縮し、判定する大規模集積回路の試験
方式である。
［産業上の利用分野］
本発明は大規模集積回路（以下本明細書においてＬＳＩ
と略記する）について、テストパターンを入力した結果
とシミュレーションによって得られた期待値とを比較す
ることにより行う試験方式に関する。
と略記する）について、テストパターンを入力した結果
とシミュレーションによって得られた期待値とを比較す
ることにより行う試験方式に関する。
［従来の技術〕
ＬＳＩについて製作後にその動作状態を試験する場合、
第３図に示すようにテストパターン発生部を使用してい
た。第３図において、１はテストパターン発生部、２は
被試験ＬＳＩ、３はシミュレーション部、４は結果判定
部を示す。このとき被試験ＬＳＩ２の入力端子に所定の
テストパターンを発生部１から入力する。テストパター
ンは同時にシミュレーション部３に入力され、被試験Ｌ
Ｓ１２と同様なシミュレーション結果が得られるように
処理される。被試験ＬＳＩ２の出力とシミュレーション
部３の出力とを結果判定部４において比較判定する。即
ちＬＳＩ２が良品であれば、シミュレーション部３の出
力と一致する筈であるから、両出力を比較して一致する
か否かで、ＬＳＩの良否を判定することができる。
第３図に示すようにテストパターン発生部を使用してい
た。第３図において、１はテストパターン発生部、２は
被試験ＬＳＩ、３はシミュレーション部、４は結果判定
部を示す。このとき被試験ＬＳＩ２の入力端子に所定の
テストパターンを発生部１から入力する。テストパター
ンは同時にシミュレーション部３に入力され、被試験Ｌ
Ｓ１２と同様なシミュレーション結果が得られるように
処理される。被試験ＬＳＩ２の出力とシミュレーション
部３の出力とを結果判定部４において比較判定する。即
ちＬＳＩ２が良品であれば、シミュレーション部３の出
力と一致する筈であるから、両出力を比較して一致する
か否かで、ＬＳＩの良否を判定することができる。
［発明が解決しようとする問題点］
第３図におけるＬＳＩ２はその集積度が上がるにつれ試
験工数も当然増大して行った。またＬＳＩ２の内部構成
としてフリップフロップを含まないときは、比較的に容
易に試験を行うことができる。
験工数も当然増大して行った。またＬＳＩ２の内部構成
としてフリップフロップを含まないときは、比較的に容
易に試験を行うことができる。
しかし、フリップフコツブを含む順序回路が構成されて
いるときは、テストパターンを複数入力するとそのパタ
ーン入力順序によってフリップフロップの動作状態が変
化するから、試験結果の判定が困難となった。
いるときは、テストパターンを複数入力するとそのパタ
ーン入力順序によってフリップフロップの動作状態が変
化するから、試験結果の判定が困難となった。
フリップフロップについてそのすべてをシフトレジスタ
として動作させるようにモード切換部を具備し、最初の
段に入力するシリアルパターン入力でセットし、それに
対する出力を調べる試みがなされるようになった。しか
し集積度の上がったすべてのＬＳＩに対しモート切換を
一斉に行うことと、試験後に正常動作が可能となるよう
に戻すための回路構成は複雑であり、且つ段数が多大と
なるため試験の工数も極めて多大となった。
として動作させるようにモード切換部を具備し、最初の
段に入力するシリアルパターン入力でセットし、それに
対する出力を調べる試みがなされるようになった。しか
し集積度の上がったすべてのＬＳＩに対しモート切換を
一斉に行うことと、試験後に正常動作が可能となるよう
に戻すための回路構成は複雑であり、且つ段数が多大と
なるため試験の工数も極めて多大となった。
本発明の目的は集積度の上がった被試験ＬＳＩについて
、複数の機能プロ・７りに分割し、データバス、アドレ
スバスにより各機能ブロックに所定の接続を行い、各機
能ブロックに対し試験用資源を共用するようにしたＬＳ
Ｉの試験方式を提供することにある。
、複数の機能プロ・７りに分割し、データバス、アドレ
スバスにより各機能ブロックに所定の接続を行い、各機
能ブロックに対し試験用資源を共用するようにしたＬＳ
Ｉの試験方式を提供することにある。
［問題点を解決するための手段］
第１図は本発明の基本構成を示すブロック図である。被
試験ＬＳＩ２として複数の機能ブロック２１．２２−・
・２ｎで構成するものを試験するため、本発明において
は各機能ブロックの所定のフリップフロップと接続され
るアドレスバス３１、データバス３２を設けているから
、前記データバス３２で示される値によりフリップフロ
ップは初期値と所定の状態に設定可能に構成されている
。第１図において、５はテスト結果パターン圧縮部を示
し、アドレスバス３工、データバス３２と所定の接続が
されている。ＬＳＩ２についてテストパターンによる試
験済データはテストパターン圧縮部５から取出し、シミ
ュレーション部３の結果と比較判定する。
試験ＬＳＩ２として複数の機能ブロック２１．２２−・
・２ｎで構成するものを試験するため、本発明において
は各機能ブロックの所定のフリップフロップと接続され
るアドレスバス３１、データバス３２を設けているから
、前記データバス３２で示される値によりフリップフロ
ップは初期値と所定の状態に設定可能に構成されている
。第１図において、５はテスト結果パターン圧縮部を示
し、アドレスバス３工、データバス３２と所定の接続が
されている。ＬＳＩ２についてテストパターンによる試
験済データはテストパターン圧縮部５から取出し、シミ
ュレーション部３の結果と比較判定する。
［作用コ
被試験ＬＳＩ２のうちでテストパターン発生部１からア
ドレスバス３１により指定した機能ブロックに対して、
データバス３２を介してテストパターンを入力させ、当
該機能ブロック内フリップフロップをセットする。この
とき各機能ブロック内のフリップフロップはデータバス
と接続可能になっているから、テスト結果パターン圧縮
部５は更に所定の機能ブロックに対しデータバスを介し
て初期状態としてテストパターンを送出しその結果を受
取る。次にその機能ブロックをテストモードに切換えて
クロックを送出する。テストパターン圧縮部５は所定の
フリップフロップに書込みデータを送り、出力を受は取
る。所定の個数だけクロックを送ったときのフリップフ
ロ・ノブ出力をパターン圧縮部５で圧縮した結果につい
て最終的にシミュレーション結果と比較判定する。
ドレスバス３１により指定した機能ブロックに対して、
データバス３２を介してテストパターンを入力させ、当
該機能ブロック内フリップフロップをセットする。この
とき各機能ブロック内のフリップフロップはデータバス
と接続可能になっているから、テスト結果パターン圧縮
部５は更に所定の機能ブロックに対しデータバスを介し
て初期状態としてテストパターンを送出しその結果を受
取る。次にその機能ブロックをテストモードに切換えて
クロックを送出する。テストパターン圧縮部５は所定の
フリップフロップに書込みデータを送り、出力を受は取
る。所定の個数だけクロックを送ったときのフリップフ
ロ・ノブ出力をパターン圧縮部５で圧縮した結果につい
て最終的にシミュレーション結果と比較判定する。
［実施例コ
第２図は本発明の実施例として機能プロ・ツク内のフリ
ップフロップ周辺回路を示す図である。第２図において
６０はＤ型フリップフロ・ノブ、６１はチップセレクト
線Ｃ８，６２は読出し指示線ＲＤ、６３はデータビット
線ＤＢｉ、６４は書込みデータ信号線Ｄ、６５は書込み
指示線ＷＤ、６６はクロック線ＣＫ、６７は試験指示線
ＴＥＳＴ、６８はゲート、６９はトライステート素子を
示す。
ップフロップ周辺回路を示す図である。第２図において
６０はＤ型フリップフロ・ノブ、６１はチップセレクト
線Ｃ８，６２は読出し指示線ＲＤ、６３はデータビット
線ＤＢｉ、６４は書込みデータ信号線Ｄ、６５は書込み
指示線ＷＤ、６６はクロック線ＣＫ、６７は試験指示線
ＴＥＳＴ、６８はゲート、６９はトライステート素子を
示す。
チップセレクｌ［６ｔｃｓはアドレスバス線で選択され
、読出し線６２ＲＤ〜試験指示線６７ＴＥＳＴはデータ
バス線により選択指示される。そして試験指示′ＩＦｆ
Ａ６７ＴＥＳＴはＤ型フリ・ノブフロ・ノブ６０に対す
る入力を、書込みデータ信号綿６４Ｄ側と、クロック線
６６ＣＫ側とに切換える。試験指示線６７ＴＥＳＴがテ
ストモードでない通常のモードのとき“０”レベルとさ
れ、クロ・ツク線６６を受入れる。テストモードの場合
は試験指示線６７を“１”とし書込みデータ線６４Ｄを
受入れるモードに切換えられる。チップセレクト線６１
Ｃ３が所定アドレスのとき“１”となるから、データビ
ット線６３ＤＢｉと書込みデータ信号線６４ＷＴとによ
り、フリップフロップ６０の状態をデータバスについて
所定のｉ番目に書込み、１クロツク経過後の次のｉ番目
に状態読出しを行って、１クロツタを印加し次の状態と
する。これらを繰返しながら、各データが順次にテスト
結果パターン圧縮部５に送られるから、そこで比較判定
される。次の機能ブロックについて試験を行って、同一
チップ上のものをすべて試験する。
、読出し線６２ＲＤ〜試験指示線６７ＴＥＳＴはデータ
バス線により選択指示される。そして試験指示′ＩＦｆ
Ａ６７ＴＥＳＴはＤ型フリ・ノブフロ・ノブ６０に対す
る入力を、書込みデータ信号綿６４Ｄ側と、クロック線
６６ＣＫ側とに切換える。試験指示線６７ＴＥＳＴがテ
ストモードでない通常のモードのとき“０”レベルとさ
れ、クロ・ツク線６６を受入れる。テストモードの場合
は試験指示線６７を“１”とし書込みデータ線６４Ｄを
受入れるモードに切換えられる。チップセレクト線６１
Ｃ３が所定アドレスのとき“１”となるから、データビ
ット線６３ＤＢｉと書込みデータ信号線６４ＷＴとによ
り、フリップフロップ６０の状態をデータバスについて
所定のｉ番目に書込み、１クロツク経過後の次のｉ番目
に状態読出しを行って、１クロツタを印加し次の状態と
する。これらを繰返しながら、各データが順次にテスト
結果パターン圧縮部５に送られるから、そこで比較判定
される。次の機能ブロックについて試験を行って、同一
チップ上のものをすべて試験する。
またテスト結果パターン圧縮部については、例えば公知
の線型シストレジスタＬＦＳＲを使用してパターンデー
タを圧縮する。またマイクロコンピュータのような簡易
な制御機構を具備し、アドレスバス・データバスについ
て信号授受を適切に実行する。
の線型シストレジスタＬＦＳＲを使用してパターンデー
タを圧縮する。またマイクロコンピュータのような簡易
な制御機構を具備し、アドレスバス・データバスについ
て信号授受を適切に実行する。
［発明の効果］
このようにして本発明によると、集積回路の各機能ブロ
ックをデータバスと接続してテスト結果パターン圧縮部
を共有していまから、機能ブロックとテスト結果パター
ン圧縮部との間のインタフェースが節約され、冗長度が
低くなる効果を存する。
ックをデータバスと接続してテスト結果パターン圧縮部
を共有していまから、機能ブロックとテスト結果パター
ン圧縮部との間のインタフェースが節約され、冗長度が
低くなる効果を存する。
フリップフロップとしてカウンタ・シストレジスタなど
を構成するとき、本来パラレルデータの入出力インタフ
ェースを有しているから、それらについてデータバスと
接続して試験を行うことは、接続構成上の変化を与える
ことが極めて少なく、テストモードと通常のモードとの
切換えが容易である。また通常モードの動作に与える影
響が殆ど゛ない。データバスにより情報読出しを行うか
らデータ量が比較的多く、機能ブロック内の障害個所を
容易に発見することができる効果を有する。
を構成するとき、本来パラレルデータの入出力インタフ
ェースを有しているから、それらについてデータバスと
接続して試験を行うことは、接続構成上の変化を与える
ことが極めて少なく、テストモードと通常のモードとの
切換えが容易である。また通常モードの動作に与える影
響が殆ど゛ない。データバスにより情報読出しを行うか
らデータ量が比較的多く、機能ブロック内の障害個所を
容易に発見することができる効果を有する。
第１図は本発明の基本構成を示すブロック図、第２図は
本発明の実施例として機能ブロック内のフリップフロッ
プ周辺回路を示す図、 第３図はＬＳＩ試験方式を説明するための図である。 ■−・テストパターン発生部 ２−被試験ＬＳＩ ３− シミュレーション部 ４−・−結果判定部 ５−テスト結果パターン圧縮部 ２１、 ２２−・・２ ｎ−機能ブ０７り３１−アドレ
スバス ３２−データバス ６０−Ｄ型フリソプフロフプ 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 第２図 第３図
本発明の実施例として機能ブロック内のフリップフロッ
プ周辺回路を示す図、 第３図はＬＳＩ試験方式を説明するための図である。 ■−・テストパターン発生部 ２−被試験ＬＳＩ ３− シミュレーション部 ４−・−結果判定部 ５−テスト結果パターン圧縮部 ２１、 ２２−・・２ ｎ−機能ブ０７り３１−アドレ
スバス ３２−データバス ６０−Ｄ型フリソプフロフプ 特許出願人 富士通株式会社 代 理 人 弁理士 鈴木栄祐 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 同一チップに複数の機能ブロックとして分割できる部分
を有する大規模集積回路の試験方式において、 各機能ブロック（２１）（２２）・・・・・とテスト結
果パターン圧縮部（５）とを、テストパターン発生部（
１）に対しアドレスバス（３１）・データバス（３２）
により接続し、前記機能ブロック（２１）（２２）・・
・・・は内部に設けたフリップフロップ（６０）の値を
該データバス（３２）で示される値により設定可能に構
成され、 機能ブロック毎に初期値セット後の内部状態をテスト結
果パターン圧縮部（５）に圧縮し、圧縮後の結果に基づ
き大規模集積回路全体の良否判定を行うこと を特徴とする大規模集積回路の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291702A JPS62150181A (ja) | 1985-12-24 | 1985-12-24 | 大規模集積回路の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60291702A JPS62150181A (ja) | 1985-12-24 | 1985-12-24 | 大規模集積回路の試験方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150181A true JPS62150181A (ja) | 1987-07-04 |
Family
ID=17772292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60291702A Pending JPS62150181A (ja) | 1985-12-24 | 1985-12-24 | 大規模集積回路の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09166644A (ja) * | 1995-12-18 | 1997-06-24 | Nec Corp | 半導体集積回路 |
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
-
1985
- 1985-12-24 JP JP60291702A patent/JPS62150181A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09166644A (ja) * | 1995-12-18 | 1997-06-24 | Nec Corp | 半導体集積回路 |
| JP2009129368A (ja) * | 2007-11-27 | 2009-06-11 | Ricoh Co Ltd | 半導体集積回路の検証装置、方法及びプログラム |
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