JPH0731225B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0731225B2 JPH0731225B2 JP58151058A JP15105883A JPH0731225B2 JP H0731225 B2 JPH0731225 B2 JP H0731225B2 JP 58151058 A JP58151058 A JP 58151058A JP 15105883 A JP15105883 A JP 15105883A JP H0731225 B2 JPH0731225 B2 JP H0731225B2
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- JP
- Japan
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- test
- normal
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- output
- logic block
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は機能テストを容易にできる半導体集積回路装置
に関し、特にCPU、ゲートアレイ等の大規模なデイジタ
ル集積回路に使用されるものである。
に関し、特にCPU、ゲートアレイ等の大規模なデイジタ
ル集積回路に使用されるものである。
従来、半導体集積回路（IC）の機能テストは、設計され
たIC全体を対象にしたテストプログラムをICごとに作成
し、それを実行することによつて行つていた。しかし、
この方式によると、ICごとにIC全体を対象にしたテスト
プログラムを作成することになるので、多大な労力が必
要になつていた。
たIC全体を対象にしたテストプログラムをICごとに作成
し、それを実行することによつて行つていた。しかし、
この方式によると、ICごとにIC全体を対象にしたテスト
プログラムを作成することになるので、多大な労力が必
要になつていた。
そこで、近年はテスト容易化に関する回路技術として、
スキヤンデザイン法、チツプ内組み込みテスト回路法な
どが用いられている。ここで、スキヤンデザイン法と
は、論理回路内部の全てのフリツプフロツプの論理値を
外部から直接に制御、観測しやすくするために、これら
全てのフリツプフロツプをシフトレジスタが構成される
ように接続することにより、フリツプフロツプを含む論
理回路を組合せ回路の集合体として扱えるようにする回
路技術である。また、チツプ内組み込み回路法とは、IC
チツプ内にテストパターン発生器と評価回路を設けて、
これによつて機能をテストできるようにする回路技術で
ある。
スキヤンデザイン法、チツプ内組み込みテスト回路法な
どが用いられている。ここで、スキヤンデザイン法と
は、論理回路内部の全てのフリツプフロツプの論理値を
外部から直接に制御、観測しやすくするために、これら
全てのフリツプフロツプをシフトレジスタが構成される
ように接続することにより、フリツプフロツプを含む論
理回路を組合せ回路の集合体として扱えるようにする回
路技術である。また、チツプ内組み込み回路法とは、IC
チツプ内にテストパターン発生器と評価回路を設けて、
これによつて機能をテストできるようにする回路技術で
ある。
しかし、上記のスキヤンデザイン法によると、IC内部に
フリツプフロツプ以外のRAM、レジスタ等があると有効
に対抗できず、また回路が大規模になるとテストパター
ンを自動発生する場合、これに要する計算機時間（マシ
ンタイム）が膨大になるという欠点がある。また、ICチ
ツプ内組み込みテスト回路法によると、回路の冗長度が
非常に大きくなり、テストパターン発生器および評価回
路の設計に多大の労力を要するという欠点がある。
フリツプフロツプ以外のRAM、レジスタ等があると有効
に対抗できず、また回路が大規模になるとテストパター
ンを自動発生する場合、これに要する計算機時間（マシ
ンタイム）が膨大になるという欠点がある。また、ICチ
ツプ内組み込みテスト回路法によると、回路の冗長度が
非常に大きくなり、テストパターン発生器および評価回
路の設計に多大の労力を要するという欠点がある。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、IC内部にRAM、レジスタ等があるか否かにか
かわりなくテストパターンの自動発生を比較的容易に行
うことができ、かつ回路の冗長度をあまり増大させるこ
とのない半導体集積回路装置を提供することを目的とす
る。
たもので、IC内部にRAM、レジスタ等があるか否かにか
かわりなくテストパターンの自動発生を比較的容易に行
うことができ、かつ回路の冗長度をあまり増大させるこ
とのない半導体集積回路装置を提供することを目的とす
る。
上記目的を実現するため本発明は、半導体集積回路の内
部に規格化された機能の明白な機能論理ブロツクを独立
にテストする手段と、この機能論理ブロツクを他の回路
部分から論理的に無関係にする手段と、機能論理ブロツ
ク以外の回路部分（複合論理回路）を独立にテストする
手段とを備えた半導体集積回路装置を提供するものであ
る。
部に規格化された機能の明白な機能論理ブロツクを独立
にテストする手段と、この機能論理ブロツクを他の回路
部分から論理的に無関係にする手段と、機能論理ブロツ
ク以外の回路部分（複合論理回路）を独立にテストする
手段とを備えた半導体集積回路装置を提供するものであ
る。
以下、添付図面を参照して本発明の一実施例を説明す
る。第１図は同実施例のブロツク図である。半導体集積
回路装置１にはすでに機能が明白なメモリ、演算機等の
如く規格化された複数の機能論理ブロツクを含むスーパ
ーマクロ21,22,…,2nが設けられており、またスーパー
マクロ21,22,…,2nと組み合さつて機能する複合論理回
路3a,3bが設けられている。通常入力ピン４から入力さ
れた通常入力（テストではなく回路に通常の動作をさせ
るときの入力）は複合論理回路3aおよび各スーパーマク
ロ通常入力ピン51,52,…,5nを介して各スーパーマクロ2
1,22,…,2nに与えられる。各スーパーマクロ21,22,…,2
nはそれぞれ入力を処理し、各スーパーマクロ通常出力
ピン61,62,…6nおよび複合論理回路3bを介して通常出力
ピン７から通常出力を外部に出力する。
る。第１図は同実施例のブロツク図である。半導体集積
回路装置１にはすでに機能が明白なメモリ、演算機等の
如く規格化された複数の機能論理ブロツクを含むスーパ
ーマクロ21,22,…,2nが設けられており、またスーパー
マクロ21,22,…,2nと組み合さつて機能する複合論理回
路3a,3bが設けられている。通常入力ピン４から入力さ
れた通常入力（テストではなく回路に通常の動作をさせ
るときの入力）は複合論理回路3aおよび各スーパーマク
ロ通常入力ピン51,52,…,5nを介して各スーパーマクロ2
1,22,…,2nに与えられる。各スーパーマクロ21,22,…,2
nはそれぞれ入力を処理し、各スーパーマクロ通常出力
ピン61,62,…6nおよび複合論理回路3bを介して通常出力
ピン７から通常出力を外部に出力する。
スーパーマクロ21,22,…,2mの機能テストのためのテス
ト入力はテスト入力ピン８からシリアルに入力され、シ
フトレジスタ９でパラレルデータに変換されて各スーパ
ーマクロテスト入力ピン101,102,…,10nおよび各スーパ
ーマクロアドレス入力ピン111,112,…,11nから各スーパ
ーマクロ21,22,…,2nに与えられる。そして、スーパー
マクロ21,22,…,2nのテスト出力はスーパーマクロ出力
ピン12を介してシフトレジスタ13に与えられ、ここでシ
リアルデータに変換されてテスト出力ピン14から外部に
出力される。なお、各スーパーマクロ21,22,…,2nの動
作モードを設定するためのモード設定入力は、モード設
定入力ピン15から与えられる。
ト入力はテスト入力ピン８からシリアルに入力され、シ
フトレジスタ９でパラレルデータに変換されて各スーパ
ーマクロテスト入力ピン101,102,…,10nおよび各スーパ
ーマクロアドレス入力ピン111,112,…,11nから各スーパ
ーマクロ21,22,…,2nに与えられる。そして、スーパー
マクロ21,22,…,2nのテスト出力はスーパーマクロ出力
ピン12を介してシフトレジスタ13に与えられ、ここでシ
リアルデータに変換されてテスト出力ピン14から外部に
出力される。なお、各スーパーマクロ21,22,…,2nの動
作モードを設定するためのモード設定入力は、モード設
定入力ピン15から与えられる。
第１図に示す装置は下記の第1,第2,第３のモードで動作
する。
する。
第１のモード（通常機能モード）ではICは本来の機能を
有する。
有する。
第２のモード（スーパーマクロテストモード）では、IC
はスーパーマクロ21,22,…,2nを個々にテストできる状
態となる。第２図はこのときの第１図に示す装置の内部
状態を説明するブロツク図で、第１図と同一要素は同一
符号で示してある。図示の如く、スーパーマクロテスト
入力およびスーパーマクロアドレス入力は複合論理回路
をパスして各スーパーマクロ21,22,…,2nに与えられ
る。
はスーパーマクロ21,22,…,2nを個々にテストできる状
態となる。第２図はこのときの第１図に示す装置の内部
状態を説明するブロツク図で、第１図と同一要素は同一
符号で示してある。図示の如く、スーパーマクロテスト
入力およびスーパーマクロアドレス入力は複合論理回路
をパスして各スーパーマクロ21,22,…,2nに与えられ
る。
なお、各スーパーマクロ21,22,…,2nは、入力から出力
への論理回路を外部からの制御によつてパスする機能
（論理回路パス機能）、およびスーパーマクロごとの単
一アドレスを認識する機能を有している。第３図はこの
論理回路パス機能を説明する回路図で、第１図および第
２図と同一要素は同一符号で示してある。スーパーマク
ロ通常入力ピン５およびテスト入力ピン10から入力され
た通常入力、テスト入力は、それぞれAND回路G11〜G1n,
G21〜G2nおよびOR回路G31〜G3nからなる論理回路を介し
て機能論理ブロック（メモリ、ALUなど）101に与えられ
る。そして機能論理ブロツク101の出力はそれぞれAND回
路G41〜G4n,G51〜G5nおよびOR回路G61〜G6nからなる論
理回路を介してスーパーマクロ通常出力ピン６およびテ
スト出力ピン12に出力される。なお、OR回路G31〜G3nの
出力は機能論理ブロツク101をパスしてAND回路G41〜G4n
にも与えられており、スーパーマクロアドレス入力ピン
11から与えられたアドレス入力は、アドレスデコーダ10
2およびAND回路G101を介してトライステートバツフアG
71〜G7nのイネーブル入力に与えられる。
への論理回路を外部からの制御によつてパスする機能
（論理回路パス機能）、およびスーパーマクロごとの単
一アドレスを認識する機能を有している。第３図はこの
論理回路パス機能を説明する回路図で、第１図および第
２図と同一要素は同一符号で示してある。スーパーマク
ロ通常入力ピン５およびテスト入力ピン10から入力され
た通常入力、テスト入力は、それぞれAND回路G11〜G1n,
G21〜G2nおよびOR回路G31〜G3nからなる論理回路を介し
て機能論理ブロック（メモリ、ALUなど）101に与えられ
る。そして機能論理ブロツク101の出力はそれぞれAND回
路G41〜G4n,G51〜G5nおよびOR回路G61〜G6nからなる論
理回路を介してスーパーマクロ通常出力ピン６およびテ
スト出力ピン12に出力される。なお、OR回路G31〜G3nの
出力は機能論理ブロツク101をパスしてAND回路G41〜G4n
にも与えられており、スーパーマクロアドレス入力ピン
11から与えられたアドレス入力は、アドレスデコーダ10
2およびAND回路G101を介してトライステートバツフアG
71〜G7nのイネーブル入力に与えられる。
第３図に示す回路のモードの切換えは、モード設定入力
ピン151,152,153にモード設定信号を与えることにより
行う。すなわちモード設定入力ピン151のみがハイレベ
ル（以下“H"という）になると、AND回路G51〜G5nが開
かれて機能論理ブロツク101の通常出力が外部に出力さ
れる（前記第１のモード）。
ピン151,152,153にモード設定信号を与えることにより
行う。すなわちモード設定入力ピン151のみがハイレベ
ル（以下“H"という）になると、AND回路G51〜G5nが開
かれて機能論理ブロツク101の通常出力が外部に出力さ
れる（前記第１のモード）。
モード設定入力ピン152のみが“H"になると、AND回路G
11〜G1nは閉になつてAND回路G21〜G2nは開になるので、
機能論理ブロツクにはテスト入力が与えられる。また、
AND回路G51〜G5nは開になつているので、結局機能論理
ブロツク101のテスト出力が外部に出力されることにな
る（前記第２のモード）。
11〜G1nは閉になつてAND回路G21〜G2nは開になるので、
機能論理ブロツクにはテスト入力が与えられる。また、
AND回路G51〜G5nは開になつているので、結局機能論理
ブロツク101のテスト出力が外部に出力されることにな
る（前記第２のモード）。
モード設定入力ピン153のみが“H"になると、AND回路G
41〜G4nのみが開になる。そのため、機能論理ブロツク1
01をパスした信号が外部に出力され、論理回路パスとし
て機能する（後記第３のモード）。
41〜G4nのみが開になる。そのため、機能論理ブロツク1
01をパスした信号が外部に出力され、論理回路パスとし
て機能する（後記第３のモード）。
第３のモード（レストロジツクテストモード）では、上
記の如く論理回路パス機能によつて、スーパーマクロ
21,22,…,2n以外の残りの回路のみからなる論理回路
（レストロジツク）がICの内部に形成される。第４図は
そのときの回路の機能を説明するブロツク図で、第１図
乃至第３図と同一要素は同一符号で示してある。図示の
如く複合論理回路3aから与えられた入力は、そのままス
ーパーマクロ21,22,…,2nをパスして複合論理回路3bに
与えられる。
記の如く論理回路パス機能によつて、スーパーマクロ
21,22,…,2n以外の残りの回路のみからなる論理回路
（レストロジツク）がICの内部に形成される。第４図は
そのときの回路の機能を説明するブロツク図で、第１図
乃至第３図と同一要素は同一符号で示してある。図示の
如く複合論理回路3aから与えられた入力は、そのままス
ーパーマクロ21,22,…,2nをパスして複合論理回路3bに
与えられる。
次に、第１図乃至第４図に示す実施例の機能のテストを
説明する。まず、第３図のモードでのレストロジツク部
分のテストパターンをあらかじめ用意する。次に、第２
のモードにおいて、すでに規格化され準備されているス
ーパーマクロのテストパターンによつて個々のスーパー
マクロの機能テストを行う。その後、モード３の状態で
スーパーマクロ以外の回路部分の機能テストを行い、必
要に応じてモード１で全体の回路の機能テストを行う。
説明する。まず、第３図のモードでのレストロジツク部
分のテストパターンをあらかじめ用意する。次に、第２
のモードにおいて、すでに規格化され準備されているス
ーパーマクロのテストパターンによつて個々のスーパー
マクロの機能テストを行う。その後、モード３の状態で
スーパーマクロ以外の回路部分の機能テストを行い、必
要に応じてモード１で全体の回路の機能テストを行う。
なお、上記実施例では、テスト用の入出力ピンの削減の
ため、スーパーマクロテストデータの入出力およびスー
パーマクロアドレスデータの入力はシフトレジスタを介
して行つているが、ピン数に余裕のあるときは直接に入
出力するようにしてもよい。その際には、機能テストだ
けでなくACテスト（動作速度に関するテスト）もスーパ
ーマクロごとに行うことが可能である。
ため、スーパーマクロテストデータの入出力およびスー
パーマクロアドレスデータの入力はシフトレジスタを介
して行つているが、ピン数に余裕のあるときは直接に入
出力するようにしてもよい。その際には、機能テストだ
けでなくACテスト（動作速度に関するテスト）もスーパ
ーマクロごとに行うことが可能である。
上記の如く本発明によれば、機能の明白な機能論理ブロ
ツク（スーパーマクロ）を独立にテストする手段と、ス
ーパーマクロを他の回路（複合論理回路）から論理的に
無関係にする（論理回路パス機能）手段と、複合論理回
路を独立にテストする手段とを備えたので、IC内部にRA
M、レジスタ等がある場合でもテストパターンの自動発
生を容易に行うことができる。また、スーパーマクロを
独立にテストできるので、テストパターンの作成はスー
パーマクロの設計時に一度だけ行えばよいことになり、
テストパターン作成に要する労力を著しく軽減でき、回
路の冗長度を増すということもない。さらに、スーパー
マクロを論理的にパスさせることができるので、複合論
理回路のみのテストパターンの自動発生を行うことがで
きるので、自動発生に必要な計算時間の大幅な減少が実
現できる。
ツク（スーパーマクロ）を独立にテストする手段と、ス
ーパーマクロを他の回路（複合論理回路）から論理的に
無関係にする（論理回路パス機能）手段と、複合論理回
路を独立にテストする手段とを備えたので、IC内部にRA
M、レジスタ等がある場合でもテストパターンの自動発
生を容易に行うことができる。また、スーパーマクロを
独立にテストできるので、テストパターンの作成はスー
パーマクロの設計時に一度だけ行えばよいことになり、
テストパターン作成に要する労力を著しく軽減でき、回
路の冗長度を増すということもない。さらに、スーパー
マクロを論理的にパスさせることができるので、複合論
理回路のみのテストパターンの自動発生を行うことがで
きるので、自動発生に必要な計算時間の大幅な減少が実
現できる。
第１図は本発明の一実施例のブロツク図、第２図は第１
図に示す装置のスーパーマクロテストモードのときの内
部状態を説明するブロツク図、第３図は第１図および第
２図に示す実施例の論理回路パス機能を説明する図、第
４図は第１図に示す装置のレストロジツクテストモード
のときの内部状態を説明する図である。 １……半導体集積回路装置、４……通常入力ピン、51〜
5n……スーパーマクロ通常入力ピン、61〜6n……スーパ
ーマウロ通常出力ピン、７……通常出力ピン、８……テ
スト入力ピン、101〜10n……スーパーマクロアドレス入
力ピン、12……スーパーマクロ出力ピン、14……テスト
出力ピン、15……設定入力ピン。
図に示す装置のスーパーマクロテストモードのときの内
部状態を説明するブロツク図、第３図は第１図および第
２図に示す実施例の論理回路パス機能を説明する図、第
４図は第１図に示す装置のレストロジツクテストモード
のときの内部状態を説明する図である。 １……半導体集積回路装置、４……通常入力ピン、51〜
5n……スーパーマクロ通常入力ピン、61〜6n……スーパ
ーマウロ通常出力ピン、７……通常出力ピン、８……テ
スト入力ピン、101〜10n……スーパーマクロアドレス入
力ピン、12……スーパーマクロ出力ピン、14……テスト
出力ピン、15……設定入力ピン。
Claims (2)
- 【請求項１】機能的に独立な規格化された機能論理ブロ
ックと、この機能論理ブロックに通常入力を入力するた
めの通常入力端子と、前記通常入力が入力されたときの
前記機能論理ブロックの出力を出力するため通常出力端
子と、テストパターンデータが入力されるテスト入力端
子と、前記テストパターンデータが入力されたときの前
記機能論理ブロックの出力を出力するためのテスト出力
端子とを各々が有する複数のスパーマクロと、 これらのスーパーマクロと組合さって機能する複合論理
回路部分と、 外部から直列に入力される前記テストパターンデータを
並列に変換して前記スーパーマクロの前記テスト入力端
子に送出するシフトレジスタを有しているテストデータ
入力手段と、 各スーパーマクロ毎に設けられ、外部から入力される制
御信号に応じて、 前記通常入力端子および通常出力端子を選択して前記通
常入力端子からの信号を前記機能論理ブロックに送出す
るとともにこの機能論理ブロックの出力を前記通常出力
端子に送出する第１のモードと、 前記テスト入力端子およびテスト出力端子を選択して前
テスト入力端子からの信号を前記機能論理ブロックに送
出するとともにこの機能論理ブロックの出力を前記テス
ト出力端子に送出する第２のモードと、 前記通常入力端子および通常出力端子を選択して前記通
常入力端子からの信号を前記通常出力端子に送出する第
３のモードと、 のうちのいずれかのモードを選択する選択手段と、 を備え、前記第３のモードが選択されることにより前記
複合論理回路部分が個別にテストされることを特徴とす
る半導体集積回路装置。 - 【請求項２】前記スーパーマクロの前記テスト出力端子
から送出される個別テスト出力を並列から直列に変換し
て外部に出力するシフトレジスタを更に備えたことを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151058A JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151058A JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6042665A JPS6042665A (ja) | 1985-03-06 |
| JPH0731225B2 true JPH0731225B2 (ja) | 1995-04-10 |
Family
ID=15510373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151058A Expired - Lifetime JPH0731225B2 (ja) | 1983-08-19 | 1983-08-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0731225B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233780A (ja) * | 1986-04-03 | 1987-10-14 | Hitachi Ltd | 大規模論理回路およびそのテスト方法 |
| JPS62240873A (ja) * | 1986-04-14 | 1987-10-21 | Toshiba Corp | テスト容易化回路 |
| FR2605112B1 (fr) * | 1986-10-10 | 1989-04-07 | Thomson Csf | Dispositif et procede de generation de vecteurs de test et procede de test pour circuit integre |
| JP2643585B2 (ja) * | 1990-11-05 | 1997-08-20 | 日本電気株式会社 | 集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513818A (en) * | 1978-07-14 | 1980-01-31 | Hitachi Ltd | Testing method |
| JPS5682466A (en) * | 1979-12-11 | 1981-07-06 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Integrated logic chip device |
-
1983
- 1983-08-19 JP JP58151058A patent/JPH0731225B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6042665A (ja) | 1985-03-06 |
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