JPH0432349B2 - - Google Patents
Info
- Publication number
- JPH0432349B2 JPH0432349B2 JP57027424A JP2742482A JPH0432349B2 JP H0432349 B2 JPH0432349 B2 JP H0432349B2 JP 57027424 A JP57027424 A JP 57027424A JP 2742482 A JP2742482 A JP 2742482A JP H0432349 B2 JPH0432349 B2 JP H0432349B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- lsi
- logic
- switch
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 description 10
- 238000012360 testing method Methods 0.000 description 9
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 4
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 101100075513 Oryza sativa subsp. japonica LSI3 gene Proteins 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は診断用の回路を内蔵した論理回路に関
する。
する。
大規模論理回路の診断性向上のために、既存の
回路にスキヤン・パスを付加し、複雑・大規模な
回路を単純・小規模な回路に分割する方法が従来
用いられてきた。このような例としては、LSSD
（Level Sensitive Scan Desing）方式やランダ
ム・スキヤン方式があげられる。これらのスキヤ
ン方式では、スキヤン・パスを利用することによ
り、分割された部分回路に容易に入力信号をセツ
ト（スキヤン・イン）し、また出力信号を容易に
取り出す（スキヤン・アウト）ことを目的として
いるが、いくつかの問題点を含んでいる。
回路にスキヤン・パスを付加し、複雑・大規模な
回路を単純・小規模な回路に分割する方法が従来
用いられてきた。このような例としては、LSSD
（Level Sensitive Scan Desing）方式やランダ
ム・スキヤン方式があげられる。これらのスキヤ
ン方式では、スキヤン・パスを利用することによ
り、分割された部分回路に容易に入力信号をセツ
ト（スキヤン・イン）し、また出力信号を容易に
取り出す（スキヤン・アウト）ことを目的として
いるが、いくつかの問題点を含んでいる。
(1) スキヤン・パスのために金物量が増加する。
(2) スキヤン・イン／アウトの機能が正常に実行
されることを保証するために、ラツチ間のクロ
ツク制御に工夫を要する。
されることを保証するために、ラツチ間のクロ
ツク制御に工夫を要する。
(3) テスト実行時にスキヤン・イン／アウトのた
めに時間がかかる。
めに時間がかかる。
特に(2)については、複数のクロツクを用いて
回路的により複雑な対策を講じるか、または設
計者が同相転送とならないように回路を設計し
なければならず、スキヤン方式の避けがたい欠
点となつている。
回路的により複雑な対策を講じるか、または設
計者が同相転送とならないように回路を設計し
なければならず、スキヤン方式の避けがたい欠
点となつている。
本発明の目的は、上述のようなスキヤン方式を
用いずに、部分回路制御、観測を容易化し、診断
性を向上させることにより、前述の問題点(2)と(3)
を解決する論理回路を提供することにある。
用いずに、部分回路制御、観測を容易化し、診断
性を向上させることにより、前述の問題点(2)と(3)
を解決する論理回路を提供することにある。
すなわち、論理回路をある基準で分割し、部分
回路単位にアドレスづけする。各部分回路にスイ
ツチ機能とバイパスを組み込み、制御信号に応じ
て、回路本来の動作をするモード（通常モード）
と途中の論理をバイパスするモード（スルー・モ
ード）を選択可能とする。被診断部分回路のみ通
常モード、それ以外の部分回路をスルー・モード
で動作させることにより、被診断部分回路の制
御、観測を容易に可能としている。
回路単位にアドレスづけする。各部分回路にスイ
ツチ機能とバイパスを組み込み、制御信号に応じ
て、回路本来の動作をするモード（通常モード）
と途中の論理をバイパスするモード（スルー・モ
ード）を選択可能とする。被診断部分回路のみ通
常モード、それ以外の部分回路をスルー・モード
で動作させることにより、被診断部分回路の制
御、観測を容易に可能としている。
以下、本発明の一実施例を第１図〜第４図を用
いて説明する。
いて説明する。
第１図は回路全体の構成を示している。ここで
は例として、LSIから構成されているパツケージ
を考える。つまり、１はパツケージを２〜４は
LSIを表わしている。６はLSI選択のためのアド
レスを格納するためのレジスタであり、制御ピン
５より値をセツトできる。７はデコーダであり、
指定されたアドレスに応じて、信号線８〜１０を
介してLSI２〜４が選択される。１１〜２０はパ
ツケージの入力エツジ・ピン、３１〜４０は出力
エツジ・ピンである。５〜１０が診断性向上のた
めに付加された論理である。
は例として、LSIから構成されているパツケージ
を考える。つまり、１はパツケージを２〜４は
LSIを表わしている。６はLSI選択のためのアド
レスを格納するためのレジスタであり、制御ピン
５より値をセツトできる。７はデコーダであり、
指定されたアドレスに応じて、信号線８〜１０を
介してLSI２〜４が選択される。１１〜２０はパ
ツケージの入力エツジ・ピン、３１〜４０は出力
エツジ・ピンである。５〜１０が診断性向上のた
めに付加された論理である。
第２図はLSIの構成を示す一例であり、第１図
中のLSI３を示している。入力エツジ・ピンの５
３，５４と出力エツジ・ピン７１，７２と論理ブ
ロツク３′が従来のLSI構成部であり、それ以外
の部分が診断性向上のために付加されている。制
御ピン５２は信号線９につながつている。出力エ
ツジ・ピン７１の直前にあるSWG８３は論理ブ
ロツク３′の出力信号６０か、入力エツジ・ピン
５３より論理ブロツク３′をバイパスしてきた信
号８１のいずれかを制御信号９に応じて選択する
機能を有するスイツチ・ゲートである。同様に出
力エツジ・ピン７２の直前にあるSWG８４は論
理ブロツク３′の出力信号６１か、入力エツジ・
ピン５４より論理ブロツク３′をバイパスしてき
た信号８２のいずれから制御信号９に応じて選択
する機能を有するスイツチ・ゲートである。
中のLSI３を示している。入力エツジ・ピンの５
３，５４と出力エツジ・ピン７１，７２と論理ブ
ロツク３′が従来のLSI構成部であり、それ以外
の部分が診断性向上のために付加されている。制
御ピン５２は信号線９につながつている。出力エ
ツジ・ピン７１の直前にあるSWG８３は論理ブ
ロツク３′の出力信号６０か、入力エツジ・ピン
５３より論理ブロツク３′をバイパスしてきた信
号８１のいずれかを制御信号９に応じて選択する
機能を有するスイツチ・ゲートである。同様に出
力エツジ・ピン７２の直前にあるSWG８４は論
理ブロツク３′の出力信号６１か、入力エツジ・
ピン５４より論理ブロツク３′をバイパスしてき
た信号８２のいずれから制御信号９に応じて選択
する機能を有するスイツチ・ゲートである。
第３図にスイツチ・ゲート（SWG）の詳細を
示した。制御線９の信号が１か０に応じて、出力
線６０またはバイパス線８１のいずれかの信号が
選択されて、線７１に出力される。
示した。制御線９の信号が１か０に応じて、出力
線６０またはバイパス線８１のいずれかの信号が
選択されて、線７１に出力される。
このような付加論理を有するLSIでは制御信号
が１のときは従来論理と全く同様の動作をし（こ
れを通常モードと呼ぶ）、制御信号が０のときは
LSI内の論理を動作させることなく容易に入力側
の信号を出力側に伝えることが可能（これをスル
ー・モードと呼ぶ）である。
が１のときは従来論理と全く同様の動作をし（こ
れを通常モードと呼ぶ）、制御信号が０のときは
LSI内の論理を動作させることなく容易に入力側
の信号を出力側に伝えることが可能（これをスル
ー・モードと呼ぶ）である。
第２図に示した例では入力エツジ・ピンの数と
出力エツジ・ピンの数が等しい。入力エツジ・ピ
ンの数が多い場合には第４図に示したようにスイ
ツチ・ゲート９４の直前で複数のバイパス信号の
論理和をとる。逆に、出力エツジ・ピンの数が多
い場合には第５図に示したようにスイツチ・ゲー
ト９４の直前でバイパス信号を分岐させ複数のス
イツチ・ゲート９４とつなぐ（第４図、５図とも
付加論理のみ示した）。
出力エツジ・ピンの数が等しい。入力エツジ・ピ
ンの数が多い場合には第４図に示したようにスイ
ツチ・ゲート９４の直前で複数のバイパス信号の
論理和をとる。逆に、出力エツジ・ピンの数が多
い場合には第５図に示したようにスイツチ・ゲー
ト９４の直前でバイパス信号を分岐させ複数のス
イツチ・ゲート９４とつなぐ（第４図、５図とも
付加論理のみ示した）。
以上、スイツチ・ゲートを用いた例を示した
が、スイツチ・ゲートのデイレイが回路動作に悪
影響を及ぼすような場合にはこの方法を用いれな
い。
が、スイツチ・ゲートのデイレイが回路動作に悪
影響を及ぼすような場合にはこの方法を用いれな
い。
以下にこの問題点解決のためにスイツチ・ラツ
チを用いる方法を説明する。第６図はLSI３に対
して、スイツチ・ゲートの代りにスイツチ・ラツ
チ８５と８６を用いた例である。従来のLSI論理
はL2′とL3″の２つの部分に分割されている。こ
の分割は以下のようにしてなされる。出力エツ
ジ・ピン７１と７２より、入力エツジ側にラツチ
あるいは入力エツジにつきあたるまで逆トレース
する。このようにして切り出された部分回路にお
いて、ラツチをスイツチ・ラツチ（SWL）で置
きかえた残りの論理ブロツク（組合せ回路）が
L2″である。つまり、この例ではL2″は２つのス
イツチ・ラツチ８５，８６と出力エツジ・７１，
７２で囲まれた部分回路である。スイツチ・ラツ
チ８５は論理ブロツクL2′を経由してきた信号６
２〜６５によつて通常のラツチ動作をするか、入
力エツジ・ピン５３により論理ブロツクL2′をバ
イパスしてきた信号８１によつてセツト／リセツ
ト動作のみ行うかを制御信号９に応じて選択する
機能がある。スイツチ・ラツチ８６も同様の動作
をする。
チを用いる方法を説明する。第６図はLSI３に対
して、スイツチ・ゲートの代りにスイツチ・ラツ
チ８５と８６を用いた例である。従来のLSI論理
はL2′とL3″の２つの部分に分割されている。こ
の分割は以下のようにしてなされる。出力エツ
ジ・ピン７１と７２より、入力エツジ側にラツチ
あるいは入力エツジにつきあたるまで逆トレース
する。このようにして切り出された部分回路にお
いて、ラツチをスイツチ・ラツチ（SWL）で置
きかえた残りの論理ブロツク（組合せ回路）が
L2″である。つまり、この例ではL2″は２つのス
イツチ・ラツチ８５，８６と出力エツジ・７１，
７２で囲まれた部分回路である。スイツチ・ラツ
チ８５は論理ブロツクL2′を経由してきた信号６
２〜６５によつて通常のラツチ動作をするか、入
力エツジ・ピン５３により論理ブロツクL2′をバ
イパスしてきた信号８１によつてセツト／リセツ
ト動作のみ行うかを制御信号９に応じて選択する
機能がある。スイツチ・ラツチ８６も同様の動作
をする。
第７図にスイツチ・ラツチ８５の詳細を示し
た。１１４はセツト／リセツト優先のＤタイプの
フリツプ・フロツプである。入力線６２はトリガ
信号Ｔを、６３はデータ信号Ｄを与える。スイツ
チ・ゲート１１２と１１３は制御線９の信号が１
か０かに応じて、入力線６４上のリセツト信号Ｒ
と６５上のセツト信号Ｓとの組か、線８１上のバ
イパス信号とインバータ１２５によるその反転信
号との組かを選択し、それぞれ信号線１２３と１
２４に出力する。つまり、通常モード（制御線９
が１）ではスイツチ・ラツチ８５はラツチ１１４
そのものとして動作し、スルー・モード（制御線
９が０）ではセツト／リセツト動作のみ行い、バ
イパス線８１の信号とその反転信号が線１２１，
１２２に出力される。診断性向上のために従来の
ラツチ以外に付加された回路は、スイツチ・ゲー
ト１１２，１１３とインバータ１２５と信号線
９，８１である。
た。１１４はセツト／リセツト優先のＤタイプの
フリツプ・フロツプである。入力線６２はトリガ
信号Ｔを、６３はデータ信号Ｄを与える。スイツ
チ・ゲート１１２と１１３は制御線９の信号が１
か０かに応じて、入力線６４上のリセツト信号Ｒ
と６５上のセツト信号Ｓとの組か、線８１上のバ
イパス信号とインバータ１２５によるその反転信
号との組かを選択し、それぞれ信号線１２３と１
２４に出力する。つまり、通常モード（制御線９
が１）ではスイツチ・ラツチ８５はラツチ１１４
そのものとして動作し、スルー・モード（制御線
９が０）ではセツト／リセツト動作のみ行い、バ
イパス線８１の信号とその反転信号が線１２１，
１２２に出力される。診断性向上のために従来の
ラツチ以外に付加された回路は、スイツチ・ゲー
ト１１２，１１３とインバータ１２５と信号線
９，８１である。
このような付加論理を有するLSIでは制御信号
が１のとき（通常モード）は従来論理と全く同様
の動作をし、制御信号が０のとき（スルー・モー
ド）はLSI内の大部分の論理（ブロツクL2′）を
動作させることなく、容易に入力側の信号を出力
側に伝えることができる。
が１のとき（通常モード）は従来論理と全く同様
の動作をし、制御信号が０のとき（スルー・モー
ド）はLSI内の大部分の論理（ブロツクL2′）を
動作させることなく、容易に入力側の信号を出力
側に伝えることができる。
次に第１図を用いて、本発明の一実施例の動作
概要を説明する。ここで、パツケージ中に含まれ
るLSI２〜４に対して、アドレス１〜３を各々割
り当てる。まず、制御ピン５より、いずれのLSI
も選択しないように“00”のパタンをレジスタ６
にセツトする。このときデコーダ７を介して、制
御線８〜１０はすべて“０”となり、つまりすべ
てのLSIはスルー状態となる。このような状態の
もとでパツケージ基板、LSIの入出力エツジ・ピ
ンの接合部、LSI内のバイパス線、スイツチ論理
に関連する故障を検査することができる。このた
めのテスト・パタン生成においては、LSIの論理
ブロツクを対象とする必要はなく、バイパス線と
スイツチ・ゲート、スイツチ・ラツチと組合せ回
路L2″のみを考慮すればよく、作成が容易であ
る。
概要を説明する。ここで、パツケージ中に含まれ
るLSI２〜４に対して、アドレス１〜３を各々割
り当てる。まず、制御ピン５より、いずれのLSI
も選択しないように“00”のパタンをレジスタ６
にセツトする。このときデコーダ７を介して、制
御線８〜１０はすべて“０”となり、つまりすべ
てのLSIはスルー状態となる。このような状態の
もとでパツケージ基板、LSIの入出力エツジ・ピ
ンの接合部、LSI内のバイパス線、スイツチ論理
に関連する故障を検査することができる。このた
めのテスト・パタン生成においては、LSIの論理
ブロツクを対象とする必要はなく、バイパス線と
スイツチ・ゲート、スイツチ・ラツチと組合せ回
路L2″のみを考慮すればよく、作成が容易であ
る。
LSI内部に故障がないことを前もつて保証でき
る場合はこれで、このパツケージの検査を終了で
きるが、そうでない場合には順次各LSIの診断を
行う。まず、LSI２診断を行うために、制御ピン
５より、“01”のパタンをレジスタ６にセツトす
る。このときデコーダ７により制御線８は“１”，
９と１０は“０”となる。つまり、LSI２のみ通
常モード、LSI３，４はスルー・モードとなり
LSI２の内部の故障を検査することができる。こ
のためのテスト・パタン生成においては、LSI２
の論理ブロツクのあとはLSI３と４のバイパス信
号とスイツチ・ゲートあるいは、LSI３又は４に
スイツチラツチを用いる場合は、そのラツチおよ
びそのLSIの出力エツジとスイツチ・ラツチの間
にある組合せ回路とがLSI２の後段につながつて
いるものとしてLSI２のテストパターンを決めれ
ばよく、LSI２単体に対するパタン生成とあまり
かわらない処理時間でほぼ同等の検出率を有する
パタンの生成が容易に可能となる。同様に制御ピ
ン５よりアドレスをセツトし直すことによりLSI
３，４に対しても検査をすることができる。この
場合もテスト・パタン生成はスルー・モードとな
つた他のLSIを通して制御、観測が容易であり、
LSI単体でのパタン生成と同程度の処理時間を検
出率が可能である。
る場合はこれで、このパツケージの検査を終了で
きるが、そうでない場合には順次各LSIの診断を
行う。まず、LSI２診断を行うために、制御ピン
５より、“01”のパタンをレジスタ６にセツトす
る。このときデコーダ７により制御線８は“１”，
９と１０は“０”となる。つまり、LSI２のみ通
常モード、LSI３，４はスルー・モードとなり
LSI２の内部の故障を検査することができる。こ
のためのテスト・パタン生成においては、LSI２
の論理ブロツクのあとはLSI３と４のバイパス信
号とスイツチ・ゲートあるいは、LSI３又は４に
スイツチラツチを用いる場合は、そのラツチおよ
びそのLSIの出力エツジとスイツチ・ラツチの間
にある組合せ回路とがLSI２の後段につながつて
いるものとしてLSI２のテストパターンを決めれ
ばよく、LSI２単体に対するパタン生成とあまり
かわらない処理時間でほぼ同等の検出率を有する
パタンの生成が容易に可能となる。同様に制御ピ
ン５よりアドレスをセツトし直すことによりLSI
３，４に対しても検査をすることができる。この
場合もテスト・パタン生成はスルー・モードとな
つた他のLSIを通して制御、観測が容易であり、
LSI単体でのパタン生成と同程度の処理時間を検
出率が可能である。
以上、説明したように本発明であるバイパス方
式では従来のスキヤン方式で必要となる、テスト
ごとにパタンを部分回路にセツト（スキヤン・イ
ン）し、その後１クロツク進めて部分回路の出力
をラツチし、その値を取り出す（スキヤン・アウ
ト）という動作を必要としない。このため、スキ
ヤンイン／アウトの機能が正常に実行されること
を保証するためのラツチ間のクロツク制御を考慮
する必要がない。また、テストごとのスキヤン・
イン、アウトガ不要であるのでテスト時間も短縮
できる。
式では従来のスキヤン方式で必要となる、テスト
ごとにパタンを部分回路にセツト（スキヤン・イ
ン）し、その後１クロツク進めて部分回路の出力
をラツチし、その値を取り出す（スキヤン・アウ
ト）という動作を必要としない。このため、スキ
ヤンイン／アウトの機能が正常に実行されること
を保証するためのラツチ間のクロツク制御を考慮
する必要がない。また、テストごとのスキヤン・
イン、アウトガ不要であるのでテスト時間も短縮
できる。
以上で本発明をその一実施例により具体的に説
明したが、本発明はこの実施例に現定されること
なく例えば次のような場合にも適用できる。(1)対
象回路の故障はパツケージ、LSIに限らず上下に
拡張できる。例えばLSI内をさらにブロツクに分
割し、ブロツク単位で選択することもできる。こ
のときLSI内にレジスタやデコーダが必要とな
る。(2)通常モードを選択する際の対象は１つの部
分回路に限定せずに、複数についても同時に行う
ことができる。このとき、必要に応じてレジスタ
とデコーダの構成を変更する必要がある。
明したが、本発明はこの実施例に現定されること
なく例えば次のような場合にも適用できる。(1)対
象回路の故障はパツケージ、LSIに限らず上下に
拡張できる。例えばLSI内をさらにブロツクに分
割し、ブロツク単位で選択することもできる。こ
のときLSI内にレジスタやデコーダが必要とな
る。(2)通常モードを選択する際の対象は１つの部
分回路に限定せずに、複数についても同時に行う
ことができる。このとき、必要に応じてレジスタ
とデコーダの構成を変更する必要がある。
以上で本発明の構成および動作について説明し
たが、本発明の効果はスキヤン・イン／アウトを
用いずにバイパス機能を用いることにより診断性
の向上が可能であり、スキヤン方式に伴うクロツ
ク制御の複雑さを回避できると共に、テスト時間
を減少できる効果がある。
たが、本発明の効果はスキヤン・イン／アウトを
用いずにバイパス機能を用いることにより診断性
の向上が可能であり、スキヤン方式に伴うクロツ
ク制御の複雑さを回避できると共に、テスト時間
を減少できる効果がある。
第１図は本発明による診断容易な論理回路の一
実施例を示す構成図で、第２図と第６図は第１図
に含まれる部分回路の構成を示し、第３図は第２
図で用いられるスイツチ・ゲートの構成をそれぞ
れ示している。第７図は第６図で用いられるスイ
ツチ・ラツチの構成を示している。第４図と第５
図は入力エツジと出力エツジ間のバイパス線のつ
なぎ方を示している。 １……パツケージ、２〜４……LSI、６……レ
ジスタ、７……デコーダ、８１〜８２……バイパ
ス、８３，８４，１１２，１１３……スイツチ・
ゲート、８３，８６……スイツチ・ラツチ、５，
５２……制御ピン、１１〜２０……入力エツジ・
ピン、３１〜４０……出力エツジ・ピン。
実施例を示す構成図で、第２図と第６図は第１図
に含まれる部分回路の構成を示し、第３図は第２
図で用いられるスイツチ・ゲートの構成をそれぞ
れ示している。第７図は第６図で用いられるスイ
ツチ・ラツチの構成を示している。第４図と第５
図は入力エツジと出力エツジ間のバイパス線のつ
なぎ方を示している。 １……パツケージ、２〜４……LSI、６……レ
ジスタ、７……デコーダ、８１〜８２……バイパ
ス、８３，８４，１１２，１１３……スイツチ・
ゲート、８３，８６……スイツチ・ラツチ、５，
５２……制御ピン、１１〜２０……入力エツジ・
ピン、３１〜４０……出力エツジ・ピン。
Claims (1)
- １ 互いに接続された複数個の部分回路と、外部
からの信号に従つてそれぞれの前記部分回路を通
常モード又はスルー・モードのいずれかに設定す
る選択回路とからなり、前記部分回路は、通常モ
ードでは前段論理からの信号を、スルー・モード
では前段論理をバイパスしてきた信号を切り替え
るスイツチ回路と、通常モードでは前段論理から
の信号のラツチ動作を行ない、スルー・モードで
は前段論理をバイパスしてきた信号によりセツト
又はリセツト動作を行なうラツチとを備えた診断
用回路つき論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027424A JPS58145233A (ja) | 1982-02-24 | 1982-02-24 | 診断用回路つき論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57027424A JPS58145233A (ja) | 1982-02-24 | 1982-02-24 | 診断用回路つき論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58145233A JPS58145233A (ja) | 1983-08-30 |
| JPH0432349B2 true JPH0432349B2 (ja) | 1992-05-29 |
Family
ID=12220719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57027424A Granted JPS58145233A (ja) | 1982-02-24 | 1982-02-24 | 診断用回路つき論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145233A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61262856A (ja) * | 1985-05-16 | 1986-11-20 | Nec Corp | 試験回路 |
| JPH0650475B2 (ja) * | 1987-05-06 | 1994-06-29 | 日本電気株式会社 | 半導体集積回路 |
| JP2543119B2 (ja) * | 1988-02-05 | 1996-10-16 | 松下電器産業株式会社 | 論理回路のテスト方法 |
| JP3117096B2 (ja) * | 1992-01-30 | 2000-12-11 | 富士通株式会社 | マイクロプロセッサ |
| JP2008292400A (ja) * | 2007-05-28 | 2008-12-04 | Sharp Corp | アナログコア及びディジタルコア混載ｌｓｉテスト回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513818A (en) * | 1978-07-14 | 1980-01-31 | Hitachi Ltd | Testing method |
| JPS573152A (en) * | 1980-06-09 | 1982-01-08 | Hitachi Ltd | Information processing device |
-
1982
- 1982-02-24 JP JP57027424A patent/JPS58145233A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5513818A (en) * | 1978-07-14 | 1980-01-31 | Hitachi Ltd | Testing method |
| JPS573152A (en) * | 1980-06-09 | 1982-01-08 | Hitachi Ltd | Information processing device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58145233A (ja) | 1983-08-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6249893B1 (en) | Method and structure for testing embedded cores based system-on-a-chip | |
| US5570375A (en) | IEEE Std. 1149.1 boundary scan circuit capable of built-in self-testing | |
| US7624321B2 (en) | IEEE 1149.1 and P1500 test interfaces combined circuits and processes | |
| US20050005217A1 (en) | Test standard interfaces and architectures | |
| JPH10123223A (ja) | 集積回路のテスト用クロック発生方法および回路 | |
| JPH0396879A (ja) | 集積回路装置のテスト方法及び該方法でテストするのに好適な集積回路装置 | |
| JPH0374796B2 (ja) | ||
| JPH05281308A (ja) | 論理集積回路 | |
| JPH0432349B2 (ja) | ||
| US20020188904A1 (en) | Efficiency of fault simulation by logic backtracking | |
| JP5022110B2 (ja) | 半導体集積回路 | |
| JPS60239836A (ja) | 論理回路の故障診断方式 | |
| Josephson et al. | Test methodology for the McKinley processor | |
| JPH0763821A (ja) | テスト回路 | |
| JPH05180911A (ja) | Ｊｔａｇアーキテクチャのための回路 | |
| JP2001507809A (ja) | コアのテスト制御 | |
| Bushard et al. | DFT of the Cell Processor and its Impact on EDA Test Softwar | |
| JPH06160489A (ja) | バウンダリスキャン内部テスト方式 | |
| JP4610919B2 (ja) | 半導体集積回路装置 | |
| JPH0731225B2 (ja) | 半導体集積回路装置 | |
| JPS59211146A (ja) | スキヤンイン方法 | |
| JP3278833B2 (ja) | 論理回路テスト方法及びテスト入力回路及びテスト出力回路 | |
| KR100408083B1 (ko) | 아이피 코아들로 구성된 시스템 온 칩 테스트를 위한개선된 탭 연결 모듈 장치 | |
| JPS6210390B2 (ja) | ||
| JPS6327735B2 (ja) |