KR100408083B1

KR100408083B1 - 아이피 코아들로 구성된 시스템 온 칩 테스트를 위한개선된 탭 연결 모듈 장치

Info

Publication number: KR100408083B1
Application number: KR10-2001-0045309A
Authority: KR
Inventors: 박성주; 송재훈
Original assignee: 박성주
Priority date: 2001-07-27
Filing date: 2001-07-27
Publication date: 2003-12-06
Also published as: KR20030010391A

Abstract

본 발명은 IP 코아들로 구성된 시스템 온 칩(SoC) 테스트를 용이하게 하기 위한 개선된 탭 연결 모듈(TLM) 장치에 관한 것이다. 보드 테스트를 위한 표준인 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들로 구성된 보드상의 칩칩(SoC) 테스트용 탭(TAP1)과, 코아 테스트용 탭들(TAP2, TAP3, TAP4)을 구비한 시스템에 있어서: SEL_TLM, TDI(Test Data In), TCK(Test Clock), TMS(Test Mode Sequence), TRST*(Test Reset),TDO(Test Data Out)를 입력받아 각 탭들을 동적으로 모든 연결을 제어하도록 SCE_EN, ENA 신호, Reset* 신호를 제공하는 탭 연결 모듈(TLM); 및 탭 연결 모듈(TLM)로부터 SCE_EN, ENA 신호를 입력받아 각 탭(TAP1, TAP2, TAP3, TAP4)들을 활성화 또는 비활성화 시키기 위해 TMS 신호를 각 탭으로 제공하는 상태 조건 확장자들(SCE1, SCE2, SCE3, SCE4)를 포함한다.

따라서, 보드 테스트 표준인 IEEE1149.1을 변경하지 않고 사용함으로서 설계시간을 단축하고, 테스트 시에 IP 코아들을 동적으로 모든 연결을 할 수 있고 개별적인 IP 코아테스트 및 IP 코아간의 연결선 점검 또는 보드 상에서의 칩(SoC) 테스트를 효율적으로 할 수 있다.

Description

아이피 코아들로 구성된 시스템 온 칩 테스트를 위한 개선된 탭 연결 모듈 장치{ADVANCED TAP LINKING MODULE APPARATUS FOR TESTING SYSTEM ON CHIP COMPRISING IP CORES}

본 발명은 IP 코아들로 구성된 시스템 온 칩(System-on-Chip:SoC) 테스트를 위한 개선된 탭 연결 모듈(TAP Linking Module:TLM) 장치에 관한 것으로, 특히 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들을 동적으로 다양하게 연결시키는 SoC(System-on-Chip)를 테스트를 용이하게 해 주는 IP 코아들로 구성된 SoC 테스트를 위한 개선된 TLM 장치에 관한 것이다.

일반적으로, IP 코아들로 구성되어 있는 SoC(System-on-Chip)를 테스트하기 위한 표준안으로 P1500이 제안되었지만 아직 표준으로 확정되지 않은 상태이며, TLM(TAP Linking Module)은 기존의 보드 테스트 표준인 IEEE 1149.1을 사용함으로서 IP 코아들로 구성된 SoC를 테스트할 수 있는 환경을 제공해 준다. 이를 위해 IP 코아들로 구성된SoC를 테스트하기 위해서 기존의 보드 테스트 표준인 IEEE1149.1을 사용하는 방법이 몇 가지 제안되었다.

도 1은 종래의 TDI와 TDO 사이의 모든 TAP들을 직렬로 연결한 SoC 테스트 보드(SoC Test Access Architecture with Cascaded TDI and TDO) 구성도로써 TDI와TDO 사이에 모든 TAP들을 직렬로 연결되어 있고, 이는 테스트 모드 시에 항상 모든 TAP들이 활성화된 상태가 된다. 그러나, 항상 스캔 경로의 길이를 최대인 것과 칩 레벨 관점에서 항상 모든 TAP들이 활성화되어 있기 때문에 IEEE 1149.1 표준에 위배된다.

도 2는 종래의 TAP 선택 핀이 추가된 SoC 테스트 보드(SoC Test Access Architecture with Dedicated Select Pin) 구성도로써, 이 방식은 TAP을 선택할 수 있는 선택 핀(S0, S1)을 추가하는 형태이며, 시스템 온 칩(SoC) 테스트시에는 TAP1을 선택하고, 코아 테스트 시에는 TAP2-4중 하나를 선택한다. 그러나, TAP의 수가 증가하면 그에 비례해서 TAP 선택 핀이 증가하고, TAP의 그룹을 선택할 수 없는 문제를 야기한다.

도 3은 종래의 프로세스 코어을 디버깅을 고려한 SoC 테스트 보드 구성도(Considerations for Debuging Processor core)로써 IBM에서 제안한 방식으로 디버그 레지스터가 내장되어 있는 프로세서 코아를 디버그 할 때 사용한다. 즉, 시스템 온 칩(SoC)와 프로세서 코아상에 있는 IEEE1149.1을 사용하여 테스트 접근 포트간에 직렬로 연결되어 있는 프로세서 코아들을 테스트 모드시에 스캔 경로 상에 두어 프로세서 코아(P1-P3)에 있는 디버그 레지스터에 접근할 수 있게 하는 방식이다.

그러나, TDI와 TDO사이에는 하나의 테스트 데이터 레지스터만이 올 수 있으므로 ICBSR(IC Boundary Scan Register)와 프로세서 코아간의 연결선 점검을 할 수 없는 문제를 지니고 있다.

도 4는 종래의 TLM이 부가된 SoC 테스트 보드(SoC Test Access Architecture with TLM) 구성도로써 텍사스 인스트루먼트(TI)에서 제안한 방식으로서 TAP Linking Module을 사용하여 각 TAP들을 동적으로 가능한 모든 연결을 할 수 있는 방식이다.

디폴트로 칩(SoC) TAP인 TAP1이 활성화되어 있어 TDI와 TDO 스캔 경로 상에 TAP1이 놓이게 된다. 따라서 칩 레벨에서 표준 IEEE1149.1을 완전히 만족하게 된다. 만약 코아테스트를 하기 위해서 TAP1,4를 비 활성화시키고 TAP2,3을 활성화 시켜 TDI 와 TDO 스캔 경로 상에 놓고자 한다면, 활성화되어 있는 TAP1에 link_update 명령을 삽입한다. 그러면, TLM이 연결 정보를 변경시키도록 TAP1으로부터 sel 신호가 TLM으로 인가되고 TDI와 TMS 입력에 의해 연결 정보가 변경된다. 연결정보가 변경되면 TLM으로부터 활성화시킬 TAP(TAP2,3)에는 EN 신호가 로직 '1' 이 인가되고, 비활성화 시킬 TAP(TAP1,4)에는 로직 '0'가 인가 됨으로서 TAP2와 TAP4가 TDI와 TDO 스캔 경로 상에 놓이게 되어 코아간 연결선 점검 등을 할 수 있게된다. 그러나, 각 표준 TAP들에 link_update 명령과 SEL 과 ENA 신호를 추가해야 하므로 결국 제공된 IP와 표준 TAP의 설계에 대한 변경을 필요로 하는 문제점을 지니고 있다.

본 발명은 종래 기술의 문제점을 해결하기 위해서 제안된 것으로, 본 발명의 목적은 IP 코아들로 SoC 테스트를 위한 표준이 확정되지 않은 상황에서, 마이크로 콘트롤 유니트(MCU), DSP IP 코아 등에 구현되어 있는 보드 테스트를 위한 표준인IEEE 1149.1을 변경하지 않고 사용함으로써 설계시간을 단축할 수 있고, SoC 테스트시에 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들을 동적으로 다양하게 연결할 수 있으므로 개별적인 IP 코아테스트 및 IP 코아간의 연결선 점검 및 보드 상에서의 칩(SoC) 테스트를 효율적으로 할 수 있는 IP 코아들로 구성된 SoC 테스트를 위한 개선된 TLM 장치를 제공하는 것이다.

도 1은 종래의 TDI와 TDO 사이의 모든 TAP들을 직렬로 연결한 SoC 테스트 보드 구성도.

도 2는 종래의 TAP 선택 핀이 추가된 SoC 테스트 보드 구성도.

도 3은 종래의 프로세스 코어을 디버깅을 고려한 SoC 테스트 보드 구성도.

도 4는 종래의 TLM이 부가된 SoC 테스트 보드 구성도.

도 5는 본 발명에 의한 SoC 테스트를 위한 TLM 모듈 전체 구성도.

도 6은 본 발명에 의한 탭들간의 연결 정보를 변경시키기 위해서 TLM을 선택하여 연결정보의 변경을 시작하는 타이밍 다이아그램.

도 7은 본 발명에 의한 탭들간의 연결 정보를 변경시키기 위해서 TLM을 선택하여 연결정보의 변경을 끝내는 타이밍 다이아그램.

도 8은 SCE와 TLM에 의해 SoC상의 표준 TAP들의 상태천이도.

< 도면의 주요 부분에 대한 부호의 설명 >

SoC : System on Chip TLM : TAP Linking Module

TAP1 : IC(SoC) TAP TAP2-4 :Core X,Y,Z의 TAP

TDI : Test Data In TDO : Test Data Out

TCK : Test Clock TMS : Test Mode Sequence

TRST* : Test Reset ICBSR : IC Boundary Scan Register

NTC : Non TAP'ed Core CBSR : Core Boundary Scan Register

상기 본 발명의 목적을 달성하기 위해, 본 발명은 마이크로 컨트롤 유니트(MCU), DSP IP 코아 등에 구현되어 있는 보드 테스트를 위한 표준인 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들로 구성된 보드상의 칩(System On Chip:SoC) 테스트용 탭(TAP1)과, 탭의 코어에 코어 경계 스캔 레지스터를 구비한 코아 테스트용 탭들(TAP2, TAP3, TAP4)을 구비한 시스템에 있어서: 상기 보드상의 칩(SoC)의 하단에 위치하여 SEL_TLM, TDI(Test Data In), TCK(Test Clock), TMS(Test Mode Sequence), TRST*(Test Reset),TDO(Test Data Out)를 입력받아 각 탭들을 동적으로 모든 연결을 제어하도록 SCE_EN, ENA 신호, Reset* 신호를 제공하는 탭 연결 모듈(TLM); 및 상기 탭 연결 모듈(TLM)로부터 SCE_EN, ENA 신호를 입력받아 각 TAP에 입력으로 들어가는 TMS(Test Mode Sequence) 신호를 게이티드 온 오프함으로써 비활성화시킬 TAP에 대해서는 강제적으로 Run-Test/Idle 상태에 놓고, 활성화될 TAP은 상기 탭 연결 모듈(TLM)에 입력되는 TMS가 그대로 입력되므로 상기 탭 연결 모듈(TLM)과 같은 상태천이를 가지도록 각 탭(TAP1, TAP2, TAP3, TAP4)들을 활성화 또는 비활성화 시키기 위해 TMS 신호를 각 탭으로 제공하는 상태 조건 확장자들(SCE1, SCE2, SCE3, SCE4)로 구비되는 것을 특징으로 하는 IP 코아들로 구성된 시스템 온 칩(SoC) 테스트를 위한 개선된 탭 연결 모듈(TLM) 장치를 제공한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부 도면들을 참조하여 상세하게 설명한다.

도 5는 본 발명에 의한 보드상의 칩을 테스트하기 위한 IP코아들로 구성된 SoC(System On Chip) 테스트를 위한 TLM(TAP Linking Module) 모듈 전체 구성도이다.

도 5를 참조하면, SCE(State Condition Expander) 모듈은 각 탭들을 활성화 또는 비 활성화시키기 위해 사용되는 상태 조건 확장자이다. 즉, 탭 연결 모듈(TAP Linking Module:TLM)으로부터의 SCE_EN, ENA 신호를 입력으로 받아 각 TAP에 입력으로 들어가는 TMS(Test Mode Sequence) 신호를 게이티드 온 오프 함으로서 비 활성화시킬 TAP에 대해서는 강제적으로 Run-Test/Idle상태로 놓는다. 활성화된 TAP은 상기 탭 연결 모듈(TLM)에 입력되는 TMS 와 같은 TMS가 입력되므로 TLM과 같은 상태 천이를 갖게 된다.

상기 탭 연결 모듈(TLM)은 각 TAP들간의 연결정보를 유지하거나 변경시키는 본 발명의 주요 모듈이 되겠다. TMS(Test Mode Sequence), TDI(Test Data In), TCK(Test Clock), TRST＊(Test Reset) 입력과 연결정보를 변화시키기 위해 상기 탭 연결 모듈(TLM)을 선택하는 SEL_TLM을 입력으로 갖고 있다. 상기 탭 연결 모듈(TLM) 내부에는 IEEE1149.1 표준에서의 TAP 제어기와 같은 상태 천이를 갖는TLM 제어기가 있으므로, 상기 탭 연결 모듈(TLM)은 TMS(Test Mode Sequence) 입력에 대해서 활성화되어 있는 칩(SoC) TAP 또는 IP 코아들의 TAP들과 항상 같은 상태 천이를 갖게 된다. 상기 탭 연결 모듈(TLM)의 출력 신호로서 SCE_EN은 SCE 모듈을 활성화 또는 비 활성화시킬 때 사용되고, ENA 신호는 상기 탭 연결 모듈(TLM)에 적재되어 있는 연결정보에 의해 각 TAP들을 활성화 또는 비 활성화시키기 위해 사용되는 신호이다. 리셋을 위해 TRST＊ 신호를 각 TAP들의 TRST＊에 직접 연결시키지 않고 상기 탭 연결 모듈(TLM)으로부터의 Reset＊ 출력 신호를 사용하였다. 이것은 전체 TAP들에 대한 글로벌 리셋 기능을 제공하기 위해서이다. 즉, 비활성화 되어있는 TAP은 TMS(Test Mode Sequence) 입력에 상관없이 항상 Run-Test/Idle 상태에 놓여 있으므로 시스템 온 칩(SoC)에 인가되는 TMS를 연속적으로 '1'을 5회인가 함으로서 Test-Logic-Reset 상태에 놓을 수 없게 된다. 따라서 항상 활성화되어 있는 상기 탭 연결 모듈(TLM)의 TLM 제어기가 TMS 입력에 의해서 Test-Logic-Reset 상태로 갔을 때 Reset＊신호가 각 TAP들의 TRST＊에 인가되도록 한 것이다. 탭들간의 연결 정보를 변경시키기 위해서 TLM을 선택하여 연결정보의 변경을 시작하고 끝내는 타이밍은 도 6 및 도 7에 도시된 바와 같이 Run-Test/Idle 상태에서 하게된다.

도 6은 본 발명에 의한 탭들간의 연결 정보를 변경시키기 위해서 TLM을 선택하여 연결정보의 변경을 시작하는 타이밍 다이아그램, 도 7은 본 발명에 의한 탭들간의 연결 정보를 변경시키기 위해서 TLM을 선택하여 연결정보의 변경을 끝내는 타이밍 다이아그램을 나타낸다.

TAP들의 연결을 변경시키는 과정은 다음과 같다. 디폴트로 칩(SoC) TAP인TAP1이 활성화되어있다. 만약 TAP1과 TAP4를 비 활성화시키고 TAP2와 TAP3를 활성화시키고자 한다면, 상기 탭 연결 모듈(TLM)이 TMS 입력에 의해 Run-Test/Idle 상태에 놓여 있을 때 SEL_TLM 신호를 '1'로 인가하여 상기 탭 연결 모듈(TLM)을 TDI, TDO 스캔 경로 상에 마치 테스트 데이터 레지스터처럼 놓음으로서 TDI(Test Data In) 입력에 의해 연결 정보를 변경시킨다. 변경이 끝난 후 상기 탭 연결 모듈(TLM)이 다시 Run-Test/Idle에 왔을 때 SEL_TLM을 '0'로 인가함으로서 연결 정보의 변경은 끝나고, TAP1과 TAP4는 다시 활성화 될 때까지 Run-Test/Idle상태에 놓이게 되고, TAP2와 TAP3는 활성화되어 상기 탭 연결 모듈(TLM)과 같은 상태천이를 하게된다. 이로서 TDI(Test Data In) 와 TDO(Test Data Out)의 스캔 경로 상에는 TAP2와 TAP3이 놓이게 되어 IP 코아 X, Y간의 연결선점검 등을 할 수 있게 된다. 도 8은 SCE와 TLM에 의해 SoC상의 표준 TAP들의 상태천이도로써 상태 조건 확장자(SCE: State Condition Expander)와 상기 탭 연결 모듈(TLM:TAP Linking Module)에 의해 SoC(System On Chip) 상의 표준 TAP들의 설계를 변경하지 않고 얻을 수 있는, TAP들의 상태 천이 도를 보여준다.

상술한 바와 같이, 본 발명에 따른 IP 코아들로 구성된 SoC 테스트를 위한 개선된 TLM 장치는 IP 코아들로 SoC 테스트를 위한 표준이 확정되지 않은 상황에서, MCU, DSP IP 코아 등에 구현되어 있는 보드 테스트를 위한 표준인 IEEE 1149.1을 변경하지 않고 사용함으로써 설계시간을 단축할 수 있고, SoC 테스트시에 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들을 동적으로 다양하게 연결할 수 있으므로 개별적인 IP 코아테스트 및 IP 코아간의 연결선 점검 및 보드 상에서의 칩(SoC) 테스트를 효율적으로 할 수 있는 효과가 있다.

Claims

마이크로 컨트롤 유니트(MCU), DSP IP 코아 등에 구현되어 있는 보드 테스트를 위한 표준인 IEEE 1149.1 표준 바운다리 스캔이 구현되어 있는 IP 코아들로 구성된 보드상의 칩(System On Chip:SoC) 테스트용 탭(TAP1)과, 탭의 코어에 코어 경계 스캔 레지스터를 구비한 코아 테스트용 탭들(TAP2, TAP3, TAP4)을 구비한 시스템에 있어서:

상기 보드상의 칩(SoC)의 하단에 위치하여 SEL_TLM, TDI(Test Data In), TCK(Test Clock), TMS(Test Mode Sequence), TRST*(Test Reset),TDO(Test Data Out)를 입력받아 각 탭들을 동적으로 모든 연결을 제어하도록 SCE_EN, ENA 신호, Reset* 신호를 제공하는 탭 연결 모듈(TLM); 및

상기 탭 연결 모듈(TLM)로부터 SCE_EN, ENA 신호를 입력받아 각 TAP에 입력으로 들어가는 TMS(Test Mode Sequence) 신호를 게이티드 온 오프함으로써 비활성화시킬 TAP에 대해서는 강제적으로 Run-Test/Idle 상태에 놓고, 활성화될 TAP은 상기 탭 연결 모듈(TLM)에 입력되는 TMS가 그대로 입력되므로 상기 탭 연결 모듈(TLM)과 같은 상태천이를 가지도록 각 탭(TAP1, TAP2, TAP3, TAP4)들을 활성화 또는 비활성화 시키기 위해 TMS 신호를 각 탭으로 제공하는 상태 조건 확장자들(SCE1, SCE2, SCE3, SCE4)로 구비되는 것을 특징으로 하는 IP 코아들로 구성된 시스템 온 칩(SoC) 테스트를 위한 개선된 탭 연결 모듈(TLM) 장치.
제 1 항에 있어서,

디폴트로 칩(SoC) TAP인 TAP1이 활성화 되어있고, TAP1과 TAP4를 비 활성화시키고 TAP2와 TAP3을 활성화시키고자 할때, 상기 탭 연결 모듈(TLM)이 TMS(Test Mode Sequence) 입력에 의해 Run-Test/Idle 상태에 놓여 있을 때 SEL_TLM 신호를 '1'로 인가하여 상기 탭 연결 모듈(TLM)을 TDI(Test Data In), TDO(Test Data Out) 스캔 경로 상에 마치 테스트 데이터 레지스터처럼 놓음으로서 TDI 입력에 의해 연결 정보를 변경시키고, 변경이 끝난 후 상기 탭 연결 모듈(TLM)이 다시 Run-Test/Idle에 왔을 때 SEL_TLM을 '0'으로 인가함으로서 연결 정보의 변경은 끝나고, TAP1과 TAP4는 다시 활성화 될 때까지 Run-Test/Idle상태에 놓이게 되고, TAP2와 TAP3는 활성화되어 상기 탭 연결 모듈(TLM)과 같은 상태천이를 하게되므로 TDI 와 TDO의 스캔 경로 상에는 TAP2와 TAP3이 놓이게 되어 IP 코아 X,Y간의 연결선을 점검할 수 있어 테스트 시에 이 IP 코아들을 동적으로 모든 가능한 연결을 할 수 있는 것을 특징으로 하는 IP 코아들로 구성된 시스템 온 칩(SoC) 테스트를 위한 개선된 탭 연결 모듈(TLM) 장치.