JPH0548494B2 - - Google Patents

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ 産業上の利用分野 Ｂ 従来技術 Ｃ 発明が解決しようとする問題点 Ｄ 問題点を解決するための手段 Ｅ 実施例 e1 システムの概要（第１図） e2 エラー・テスト装置（第２図） e3 署名発生回路の動作（第４図） e4 エラー・テスト装置の例の実施例（第３図） Ｆ 発明の効果 Ａ 産業上の利用分野 この発明は、プロセツサのエラーをテストし診
断するための装置に関するものである。

Ｂ 従来技術 電子制御回路や、プロセツサや、データ処理シ
ステムを構成する、チツプ上の超大規模集積論理
及び記憶回路のテストは、相当程度に、チツプ上
の記憶素子のアクセス可能度に依存する。デイジ
タル・システムはきわめて高いエラーのチエツク
範囲を必要とし、超大規模集積回路構造の試験は
多くの時間を要し、VLSI（超大規模集積回路）チ
ツプの観点からしてきわめて費用がかかる。マイ
クロ・プロセツサ等のデータ処理システムは、高
度に複雑化されたチツプを有する。そして、それ
らのチツプをテストすることは、双安定状態素子
の膨大な数を考慮すると、プログラム・ルーチン
が実行される間にプロセツサの記憶をさらに膨大
な数の状態シーケンスが通過することを想定しな
くてはならないことを意味する。

マイクロ命令が有限の機能的な値であると仮定
すると、ADDマイクロ命令が実行された後の算
術論理ユニツト（ALU）の状態を示す双安定ス
イツチのセツト動作のような一般的な明確に定義
された機能が提示する問題は解決が困難ではな
い。しかし、例えば、ADDマイクロ命令の実行
の間に生じた、バス要求を表示する双安定スイツ
チの状態が変化したか否か、などのような、
ADDマイクロ命令の可能なすべての２次的な機
能をテストしようとすると重大な問題に遭遇す
る。

２次的な機能は、一般的に、そのデータ流に関
連する多数の双安定スイツチまたは記憶素子と、
マイクロプロセツサの制御論理回路とを必要とす
る。一般的に、そのような記憶素子には、特殊な
マイクロ命令によつてさえ、状態表示に使用され
る双安定スイツチまたは記憶素子の現在の個々の
状態を変更することなく、テストの目的で直接ア
クセスをはかることはできない。

テスト可能なVLSI論理構造及びシステム・ア
ーキテクチヤは多くの場合LSSD（Level
Sensitive Scan Design：レベル感知スキヤン・
デザイン）規則を利用している。LSSD規則によ
れば、論理サブシステムは、例えば定常状態での
入力信号の変化に対する応答が、その論理サブシ
ステム内の回路とバスの遅延とは無関係である場
合にのみ信号レベルに依存する（米国ニユーオリ
ンズ州ルイジアナで1977年６月20〜22日開催され
た設計自動化会議Design Automation
Conference）議事録のpp.462−468、E.B.エイケ
ルバーガー（Eichelberger）による“LSIテスト
可能性のための論理設計構造（Ａ Logic
Design Structure for LSI Testability）”と題
する論文を参照されたい）。

これらのLSSD規則に基づく、マスター・スレ
ーブ・フリツプ・フロツプを連結して論理回路の
一部を形成し、テスト・モードにおいて１つまた
は複数のシフト・レジスタ・チエインとして論理
ステージの間に配置することにより、チツプ上の
さまざまな記憶素子がモニタされ調節される。

そのようなシフト・レジスタ・チエインはま
た、チツプまたはモジユールなどのパツケージで
画定される複雑な論理ステージの全体のフリツ
プ・フロツプまたはレジスタの状態情報をシフト
することを可能ならしめる。そのようなレジスタ
の概念は、比較的数少ない入出力接続線しか必要
でないこと、及び、もし第１レベルのシフト・レ
ジスタが共通の第２レベルの・レジスタ・チエイ
ン等に接続されるならば、チツプ内の論理デザイ
ンに影響を及ぼすことなくさまざまなパツケー
ジ・レベルの間で高度の融通性が達成されるこ
と、というさらなる長所を有する。

プロセツサの算術演算ユニツトに関連した記憶
素子（以後、記憶素子又は双安定記憶素子と云
う）は、殆どの場合、シフトレジスタ・ステージ
として設計されているので、これらの記憶素子を
テスト目的のためにシフトレジスタを構成するよ
うに接続し、テストすべきマイクロ命令の実行前
と実行後とで上記記憶素子の内容をメンテナンス
及びサービス・プロセツサ又はテスタ装置中にシ
フトし、そのシフトデータを予定値と比較する事
により、理論的には、上記マイクロ命令の実行に
伴う２次的な処理回路機能もテストできるであろ
うと推考できる。然しながら、実際には、このよ
うな２次的機能のテストには膨大な長さの状態情
報ビツトのデータ流が必要になり、従来のアーキ
テクチヤによるメンテナンス及びサービス・プロ
セツサ又はテスタでは処理できない。

処理ユニツトとプロセツサの間で命令とデータ
とを交換する間に、マイクロ命令のテストの診断
能力を改善する他の方法としては、テストすべき
マイクロ命令の各クロツク・ステツプのような、
きわめて短時間の間の機能素子の状態データに関
して動的テストを実行することが考えられる。こ
の方法は、自動化テストのエラーのチエツク範囲
を相当に改善するであろう。

しかし、この動的テスト方法では、きわめて多
数の状態データを多数の記憶素子に記憶させてお
き、データ収集要求時には、このような膨大なデ
ータ・ビツトをメンテナンス及びサービス・プロ
セツサまたはホスト装置へ高速度で転送して高速
テストを実行しなくてはならないが、それらのプ
ロセツサまたはテスト装置では、元来、データ転
送が直列シフト方式であり、かつ、テスト回路が
低速動作モードに設計されているので、動的テス
トには不適当である。これ以外にも、プロセツ
サ・チツプの高速技術にも拘らずシフト手段のク
ロツク速度を高めることができないということが
ある。というのは、知られているシフト・チエイ
ンは２個の低速回路網を有しているからである。
その１つの回路網は、プロセツサまたは処理ユニ
ツトからメンテナンス及びサービス・プロセツサ
に至るものであり、もう１つの回路網は、メンテ
ナンス及びサービス・プロセツサからプロセツサ
に至るものである（第１図のライン１４及び１３
を参照）。

第１図を参照すると、一般的にデータ処理シス
テムは、プロセツサ９，１０，…ｎなどのユニツ
トを接続する並列高速システム・バスと、主記憶
３と、主記憶制御装置４と、入出力（Ｉ／Ｏ）制
御装置５と、（必要ならば）メンテナンス及びサ
ービス・プロセツサ６とを具備している。しか
し、現在知られているデータ処理システムにおい
ては、通常、状態情報をも含むようなプロセツサ
の双安定素子に、メンテナンス及びサービス・プ
ロセツサが直接アクセスするためのシステム・バ
スが設けられていない。但し、欧州特許出願第
83105.7号に記載されているように、デイジタ
ル・コンピユータのためのテスト及び診断装置は
例外である。このデータ処理システムにおいて
は、通常の動作の間に論理サブシステムを接続す
る記憶素子（フリツプフロツプ）が、エラー・テ
スト及び診断モードのためのアドレス可能なアレ
イとして接続されており、これにより、テストさ
れるべきユニツトは、高速システム・バス上でメ
ンテナンス及びサービス・プロセツサから、アレ
イの個々の記憶素子を制御するためのアドレス情
報と、記憶素子に記憶するためのテスト・データ
と、テスト制御及びクロツク情報とを受け取る。
テスト動作が完了すると、論理サブシステムの得
られたデータは、接続された記憶素子に書込まれ
る。アレイのかたちで接続された、これらの記憶
素子から、その得られたデータがシステム・バス
上で、やはりそのバス上に転送されたアドレス及
び制御情報の援助により、メンテナンス及びサー
ビス・プロセツサに供給される。

しかし、そのアレイの記憶素子は、マスター・
フリツプ・フロツプのみからなるので、それらは
通常のように、マスター・スレーブ・フリツプ・
フロツプを含むシフト・レジスタのかたちで実現
することはできない。このことは、デーク処理シ
ステムの設計概念にとつて、多くの場合きわめて
不利である。

本出願人が、最近、出願した欧州特許出願第
83112339.3号は、LSSD設計概念のデータ処理シ
ステムにおけるシステム・バス上でのテスト・デ
ータの高速転送に関する発明を含んでいる。この
発明では、システム・バスと各プロセツサの間に
インターフエース・レジスタ・ステージを介在さ
せ、このインターフエース・レジスタを、LSSD
テスト目的のための記憶素子接続シフト・レジス
タ・チエインの一部として、組み入れており、こ
のチエインは、花輪状に配列され、テスト動作中
は、その先端と終端が制御スイツチ４４（第２図
参照）により接続される。この方法では、インタ
ーフエース・レジスタも、又、テストされること
が理解できるであろう。然しながら、この発明に
よれば、テスト動作の間、システム・バスを通る
テスト・データの入力及びテスト結果の出力の各
動作が花輪状シフト・レジスタ・チエインの内部
シフト・ステツプ動作に重なつて不都合を生じ
る。

更にこれまでの静的な原因によるエラーのほか
に、電子データ処理システムは、とくにシステム
環境に依存する場合に、一時的、即ち間欠的なエ
ラーにより重大な問題を蒙る。この間欠的なエラ
ーの原因となるのは、電源網の誤動作や、静電気
を帯びた床の敷物や、データ処理システムの近傍
に載置された製造装置の高周波発生器から発生し
た高周波ノイズなどである。このような動的な原
因によるエラーの場合、マイクロ命令のための通
常のテスト・プログラム（静的な原因による固定
的なエラーをテストするためのプログラム）は、
そのエラーと原因を系統的に検査するのには役立
たない。

Ｃ 発明が解決しようとする問題点 この発明の主な目的は、VLSIプロセツサの論
理サブシステムの高速テストを可能ならしめるプ
ロセツサと一体化したテスト用の回路を提供する
ことである。

この発明の他の目的は、テストの論理サブシス
テムの間欠的エラーでも高速で且つ高い信頼性で
テストできるようなプロセツサと一体化したテス
ト用の回路を提供することである。

Ｄ 問題点を解決するための手段 上述の目的を達成するため本発明のテスト装置
は次の通りの構成を有する。

［構 成］ システム・バスに接続された複数のデータ処理
システムと、 データ処理プロセツサ内の複数の論理サブシス
テムに動作的に結合した並列伝送路と、 各論理サブシステムを相互接続し、エラー・テ
スト・モードの間、並列伝送路に沿つて相互に独
立してシフト動作する複数のシフト・レジスタ・
チエインを確立するよう結合するLSSD方式のフ
リツプ・フロツプ型の記憶素子手段と、 各シフト・レジスタ・チエインにテスト・デー
タ及びシフト・クロツク信号を供給すると共にテ
スト結果データを受信してエラーの解析又は診断
を行うためのテスター・プロセツサと、 を含むデータ処理装置のエラー・テスト装置にお
いて、 各データ処理プロセツサ・チツプは、テスト・
アキユムレータ手段、テスト・クロツク発生手段
及びテスト命令メモリから構成されていて、シス
テム・バスと各シフト・レジスタ・チエインのデ
ータ流の最下流とに動作的に結合しているシグネ
チヤ発生回路を含んでおり、 上記シグネチヤ発生回路は、マイクロ命令のエ
ラー・テストにおいてその命令により始動される
上記テスト・クロツク発生手段の制御の下に、マ
イクロ命令の実行前及び実行後の上記記憶素子手
段の状態を、各々、表わす初期状態データ及び更
新状態データを上記アキユムレータ手段に上記並
列シフト・レジスタ・チエインを介して入力して
累算させると共にこの累算更新データを比較のた
めアキユムレータ手段から並列に出力させるよう
に構成されている事を特徴とする、並列伝送路に
結合した全論理サブシステムを並列にテストする
上記エラー・テスト装置。

［作 用］ 次にテスト動作の概要を説明する。テスト命令
（マイクロ命令）の解読（厳密には第１番目のビ
ツト“１”状態）に応働してテスト・クロツク発
生手段が始動して同期する。このクロツクの制御
の下にテスト動作が実行される。先ず、命令の実
行に先立つて、プロセツサ内のデータ流及び制御
論理回路を構成するすべての論理サブシステムに
関連したマスター・スレーブ・フリツプ・フロツ
プ型の記憶素子手段の各内容がシフト・レジス
タ・チエイン中でシフトされて署名発生回路のア
キユムレータ手段へ並列伝送路を介して順次に供
給され、このアキユムレータ手段中にすべての記
憶素子手段の各内容がテスト・データに対する初
期状態値として累積される。次にテスト命令が単
一命令ステツプ又は単一命令サイクル・ステツプ
で実行され、各論理サブシステムの更新状態を表
わす記憶素子手段の各内容が順次にシフトされ、
並列伝送路を介してアキユムレータ手段へ累積さ
れる。

このように、アキユムレータ手段には、テスト
命令の実行前及び実行後におけるテスト・データ
に対する記憶素子手段の各内容の差がテスト結果
データ、即ち、シグネチヤ、として記憶される。
シグネチヤとは、予め定義した規約に従つて、入
力信号、ビツト・ストリングに基づいて動作する
任意の回路により発生される入力ビツト・ストリ
ングに個有の出力ビツト・ストリングを指称す
る。この出力ビツト・ストリングは入力ビツト・
ストリングよりも圧縮された形態である。以下、
本明細書では、上記シグネチヤ又はシグネチヤ発
生回路と同意義の用語として署名又は署名発生回
路の用語を使用する。テスト完了時点でこのアキ
ユムレータに記憶されているテスト結果データ
は、前述の２次的処理回路機能の状態をも表わし
ており、これは、従来のテスト・プログラム・サ
イクルでは無視されていたものである。

次に、この諸目的情報、即ち、命令の全体又は
一部を実行する間に蓄積された記憶素子手段の状
態、が、通常の方法で、前以つて計算された所望
のテスト結果データと比較される。この比較手段
は、プロセツサと同一チツプ上又は別のチツプ
（例えばメインテナンス及びサービス・プロセツ
サ・チツプ又はテスタ・チツプ）上に設けられ、
それに応じて比較動作もテスト結果データの蓄積
と同じサイクル又は次のサイクルに行われる。こ
のように、署名発生回路は、データ圧縮器のよう
に動作するので、被テスト・プロセツサとテスタ
装置間のデータ伝送量がより少なくて済む。

本発明によれば、任意の２次的処理回路機能、
例えばADD命令の実行中に生じたBUS
Requestyにまで拡張できるエラー・テストによ
つて機能的なマイクロ命令テスト・プログラム上
で相当に増大したエラー検出範囲が得られる。こ
のことは、技術的及び設計に起因するエラーをも
含む、静的のみならずあらゆる種類の動的なエラ
ーをカバーし、以て機能的なテスト動作の改善を
はかる。この改善されたエラー検出範囲は、本質
的に、命令の一部または全体の実行後、プロセツ
サ内部の双安定記憶素子の状態を回路的に制御し
て診断比較する機能に帰される。これらのテスト
は、（マイクロ）命令のチエインの連続的実行の
みならず、マシン命令にも使用することができ
る。また、ここで述べられた機構は手操作で生成
された確定的なテスト・プログラムに限定され
ず、疑似生成テスト・プログラム（疑似乱数オペ
レーシヨン・コード及びデータ操作）にも適用可
能である。

上述したエラー・テスト技術は、間欠的なエラ
ーを有するアプリケーシヨン・プログラムにも適
用することができる。これらのテストと、特殊な
マイクロ命令テスト・プログラムとの相違は、後
者の場合、マイクロ命令テスト・プログラム発生
回路にしつて既知の状態データのみを発生するの
に対して、アプリケーシヨン・プログラムの場
合、予め知られておらず本質的に使用者のデータ
に依存する状態情報を発生するということであ
る。蓄積されたテスト結果データと比較するのに
必要な所望のテスト結果データは、高能力のマシ
ンによつて経験的に決定されなくてはならない。
しかし、アプリケーシヨン・プログラムは、エラ
ーの生じる環境が変化するのを防止するため、通
常の動作モードで実行されなくてはならない。

テストされるべきアプリケーシヨン・プログラ
ムを同一のデータ環境で繰りかえし走行させるこ
とにより、プロセツサの状態パターン・シーケン
スが各プログラム走行毎に同一になる。というの
は、ほとんどすべての場合、アプリケーシヨン・
プログラムの処理は同期的且つ決定的であり、こ
のことは特にプロセツサ・データ流の回路にあて
はまる。

そのようなテスト機構を実現するために、所望
のテスト結果値のフイールドが、各マイクロ命令
あるいは各部分マイクロ命令でなく、アプリケー
シヨン・プログラムの各マシン命令と関連づけら
れる。所望のテスト結果値及び実際のテスト結果
値は各命令毎に直接比較する必要はない。このこ
とは、その代わりに、命令のチエイン（部分プロ
グラム）が実行された後に行なわれる。これの利
点は、所望の値を記憶するために必要なスペース
が最小限に低減されることである。この所望の値
のための記憶箇所は、好ましくは、署名発生回路
３０及びそれに属する処理手段と同じチツプ上に
配置される。

この所望の値は使用者のデータに依存するの
で、それはデータ処理システムの製造者によつて
予め決定することはできない。ハードウエア的エ
ラーの間欠的な性質によつて、使用者プログラム
の走行には、エラーのない場合とそうでない場合
とがある。エラーのない走行の間は、使用者に依
存する所望の値は、アプリケーシヨン・プログラ
ムの命令に対応して署名発生回路によつて自動的
に発生され、関連する所望の値のフイールドに自
動的に記憶される。

間欠的にエラーを発生するプログラムの場合、
所望の値の発生モードではなく、テスト・モード
で同一の初期データを使用して再走行させる。こ
のことは、エラーが生じるまで何度も実行するこ
とができる。この目的のために必要な手続は、診
断機能をも実行し得るメンテナンス及びサービ
ス・プロセツサによつて自動的に実行することが
できる。そのようなテスト手段は、処理回路を動
作させるために、人工的に発生したテスト・パタ
ーンのみならずアプリケーシヨン・プログラムの
実際のパターンが使用者依存データに基づき使用
されるゆえに好ましい。疑似乱数パターンや、固
定したあるいは一定の誤りをテストするためのパ
ターンには、知られているように、いくつかの欠
点がある。すなわち、それらは特定のエラー・シ
ナリオにおいて利用できないし、それらはすべて
の場合を尽くさないし、パターンの数が多すぎる
ので間欠的なハードウエアのエラーと一致する確
立が低いのである。

Ｆ 実施例 e1 システムの概要 第１図は、単一チツプの処理ユニツトまたはプ
ロセツサ（PU１−PUn）９−ｎを有するデータ
処理システムのブロツク図である。プロセツサの
９−ｎは、システムバス８によつて相互接続さ
れ、さらに主記憶（MS）３、主記憶制御装置
（MS−CONT）４、入出力制御（Ｉ／Ｏ−
CONT）５と、メンテナンス及びサービス・プ
ロセツサ（MSP）６に接続されている。また、
上述のシステム要素と、メンテナンス及びサービ
ス・プロセツサ６の間には接続ライン１３が存在
し、このライン１３を介して制御信号とクロツク
信号とテスト・データとが転送される。さらに、
システム要素と、メンテナンス及びサービス・プ
ロセツサ６をクロツク発生器（CL）７に接続す
るクロツク・ライン１５も設けられている。尚、
クロツク発生器７のような中央クロツク発生器を
設けるかわりに、個々のプロセツサ９−ｎに、そ
れぞれ個別にクロツク発生器を設けてもよい。

e2 エラー・テスト装置 単一チツプのプロセツサ９−ｎ中で、メンテナ
ンス及びサービス・プロセツサ６の支援をあまり
受けることなく、エラー・テストが実行される様
子が、第２図を参照することにより説明される。
なお、ここに図示した回路と、それについての説
明は、プロセツサ９に関連するものである。エラ
ー・テスト動作に関しては、このシステムの他の
プロセツサも同様に設計されている。この実施例
では、システム・バス８は４バイト幅をもつもの
と仮定する。そして、バス伝送回路（DR）１８
とバス受信回路(R)１９は、この幅に適合してい
る。

たいていの場合極性保持フリツプ・フロツプで
ある記憶素子２３，２４は、前述のLSSD規則に
基づきマスタースレーブ・フリツプ・フロツプと
して設計されており、テスト・モージにおいて
は、シフト・レジスタ・チエインとして結合され
る。

第２図の左下には、スイツチ４４（１）によつ
てメンテナンス及びサービス・プロセツサ６に接
続されたシフト・レジスタの入力ステージが図示
されている。このスイツチ４４（１）は、インバ
ータ３７と２つのANDゲート３８及び３９とよ
りなり、アンドゲート３９には、テスト・バスの
ライン１３が入力されている。

そのチエインは、シフト・レジスタ・ステージ
ｎ１から（ｎ−１）１，（ｎ−２）１，…３１，
２１，１１，ｎ２，３２，２２，１２，…nm，
３ｍ，２ｍ，１ｍという位置的な順序で継続し、
チエインの出力と、位置１ｍにおけるレーブ・フ
リツプ・フロツプ（SLT）は、テスト・バスの
外向けライン１４を介してメンテナンス及びサー
ビス・プロセツサ６に接続され、チエインの入力
は、左側のスイツチ４４（１）及び入力ステージ
ｎ１のマスター・フリツプ・フロツプ（MLT）
を介して、テスト・バスの内向ラインに接続され
ている。このようにして、メンテナンス及びサー
ビス・プロセツサ６と、テストされるべき処理ユ
ニツト（例えばプロセツサ９）との間に接続がは
かられている。

上述のスイツチ４４（１）〜４４(m)は、位置ｎ
１，３１，２１，１１またはｎ２，３２，２２，
１２またはnm，３ｍ，１ｍで縦方向に配列され
たシフト・レジスタの部分的なチエインの出力を
個々の入力に接続する役目を果たす。これによ
り、シフト・レジスタのステージに記憶された情
報がシフト・レジスタ・チエインまたはそれの部
分チエイン中で１つのステージから別のステージ
へ順次循環し得ることになる。

周知のデータ処理システムにおいては、ライン
１３上でメンテナンス及びサービス・プロセツサ
６から、シフト・レジスタ・チエインへ、シフ
ト・クロツクを用いて直列的にテスト・データま
たはテスト・パターンがシフトされる。このシフ
ト・クロツクは、テスト・シフト・クロツク・ラ
イン１５を介して、メンテナンス及びサービス・
プロセツサ６によつて、テストされるべき処理ユ
ニツトに与えられる。このシフト・クロツクは、
図中ではSH−CL１として示されたものであり、
印加されるべき第１のシフト・レジスタ・ステー
ジ・クロツクに対応し、さらにデータのマスタ
ー・フリツプ・フロツプ２３への転送を制御する
働きがある。そして、シフト・クロツクは、チツ
プ上の遅延素子４２中で時間△ｔだけ遅延され
る。SH−CL２として示されたこの遅延クロツク
は、シフト・レジスタ・ステージの第２のシフ
ト・クロツクに対応し、このクロツクは先行する
マスター・フリツプ・フロツプからのスレーブ・
フリツプ・フロツプのデータ受け取りを制御す
る。

このテスト・データは、通常、ライン１３また
はシステム・バス８上で、シフト・レジスタ・チ
エインに入力される。個々のシフト・レジスタ・
ステージに入力されてしまうと、テスト・データ
は、テストされるべき論理サブシステム
（FCLOG）２０に供給される。これらの論理サ
ブシステムは、一般には、NAND−NORインバ
ータ、EXCLUSIVE−OR回路などのさまざまな
種類の論理イテージから成つている。テスト・デ
ータは、機能クロツク信号Ｆ−CLの制御のもと
で、論理サブシステム２０において処理される。
機能クロツク信号Ｆ−CLは、ライン１６上で中
央クロツク発生器７からプロセツサ９に転送され
るか、またはプロセツサに接続されたクロツク発
生器（図示しない）によつて発生される。

その後、テスト・データに対する論理サブシス
テム２０の応答、すなわち結果のデータがシフ
ト・レジスタ・ステージに記憶され、知られてい
るデータ・処理システム（例えば欧州特許出願
83112339.2）において、エラーを解析または診断
するために、結果のデータは、クロツクSH−CL
１及びSH−CL２によつてライン１４またはシス
テム・バス８上でメンテナンス及びサービス・プ
ロセツサ６中にシフトされる。

然しながら、本発明では、被テストデータ処理
ユニツトとテスト装置、即ちメンテナンス及びサ
ービス・プロセツサ、との間におけるテスト情報
の伝送量を成可く減少させると同時に高速伝送を
可能ならしめるために、マイクロ命令の実行前と
実行後におけるシフト・レジスタ構成の各記憶素
子の状態ビツトの差を発生する回路を含む署名発
生回路３０を各データ処理ユニツト９〜ｎのテス
ト手段に関連してチツプ上に組み込んでいる。こ
の署名発生回路３０は、シフト・レジスタ・チエ
インのステージ１１，１２，…１ｍを構成しマス
ター・スレーブ・フリツプ・フロツプ２３，２４
から成るインターフエース・レジスタとシステ
ム・バス８の送信ポート１８及び受信ポート１９
との間に配置され、各マイクロ命令の実行に伴い
現われた有意ビツト構成をも発生する。この実行
動作が適正である場合もあるし又は誤りである場
合もある。有意ビツト構成は、そのマイクロ命令
の適正実行動作の場合のビツト構成とチツプ上の
テスト手段により又はチツプ外のテスタ装置によ
り比較される。通常、署名発生回路は、入力ビツ
ト・ストリングを圧縮した形式で出力する。

これらのテスト・ジヨブを実行するためには、
第２図に示した実施例の署名発生回路３０は、シ
ステム・バス８を介してロードされるテスト・プ
ログラム・メモリ（TM）２９と、記述したイン
ターフエース・レジスタ１１，１２…１ｍと、多
重ライン２５と、テスト・クロツク発生器及びカ
ウンタ（TCGC）２８と、動作レジスタ（OP−
REG）３３と、比較回路５８と、位置AL１〜
ALmにおけるマスター・スレーブ・フリツプ・
フロツプ５１〜５ｍからなるテスト・パターン・
アキユムレータと、該アキユムレータへの入出力
回路である排他的OR（EX−OR）回路５３〜５
７とから成つている。第２図から明らかなよう
に、他の素子と同様にプロセツサ・チツプ９上に
配置されたテスト・パターン・アキユムレータ及
び比較回路５８は、テスト・クロツク発生器及び
カウンタ２８によつて制御される。テスト・クロ
ツク発生器及びカウンタ２８はまた、プロセツサ
のシフト・レジスタ・チエインと各々の部分チエ
インにシフト・クロツクを供給する。また、第４
図の時間チヤートに特に示されているように、署
名発生回路３０の動作ステツプは、テスト・プロ
グラム・メモリ２９中のテスト・マイクロ命令の
第１ビツト位置に記憶され動作レジスタ３３及び
ライン６０を介してテスト・クロツク発生器及び
カウンタ２８に送られる命令停止ビツトによる、
テストされるべき命令の実行と同期されている。

テストされるべき命令の実行の前に、データ流
と制御論理回路を形成する。プロセツサのすべて
の双安定記憶素子の内容が、シフト・レジスタ・
チエーン中で循環的に署名発生回路３０にシフト
され、これにより有効な初期値が発生される。
尚、双安定素子の花輪状の相互接続、テスト・パ
ターンの転送、テスト・データ及び結果データの
クロツク制御転送については、欧州特許出願第
83112339.3号に詳細に記載されている。この欧州
特許出願に述べられている概念は、プロセツサ９
のさまざまな双安定記憶素子の状態を、テスト装
置に転送しないで署名発生回路３０によつてモニ
タし処理することを可能ならしめ、以てエラー・
テスト及び診断に要する時間が低減される。

多くの場合、双安定記憶素子は、署名発生回路
３０によつてモニタされた後は、テスト動作の間
にもとの状態に復元されなくてはならないので、
第２図に示すような別の並列シフト経路を使用す
ることもできる。すなわち、第２図の場合、スイ
ツチ４４（１）〜４４(m)と、それに接続されたス
テージｎ１，ｎ２，…nmが、花輪状のシフト・
レジスタ・チエインを、例えば、テスト・パター
ンと結果のパターンが並列にシフトされるような
並列で互いに独立の部分的なチエインに細分割す
る原理的には、スイツチ４４のセツト状態に応じ
て、別のシフト・レジスタの構成も考えられる。
そのような細分割は、テスト時間の相当な低減に
つながる。エラー・テスト動作は、同一のチツプ
上でシフト・クロツクを発生することにより一段
と高速化される。というのは、これにより、きわ
めて高い周波数でシフト動作を行うことができる
からである。

すべての双安定記憶素子の内容を循環的にシフ
トし、関連する値（例えば異なる状態）を蓄積し
た後は、単一ステツプ（単一命令ステツプ）また
は単一命令・サイクル・ステツプにおいて、テス
トされるべき命令が実行され、その後双安定記憶
素子の内容の更新された循環シフトが実行され
る。循環テストが完了すると、テスト・パター
ン・アキユムレータは、上述の命令の全体または
一部実行後のすべての双安定記憶素子の状態にお
ける有効データを含むことになる。

このように、双安定記憶素子の状態は、開始状
態と、テストすべき命令の実行の間に設けられた
ステツプの時間で、プロセツサ論理回路に与えら
れたテスト・パターンの結果である。

テスト動作終了の時点で、署名発生回路３０
は、従来の機能的なマイクロ命令テスト・プログ
ラム・サイクルの間には無視されていた副次的な
プロセツサ回路機能の状態の一部をも含んでい
る。この署名情報、すなわち命令の全体または一
部を実行する間に蓄積された双安定記憶素子の状
態が、通常の方法で、前以つて計算された所望の
期待される値と比較される。この所望の値は、例
えば、テストされるべき命令のオペレーシヨン・
コードとともにテスト・プログラム・メモリ２９
から読み出される。尚、他の回路構造と同様に、
テスト・プログラム・メモリ２９もまた同一のプ
ロセツサ・チツプ上に配置してもよい。

上述の所望の値は、例えば命令のアドレスと相
互に関連づけられているが、それらの値は各命令
毎にテスト・プログラム・メモリ２９に記憶する
必要はない。というのは、もし双安定定記憶素子
の状態がデータに依存しないなら、アドレス変換
機構を利用することができるからである。次に、
この所望の値は高速で自動的に供給される。尚、
比較ステツプは、署名発生回路３０で実行しない
で、メンテナンス及びサービス・プロセツサ６ま
たは、並列システム・バス８に連結することので
きるテスト装置で実行するようにしてもよい。

e3 署名発生回路の動作 署名発生回路３０の動作は、第４図の制御パル
ス波形のタイム・チヤートに関連して最もよく理
解される。この図の最上位のラインはマイクロ命
令＃１及び＃２がテスト・プログラム・メモリ２
９から読み出される場合のマイクロ命令シーケン
スをあらわしている。図示されているマイクロ命
令は５サイクル長である。すなわち、その命令は
５サイクルの時間パルスＴ０，Ｔ１，Ｔ２，Ｔ３
及びTL（Ｌは最後のサイクル時間のパルスである
ことを示す）によつて制御される。これらのパル
スは、第４図において、順次の５つのラインとし
て示されている。

テスト・クロツク発生器及びカウンタ２８は、
初期状態で信号（ライン７）を供給し、これに
より内部カウンタがリセツト（RC）され、動作
カウンタ３３がライン６１を介してセツトされる
（SOR）。このことは、セツト命令＃１の、テス
ト・プログラム・メモリ２９から動作レジスタ３
３への転送をひき起こし、こうしてセツト命令
＃１は蓄積処理に含まれる。必要とされる制御動
作は、動作レジスタ３３からトリガされる。テス
ト・プログラム・メモリ２９のマイクロ命令＃１
は、その最初のビツト位置に、１にセツトされた
ストツプ・ビツトを含むセツト命令（SI）であ
る。このストツプ・ビツトは、ライン６０上でテ
スト・クロツク発生器及びカウンタ２８に供給さ
れる。そしてテスト・クロツク発生器及びカウン
タ２８は、最初の命令サイクルＴ０のうちにテス
ト・モード・ビツトCMBをセツトし、このビ
ツトは、テストされるべき次のマイクロ命令＃２
までセツト状態にとどまる。

最後の命令サイクルTLにおいては、テスト・
クロツク発生器及びカウンタ２８において信号
SNPが発生され、この信号は、次のマイクロ命
令の開始までセツト状態にとどまる。次のマイク
ロ命令の開始は通常の命令処理サイクルを停止
し、これにより、その命令に必要な制御ユニツト
が制御される。信号SNPと同時に、例えば、テ
スト・クロツク発生器及びカウンタ２８がアキユ
ムレータ・クロツクACCU CL１をスタートさ
せ、そのクロツクには、特定の遅延時間の後、ア
キユムレータ・クロツクACCU CL２が追従す
る。その結果、アキユムレータは、プロセツサの
双安定記憶素子からデータを受け取る状態とな
る。アキユムレータ・クロツクACCU CL１及び
ACCU CL２は、第４図のライン１０及び１１に
おける及びとして図示されている。

次に、アキユムレータ・クロツクACCU CL２
とほぼ同期して同相で、シフト・クロツクSH−
CL１がライン１５ａ上で、テスト・クロツク発
生器及びカウンタ２８から、ライン１５によつて
接続されたメンテナンス及びサービス・プロセツ
サまたはテスト装置に転送される（信号）。遅
延素子（△ｔ）４２によつて、第３図でとして
示された第２のシフト・クロツクSH−CL２が、
位置２１〜nmにおける双安定記憶素子に対して
のみ発生される。位置１１〜１ｍの双安定記憶素
子に対しては、ANDゲート４１により切り換え
られる遅延素子（△ｔ）４０によつて、と表示
される第２のシフト・クロツクが発生される。
ANDゲート４１用の制御信号は、ライン１７ａ
上で、メンテナンス及びサービス・プロセツサ６
から転送される。ANDゲート４１の他の２つの
ゲートは、シフト・クロツクSH−CL１を転送す
るライン１５に接続されている。

第４図のＡ（１１，１２，…１ｍ）〜Ａ（ｎ１，
ｎ２，…nm）は、シフト・パルスの対SH−CL
１及びSH−CL２により、レジスタ・ステージ１
１，１２，…，１ｍ；２１，２２，…２ｍ，３
１，３２，…３ｍ；４１，４２，…４ｍ；の内容
がアキユムレータのステージ５１，５２，…，５
ｍに供給されるタイミングを明瞭に図示してい
る。値Ａ（ｉ，ｊ）が利用できる時期は、第４図
における上述のＡ（１１，１２，…１ｍ）〜Ａ（ｎ
１，ｎ２，…nm）によつて示されている。

ｎ個のシフト・パルス対SH−CL１，SH−CL
２の転送の終了後、シフト・レジスタ部分チエイ
ン内に配列されているプロセツサ９のすべての双
安定記憶素子の状態または内容が署名発生回路３
０に送られ、そこでそれらの状態または内容は、
予定の所望の値と比較するために、双安定回路素
子５１〜５ｍにおいて蓄積された値として利用可
能となる。その値の蓄積は、テスト・パターン・
アキユムレータのシフト・クロツク対ACCU CL
１及びACCU CL２によつて作用を受ける。

第２図のテスト・パターン・アキユムレータの
構造によつて図示されるように、双安定記憶素子
５１〜５ｍのスレーブ・フリツプ・フロツプに記
憶されたビツトは、どの場合にも、プロセツサの
チツプの双安定回路素子から受け取つたビツトと
EX−OR演算される。蓄積するため、それらの
ビツトはAND演算によつて結合される。

アキユムレータ・クロツクACCU CL２の最後
のパルスｎが加えられた後、その時点でテスト・
パターン・アキユムレータに記憶されている署名
が、比較論理回路（VL）５８中で、予定の所望
の値と比較され、不一致の場合テスト・フリツ
プ・フロツプ（TFF）５９がセツトされる。こ
の処理は、テスト・クロツク発生器及びカウンタ
２８によつて発生されライン６３上でテスト・フ
リツプ・フロツプ５９に供給される信号SCLによ
つてタイミング制御される。その発生タイミング
は第４図の信号で示されている。

e4 エラー・テスト装置の他の実施例 第２図に示すテスト装置と同様に、第３図の回
路装置はマイクロ命令またはそのような命令（例
えば排他的OR累算）の単一サブサイクルの実行
後にプロセツサの内部記憶素子の状態を蓄積する
働きを有する。

こうして、以前に実行されたマイクロ命令また
はそのような命令のサブサイクルによつて、テス
トまたはテスト入力パターンが発生される。そし
て、次のマイクロ命令の実行後に、個々の記憶素
子中に結果のパターンが得られる。このパターン
は、次の１つのみのマイクロ命令を実行するため
の入力テストまたはテスト・パターンとして働
き、第２のマイクロ命令の実行後発生される。第
３のマイクロ命令が実行される前の蓄積後に、正
しい入力テストまたはテスト・パターンがプロセ
ツサの内部記憶素子に維持されることを保証する
ために、蓄積の間にスイツチ４４(i)が付勢され
る。これにより内部記憶素子の状態情報が循環的
にシフトされ、以てもとの情報が保持される。

命令によつて発生されたテスト・パターンとラ
ンダム・テスト・パターンを結合することにより
テスト・パターンを改善するために、第２図に示
した回路装置が第３図に原理として示すかたちに
拡張される。この拡張された装置は、第２のスイ
ツチ７１，７２，…７ｍと接続ライン７０，７
４，７５，７６，７７，７８，７９とを追加され
てなり、これらは循環的シフトの間に、内部記憶
素子からなるシフト・リングの上端（記憶素子１
１，１２，…１ｍ）の記憶素子の内容ではなく、
アキユムレータの個々の蓄積された中間値がフイ
ードバツクされることを保証する働きがある。

蓄積された値はスレーブ・ラツチ（SLT）５
１からライン７４上に供給され、スイツチ７１を
経て位置ｎ１におけるマスター・ラツチ（MLT）
に至る。さらなるフイードバツク動作は、最終的
に、スレーブ・ラツチ（SLT）５ｍからスイツ
チ７ｍを経由する最後のフイードバツク動作が、
位置nmにおけるマスター・ラツチ（MLT）に及
ぶまで、スレーブ・ラツチ（SLT）５２からラ
イン７５上でスイツチ７２を経由して位置ｎ２等
におけるマスター・ラツチ等に実行される。これ
らのスイツチは、ライン７０及び信号GRPを
介して、テスト・クロロツク発生器及びカウンタ
２８によつて制御される。

テスト・パターン・アキユムレータの中間的な
値による循環的なシフト動作は、内部記憶素子
に、第２のマイクロ命令実行後のテスト・パター
ンとは異なる新しいテスト・パターンをつくり出
す。そして、機能的クロツクＦ−CLの印加後、
蓄積された新しい結果パターンが得られ、これに
よりテスト・アキユムレータの個々の中間的な値
による部分的なシフト・チエインにおける循環シ
フトが別の新しいテスト・パターンをもたらす。

部分的なシフト・チエインにおける２つの循環
シフトを結合することによつて、スペースを節約
できる方法により、きわめて多様なテスト・パタ
ーンが得られる。そして、このことは、マイクロ
命令テスト・プログラムの実行の間の広いエラー
検出範囲につながる。また、マイクロ命令テスト
プログラム実行の間の時期に実行されたマイクロ
命令が、第３図に基づき変更されたテスト・パタ
ーンのランダムな性質を決定する。

ランダム・テスト・パターンの時間的なシーケ
ンスが第４図のGPRと、SE（ｎ１，ｎ２…，
nm）〜SE（１１，１２，…１ｍ）により示され
ている。この特殊なテスト・モードは、信号
GRPによりセツトされる。この信号は、テス
ト・クロツク発生器及びカウンタ２８がライン７
０上でスイツチ７１〜１ｍに加えるものであり、
蓄積されたデータが、個々の段のステージのスレ
ーブ・ラツチSLTから、それに対応する部分シ
フト・チエインの第１のステージのマスター・ラ
ツチに供給されるように、スイツチ７１〜７ｍを
セツトする。このように、信号に応答して、す
なわちスイツチ７１〜７ｍがシフト・クロツク
SH−CL１の個別の次のパルスによつて切換えら
れると、テスト・アキユムレータのスレーブ・ラ
ツチ・ステージからの最初の蓄積値がすべての部
分チエイン、すなわちステージｎ１，ｎ２，…，
nmの最下底のシフト・レジスタに入力される。
そして、さらにシフト・パルス対SH−CL１，
SH−CL２を加えることにより、シフト・レジス
タ部分チエインのすべてのステージにランダム・
テスト・データが加えられることになる。尚、テ
スト信号の印加は結果データの発生と並行的に行
なわれることを再度指摘しておこう。

Ｆ 発明の効果 以上のように、この発明によれば、エラー診断
装置において、命令のマシン・サイクルの実行毎
に予定のデータと結果データを比較するようにし
たので、結果データを保持するためのフリツプ・
フロツプが少なくて済み、よつてエラー診断装置
を、テストすべきプロセツサと同一のチツプ上に
形成することができる。このことは、エラー診断
動作を高速で実行できることを意味する。また、
マシン・サイクル毎の比較により、命令の２次的
な機能をも診断できるという効果が得られる。

【図面の簡単な説明】

第１図は、本発明が適用されるシステムの概要
ブロツク図、第２図は、本発明のエラー・テスト
装置のブロツク回路図、第３図は、第２図の構成
を一部変更したエラー・テスト装置のブロツク回
路図、第４図は、第２図及び第３図の回路の動作
を示す信号のタイムチヤートである。 ９……データ処理装置（プロセツサ）、２０…
…論理回路、２３，２４……記憶素子、５８……
比較手段、５９……エラー表示手段、３０……署
名発生回路、５１，５２，…，５ｍ……テスト・
アキユムレータ、２８……テスト・クロツク発生
器及びカウンタ、２９……テスト・メモリ、１
１，１２，…１ｍ……インターフエース・レジス
タ、９……システム・バス。

Claims (1)

1. 【特許請求の範囲】 １ システム・バスに接続された複数のデータ処
   理プロセツサと、 データ処理プロセツサ内の複数の論理サブシス
   テムに動作的に結合した並列伝送路と、 各論理サブシステムを相互接続し、エラー・テ
   スト・モードの間、並列伝送路に沿つて相互に独
   立してシスト動作する複数のシフト・レジスタ・
   チエインを確立するよう結合するLSSD方式のフ
   リツプ・フロツプ型の記録素子手段と、 各シフト・レシスタ・チエインにテスト・デー
   タ及びシフト・クロツク信号を供給すると共にテ
   スト結果データを受信してエラーの解析又は診断
   を行うためのテスター・プロセツサと、 を含むデータ処理装置のエラー・テスト装置にお
   いて、 各データ処理プロセツサ・チツプは、テスト・
   アキユムレータ手段、テスト・クロツク発生手段
   及びテスト命令メモリから構成されていて、シス
   テム・バスと各シフト・レジスタ・チエインのデ
   ータ流の最下流とに動作的に結合しているシグネ
   チヤ発生回路を含んでおり、 上記シグネチヤ発生回路は、マイクロ命令のエ
   ラー・テストにおいてその命令により始動される
   上記テスト・クロツク発生手段の制御の下に、マ
   イクロ命令の実行前及び実行線の上記記憶素子手
   段の状態を、各々、表わす切期状態データ及び更
   新状態データを上記アキユムレータ手段に上記並
   列シスト・レジスタ・チエンを介して入力して累
   算させると共にこの累算更新データを比較のため
   アキユムレータ手段から並列に出力させるように
   構成されている事を特徴とする、並列伝送路に結
   合した全論理サブシステムを並列にテストする上
   記エラー・テスト装置。