JPH077345B2 - 論理回路ブロックの自己診断回路 - Google Patents
論理回路ブロックの自己診断回路Info
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- JPH077345B2 JPH077345B2 JP1160206A JP16020689A JPH077345B2 JP H077345 B2 JPH077345 B2 JP H077345B2 JP 1160206 A JP1160206 A JP 1160206A JP 16020689 A JP16020689 A JP 16020689A JP H077345 B2 JPH077345 B2 JP H077345B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はVLSI内の論理回路ブロックの自己診断回路、特
に特定の論理回路ブロックのみを選択してその良否を判
定しうる自己診断回路に関するものである。
に特定の論理回路ブロックのみを選択してその良否を判
定しうる自己診断回路に関するものである。
（従来の技術） VLSI（大規模集積回路）内に診断回路を内蔵させ、外部
から簡単な信号を与えることにより論理回路ブロックを
自己診断させてゆく方式は従来から行なわれている。し
かしながら、VLSIの一層の大規模化、複雑化、高機能化
が進むにつれて、より診断の容易な自己診断方式が要求
されている。
から簡単な信号を与えることにより論理回路ブロックを
自己診断させてゆく方式は従来から行なわれている。し
かしながら、VLSIの一層の大規模化、複雑化、高機能化
が進むにつれて、より診断の容易な自己診断方式が要求
されている。
一般に論理回路自己診断方式は、「ジグネチャ解析」を
基本とし、テストしようとする対象回路ブロックの出力
レジスタが線型フィードバックシフトレジスタ（LFSR）
を構成するようにしてテストパターン発生器から発生さ
れるテストパターンに応じて前記対象回路ブロックの出
力を順次、LFSRに印加してゆき（シグネチャ圧縮とい
う）、所定の診断シーケンス終了後、LFSRの内容（該診
断のシグネチャ）を予め用意された所定値と比較し、自
動的に論理回路ブロックの良否を判定するというもので
ある。
基本とし、テストしようとする対象回路ブロックの出力
レジスタが線型フィードバックシフトレジスタ（LFSR）
を構成するようにしてテストパターン発生器から発生さ
れるテストパターンに応じて前記対象回路ブロックの出
力を順次、LFSRに印加してゆき（シグネチャ圧縮とい
う）、所定の診断シーケンス終了後、LFSRの内容（該診
断のシグネチャ）を予め用意された所定値と比較し、自
動的に論理回路ブロックの良否を判定するというもので
ある。
自己診断の良否判定の形態としては様々なものが存在す
る。まず、前記の如く、該自己診断回路が搭載されたVL
SIチップ上に自己診断の上記所定値と実行結果の比較回
路をインプリメントしておき、自己診断の実行結果を簡
単な良否信号にしてより上位レベルの制御手段またはチ
ップ外部に出力する方式がある。次に、上記所定値は必
ずしもチップ上にインプリメントされている必要はない
ことから、診断結果をチップ外部に読出し可能なレジス
タに格納して、良否判定はより上位のレベルの制御（機
械語命令プログラム制御等）やLSIテスタを利用して行
なう、という方式がある。ここで、診断結果の格納手段
たるレジスタとしては、自己診断対象の各回路ブロック
の出力レジスタとは異なるレジスタが用いられることも
あるが、LFSRの内容（ジグネチャ）は、診断開始以降に
印加されたパターンの履歴を保持するという特徴を有す
るため、診断時にLFSRを構成する各回路ブロックの出力
レジスタは、各診断結果の格納手段として用いることも
可能であり、一般によく行われる。
る。まず、前記の如く、該自己診断回路が搭載されたVL
SIチップ上に自己診断の上記所定値と実行結果の比較回
路をインプリメントしておき、自己診断の実行結果を簡
単な良否信号にしてより上位レベルの制御手段またはチ
ップ外部に出力する方式がある。次に、上記所定値は必
ずしもチップ上にインプリメントされている必要はない
ことから、診断結果をチップ外部に読出し可能なレジス
タに格納して、良否判定はより上位のレベルの制御（機
械語命令プログラム制御等）やLSIテスタを利用して行
なう、という方式がある。ここで、診断結果の格納手段
たるレジスタとしては、自己診断対象の各回路ブロック
の出力レジスタとは異なるレジスタが用いられることも
あるが、LFSRの内容（ジグネチャ）は、診断開始以降に
印加されたパターンの履歴を保持するという特徴を有す
るため、診断時にLFSRを構成する各回路ブロックの出力
レジスタは、各診断結果の格納手段として用いることも
可能であり、一般によく行われる。
第２図（ａ）は従来技術による自己診断方式を実現する
回路のブロック図を示す。同図において、１−1,1−2,2
−３はテストすべき回路ブロック、２−1,2−2,2−３は
テストするか否かを示すフリップフロップ（FF）、３−
1,3−2,3−３はテスト結果を格納するフリップフロップ
（FF）、４−1,4−2,4−３はオアゲート、５はアンドゲ
ートを示す。l1はリセット信号Ｒの入力線、l2は開始信
号STの入力線、l3，l4，l5は終終了信号EN1，EN2，EN3
の出力線、l6，l7，l8はテスト結果の「良」信号の線、
l9は自己診断結果の「良」信号Ｇを出力する線を示す。
回路のブロック図を示す。同図において、１−1,1−2,2
−３はテストすべき回路ブロック、２−1,2−2,2−３は
テストするか否かを示すフリップフロップ（FF）、３−
1,3−2,3−３はテスト結果を格納するフリップフロップ
（FF）、４−1,4−2,4−３はオアゲート、５はアンドゲ
ートを示す。l1はリセット信号Ｒの入力線、l2は開始信
号STの入力線、l3，l4，l5は終終了信号EN1，EN2，EN3
の出力線、l6，l7，l8はテスト結果の「良」信号の線、
l9は自己診断結果の「良」信号Ｇを出力する線を示す。
なお、前記各FFの構成は第２図（ｂ）に示すようなＤ型
FFとなっておりクロック信号CLKの立上りでデータをラ
ッチする回路となっている。但し第２図（ａ）において
はクロック信号入力CLKは省略してある。
FFとなっておりクロック信号CLKの立上りでデータをラ
ッチする回路となっている。但し第２図（ａ）において
はクロック信号入力CLKは省略してある。
このように構成された第２図（ａ）において、自己診断
を行なうには、線l1からリセット信号Ｒ（Ｒ＝１）を与
え、回路全体の初期化を行なう。
を行なうには、線l1からリセット信号Ｒ（Ｒ＝１）を与
え、回路全体の初期化を行なう。
これによりFF2−１〜２−３およびFF3−１〜３−３は全
てリセットされると共に、各回路ブロック２−１〜２−
３中の図示しない入力レジスタ、出力レジスタ、カウン
タ等もリセットされることになる。
てリセットされると共に、各回路ブロック２−１〜２−
３中の図示しない入力レジスタ、出力レジスタ、カウン
タ等もリセットされることになる。
次にリセット信号ＲはＲ＝０に戻りl2に開始信号ST＝１
を与え回路ブロック１−１から診断（テスト）を開始す
る。これによってFF2−１の出力Ｂが１となり、回路ブ
ロック１−１内でジグネチャ解析手法などによる自己診
断が行なわれる。そして回路ブロック１−１の診断が終
了すると終了信号EN1および「良」信号G1が前記ブロッ
ク１−１から出力される。ここで、G1＝１が「良」、G1
＝０が「不良」に対応するものとしておく（G2，G3も同
様）。こうして出力されたEN1によりFF2−１のリセット
を行なうと共にFF2−２の自己診断を開始させる。この
ようにして回路ブロック１−１〜１−３の連続診断が行
なわれてゆき、テスト結果信号G1，G2，G3が順次FF3−
１〜３−３に取込まれ、リセット信号Ｒが入力されない
限り後者のFF3−１〜３−３の状態は保持されアンドゲ
ート５の入力にそれぞれ与えられる。
を与え回路ブロック１−１から診断（テスト）を開始す
る。これによってFF2−１の出力Ｂが１となり、回路ブ
ロック１−１内でジグネチャ解析手法などによる自己診
断が行なわれる。そして回路ブロック１−１の診断が終
了すると終了信号EN1および「良」信号G1が前記ブロッ
ク１−１から出力される。ここで、G1＝１が「良」、G1
＝０が「不良」に対応するものとしておく（G2，G3も同
様）。こうして出力されたEN1によりFF2−１のリセット
を行なうと共にFF2−２の自己診断を開始させる。この
ようにして回路ブロック１−１〜１−３の連続診断が行
なわれてゆき、テスト結果信号G1，G2，G3が順次FF3−
１〜３−３に取込まれ、リセット信号Ｒが入力されない
限り後者のFF3−１〜３−３の状態は保持されアンドゲ
ート５の入力にそれぞれ与えられる。
自己診断終了信号ENおよび診断結果信号Ｇ＝G1・G2・
G3）はVLSI内部の上位レベルの制御ブロック（図示せ
ず）に戻され、自己診断動作は終了する。上記制御ブロ
ックは、Ｇ＝１のとき自己診断を受けた回路ブロックが
全て正常（即ちG1＝１かつG2＝１かつG3＝１）と判定
し、Ｇ＝０のとき、上記回路ブロック内のいずれかに故
障が存在すると判定することになる。
G3）はVLSI内部の上位レベルの制御ブロック（図示せ
ず）に戻され、自己診断動作は終了する。上記制御ブロ
ックは、Ｇ＝１のとき自己診断を受けた回路ブロックが
全て正常（即ちG1＝１かつG2＝１かつG3＝１）と判定
し、Ｇ＝０のとき、上記回路ブロック内のいずれかに故
障が存在すると判定することになる。
自己診断の構成例としては、本従来例以外にも様々な形
態が存在する。例えば、ある自己診断対象の回路ブロッ
クの出力レジスタが次の自己診断対象の回路ブロックの
入力レジスタと共通になっていることもあり得る。ま
た、自己診断の対象となる回路ブロックが多数（Ｎ）に
なった場合、各回路ブロックにつき１個の診断実行中の
表示用FFを置かず、概略log2Ｎ個のFFの出力をデコード
して各診断の実行中を示すことも考えられる。但し、こ
うした表面的な形態の相違は後述する本発明にとっては
本質的なものではなく、本発明の趣旨に則って本発明を
適用可能である。
態が存在する。例えば、ある自己診断対象の回路ブロッ
クの出力レジスタが次の自己診断対象の回路ブロックの
入力レジスタと共通になっていることもあり得る。ま
た、自己診断の対象となる回路ブロックが多数（Ｎ）に
なった場合、各回路ブロックにつき１個の診断実行中の
表示用FFを置かず、概略log2Ｎ個のFFの出力をデコード
して各診断の実行中を示すことも考えられる。但し、こ
うした表面的な形態の相違は後述する本発明にとっては
本質的なものではなく、本発明の趣旨に則って本発明を
適用可能である。
（発明が解決しようとする課題） 上記したように、従来技術による自己診断方式は、ゴー
（GO）およびノー・ゴー（NO GO）テストであるため論
理回路の不良解析には不向きであり、かつ複雑な自己診
断が十分に行なえなかった。
（GO）およびノー・ゴー（NO GO）テストであるため論
理回路の不良解析には不向きであり、かつ複雑な自己診
断が十分に行なえなかった。
また、特定の回路ブロックのみを直接選択して診断する
ことができず、診断シーケンスの中で順次実行する以外
になかった。
ことができず、診断シーケンスの中で順次実行する以外
になかった。
しかしながら、VLSIの大規模化、複雑化、高性能化が今
後、一層進展するにつれて自己診断シーケンスも複雑か
つ長くなるので診断シーケンスに乱れを生ずると後続の
回路ブロックの必要な診断が困難となり多大な影響を受
けるものであった。
後、一層進展するにつれて自己診断シーケンスも複雑か
つ長くなるので診断シーケンスに乱れを生ずると後続の
回路ブロックの必要な診断が困難となり多大な影響を受
けるものであった。
この発明の目的は、特定の回路ブロックを独立に選択し
て診断することにより、複数の論理ブロックを効果的に
診断することができる自己診断方式を提供することであ
る。
て診断することにより、複数の論理ブロックを効果的に
診断することができる自己診断方式を提供することであ
る。
［発明の構成］ （問題点を解決するための手段） 上記課題を解決するために、集積回路内部に設けられた
複数の回路ブロックの１つを特定して、その回路のみの
自己診断を行うことの可能な自己診断回路であって、前
記複数の回路ブロックの夫々に対して１対１に設けら
れ、自己診断を行うべき前記特定の回路ブロックを選択
する第１のフリップフロップと、前記自己診断の実行の
際に夫々の回路ブロックの動作内容を決める回路及び前
記第１のフリップフロップを含むスキャンパスとを備え
たことを特徴とする自己診断回路を提出する。
複数の回路ブロックの１つを特定して、その回路のみの
自己診断を行うことの可能な自己診断回路であって、前
記複数の回路ブロックの夫々に対して１対１に設けら
れ、自己診断を行うべき前記特定の回路ブロックを選択
する第１のフリップフロップと、前記自己診断の実行の
際に夫々の回路ブロックの動作内容を決める回路及び前
記第１のフリップフロップを含むスキャンパスとを備え
たことを特徴とする自己診断回路を提出する。
（作用） 上記のようにスキャン動作可能な構成にすることによっ
て、診断実行状態を表わすFFおよび回路ブロック内で診
断用入力パターン生成回路および終了信号生成回路とな
る該回路ブロック内の入出力レジスタ、カウンタ等の回
路がスキャン動作により独立して設定できると共に、診
断結果を格納しているFFまたはレジスタもスキャン動作
により読出し可能にしている。
て、診断実行状態を表わすFFおよび回路ブロック内で診
断用入力パターン生成回路および終了信号生成回路とな
る該回路ブロック内の入出力レジスタ、カウンタ等の回
路がスキャン動作により独立して設定できると共に、診
断結果を格納しているFFまたはレジスタもスキャン動作
により読出し可能にしている。
（実施例） 第１図（ａ）は本発明による自己診断方式を実現する実
施例としての回路の構成を示し、第１図（ｂ）は第１図
（ａ）のフリップフロップ（FF）の詳細な構成を示す。
施例としての回路の構成を示し、第１図（ｂ）は第１図
（ａ）のフリップフロップ（FF）の詳細な構成を示す。
第１図（ａ）において、１−１〜１−３はテストすべき
回路ブロック、20−１〜20−３は診断実行であるか否か
を示すFF、30−１〜30−３は診断結果FF、４−１〜４−
３はオアゲート、５はアンドゲート、40−１〜40−３は
各回路ブロック内に設けられた入出力レジスタ、カウン
タ等を含む各診断用入力パターン生成回路、各診断シー
ケンスの終了判定および終了信号生成回路であって該回
路および上記FFは後に述べる信号によりスキャン動作
（選択診断動作）が可能となっている。
回路ブロック、20−１〜20−３は診断実行であるか否か
を示すFF、30−１〜30−３は診断結果FF、４−１〜４−
３はオアゲート、５はアンドゲート、40−１〜40−３は
各回路ブロック内に設けられた入出力レジスタ、カウン
タ等を含む各診断用入力パターン生成回路、各診断シー
ケンスの終了判定および終了信号生成回路であって該回
路および上記FFは後に述べる信号によりスキャン動作
（選択診断動作）が可能となっている。
また、この実施例では、診断結果を格納するためにフリ
ップフロップのかわりにレジスタを用い、診断結果をよ
り詳細な形で保持することもできる。即ち、各回路ブロ
ックの自己診断終了直後、該回路ブロックの出力レジス
タの値またはその一部を上記レジスタに転送し、診断結
果を格納することもできる。この場合、l6，l7，l8は診
断結果の転送線（複数本である場合もありうる）、30−
１〜30−３は診断結果格納レジスタということになる。
ただし、各レジスタの内容（複数ビットの配列で示され
る「良」信号G1〜G3）は別々に読出した方が望ましく、
診断結果格納手段がFFで構成される場合のようにアンド
ゲート９を使用した簡単な「良」信号を出力することは
あまり意味をなさない。すなわち、診断結果格納手段が
レジスタである場合はアンドゲート９は不要となる。結
果の格納用レジスタは通常のレジスタでも良いが、シリ
アルまたはパラレルな入力を持つLFSRとすることもでき
る。この場合、すべての自己診断の結果を１個のLFSRで
表現することができる。
ップフロップのかわりにレジスタを用い、診断結果をよ
り詳細な形で保持することもできる。即ち、各回路ブロ
ックの自己診断終了直後、該回路ブロックの出力レジス
タの値またはその一部を上記レジスタに転送し、診断結
果を格納することもできる。この場合、l6，l7，l8は診
断結果の転送線（複数本である場合もありうる）、30−
１〜30−３は診断結果格納レジスタということになる。
ただし、各レジスタの内容（複数ビットの配列で示され
る「良」信号G1〜G3）は別々に読出した方が望ましく、
診断結果格納手段がFFで構成される場合のようにアンド
ゲート９を使用した簡単な「良」信号を出力することは
あまり意味をなさない。すなわち、診断結果格納手段が
レジスタである場合はアンドゲート９は不要となる。結
果の格納用レジスタは通常のレジスタでも良いが、シリ
アルまたはパラレルな入力を持つLFSRとすることもでき
る。この場合、すべての自己診断の結果を１個のLFSRで
表現することができる。
なお、第１図（ａ）で用いられている各構成要素および
入出力線のうち第２図（ａ）に用いられているものと同
じ参照番号を有するものは同じものを示す。この外に、
本発明による第１図（ａ）の回路構成においてはスキャ
ンインデータSIを入力する線l10、スキャンアウトデー
タSOを出力する線l11、CRE信号を入力する線l12を示す
ものが付加されたようになっている。
入出力線のうち第２図（ａ）に用いられているものと同
じ参照番号を有するものは同じものを示す。この外に、
本発明による第１図（ａ）の回路構成においてはスキャ
ンインデータSIを入力する線l10、スキャンアウトデー
タSOを出力する線l11、CRE信号を入力する線l12を示す
ものが付加されたようになっている。
また、第１図（ａ）において、第１図（ｂ）に示したス
キャン動作モード信号Ｔおよび、スキャンインデータSI
を入力する端子は簡素化のため省略している。
キャン動作モード信号Ｔおよび、スキャンインデータSI
を入力する端子は簡素化のため省略している。
なお、この自己診断回路は、スキャン動作モード信号が
ＴがＴ＝０のときはSI入力は無視され、第２図（ｂ）の
ものと全く同じ動作をするがＴ＝１ではSIを入力とする
通常のＤ型FFとなる。
ＴがＴ＝０のときはSI入力は無視され、第２図（ｂ）の
ものと全く同じ動作をするがＴ＝１ではSIを入力とする
通常のＤ型FFとなる。
次に、このように構成された本発明の回路の動作を説明
する。スキャン動作モード信号Ｔ＝０においては、リセ
ット信号ＲおよびCRE信号を同時にオン、すなわち1,1に
して回路全体を初期化した後、開始信号STをオンにすれ
ば自己診断シーケンスに入り、この場合は第２図（ａ）
と同様に、各回路ブロック１−1,1−2,1−３の自己診断
を順次連続的に実行してゆき、その動作は同じであるの
でこれ以上の詳細な説明は省略する。
する。スキャン動作モード信号Ｔ＝０においては、リセ
ット信号ＲおよびCRE信号を同時にオン、すなわち1,1に
して回路全体を初期化した後、開始信号STをオンにすれ
ば自己診断シーケンスに入り、この場合は第２図（ａ）
と同様に、各回路ブロック１−1,1−2,1−３の自己診断
を順次連続的に実行してゆき、その動作は同じであるの
でこれ以上の詳細な説明は省略する。
本発明においては、上記の動作の外に特定の回路ブロッ
ク、例えば回路ブロック１−３のみを独立して実行する
ことが可能となっている。
ク、例えば回路ブロック１−３のみを独立して実行する
ことが可能となっている。
このためには、まず、開始信号ST＝０、リセット信号Ｒ
＝１、CRE＝０、Ｔ＝１にしてスキャン動作モードにし
て、FF20−1,20−2,20−3,信号生成回路40−3,FF30−1,
30−2,30−３に対してそれぞれ0,0,1,診断の初期値,1,
1,0を設定して回路ブロック１−３を選択したのち、Ｔ
＝0,R＝０に変化させればよい。このようにして本発明
においては各種の入力信号を自由に設定することによっ
て、各回路ブロックの診断シーケンスを独立して行なう
ことができる。なお、診断結果は信号ENを検出したの
ち、診断結果の良否を表わす信号Ｇをチェックすれば容
易にわかる。
＝１、CRE＝０、Ｔ＝１にしてスキャン動作モードにし
て、FF20−1,20−2,20−3,信号生成回路40−3,FF30−1,
30−2,30−３に対してそれぞれ0,0,1,診断の初期値,1,
1,0を設定して回路ブロック１−３を選択したのち、Ｔ
＝0,R＝０に変化させればよい。このようにして本発明
においては各種の入力信号を自由に設定することによっ
て、各回路ブロックの診断シーケンスを独立して行なう
ことができる。なお、診断結果は信号ENを検出したの
ち、診断結果の良否を表わす信号Ｇをチェックすれば容
易にわかる。
一般的に言って、各診断シーケンスの終了および次のシ
ーケンスの開始部分のような設計ミスの発生しやすい部
分のテストについても、終了信号生成回路40−ｉ（ｉ＝
1,2,3・・・）に各診断シーケンスの終了直前の値をス
キャン動作モードにセットすることによって容易に行な
うことができる。
ーケンスの開始部分のような設計ミスの発生しやすい部
分のテストについても、終了信号生成回路40−ｉ（ｉ＝
1,2,3・・・）に各診断シーケンスの終了直前の値をス
キャン動作モードにセットすることによって容易に行な
うことができる。
第３図に、診断結果格納手段をLFSR（シリアル入力）と
したときの本発明の実施例を示した。この例では、各回
路ブロックの診断の実行結果は、自己診断全体の最終的
な格納手段となるLFSR51へ転送される。上記診断の実行
結果は、診断中LFSRの構成をとる各回路ブロックの出力
レジスタの内容（複数ビット）で表現されるので、LFSR
51への転送は複数のクロックサイクルにわたる。それゆ
え、終了信号生成回路に加え、診断結果転送信号生成回
路が必要である（これら２種類の信号生成回路および診
断用入力パターン生成回路を41−１〜41−３で示す）。
各回路ブロックの診断結果転送信号をTR1〜TR3とする。
l6〜l8は各回路ブロックの診断実行結果の転送線であ
る。これらの転送信号は例えば転送に必要な時間だけ１
になるようにし、これによりLFSR51への書込みが活性化
されるようにする必要があるが、この追加による回路増
加は一般にごくわずかである。例えば、診断用入力パタ
ーンがカウントアップするカウンタにより与えられる場
合、該カウンタの適当なビットの組合せ信号またはオー
バフロー信号を終了信号といて用いるのが一般的だが、
転送信号も同様にして生成できる。セレクタ61は、どの
転送線のデータをLFSR51に取込むかを選択するためのも
ので、各診断の実行状態を示すFFの出力を選択信号とす
る（いずれかの出力を省くことも可能）。それゆえ、こ
こでは、各診断の終了を示す信号EN1〜EN3は各診断結果
の転送か終了した後に活性化されるような構成となって
いる。なお、LFSR51は、スキャン動作モード信号ＴがＴ
＝１の時読出し可能とするためＴ＝１の時、フィードバ
ックループが電気的に切断され、通常のスキャン動作可
能なレジスタになるようになっていることが必要である
（信号Ｔは図示せず）。
したときの本発明の実施例を示した。この例では、各回
路ブロックの診断の実行結果は、自己診断全体の最終的
な格納手段となるLFSR51へ転送される。上記診断の実行
結果は、診断中LFSRの構成をとる各回路ブロックの出力
レジスタの内容（複数ビット）で表現されるので、LFSR
51への転送は複数のクロックサイクルにわたる。それゆ
え、終了信号生成回路に加え、診断結果転送信号生成回
路が必要である（これら２種類の信号生成回路および診
断用入力パターン生成回路を41−１〜41−３で示す）。
各回路ブロックの診断結果転送信号をTR1〜TR3とする。
l6〜l8は各回路ブロックの診断実行結果の転送線であ
る。これらの転送信号は例えば転送に必要な時間だけ１
になるようにし、これによりLFSR51への書込みが活性化
されるようにする必要があるが、この追加による回路増
加は一般にごくわずかである。例えば、診断用入力パタ
ーンがカウントアップするカウンタにより与えられる場
合、該カウンタの適当なビットの組合せ信号またはオー
バフロー信号を終了信号といて用いるのが一般的だが、
転送信号も同様にして生成できる。セレクタ61は、どの
転送線のデータをLFSR51に取込むかを選択するためのも
ので、各診断の実行状態を示すFFの出力を選択信号とす
る（いずれかの出力を省くことも可能）。それゆえ、こ
こでは、各診断の終了を示す信号EN1〜EN3は各診断結果
の転送か終了した後に活性化されるような構成となって
いる。なお、LFSR51は、スキャン動作モード信号ＴがＴ
＝１の時読出し可能とするためＴ＝１の時、フィードバ
ックループが電気的に切断され、通常のスキャン動作可
能なレジスタになるようになっていることが必要である
（信号Ｔは図示せず）。
マイクロ命令制御の自己診断は、一まとまりの診断用マ
イクロ命令シーケンスにより複数の回路ブロックの診断
がさなれるという点で、やや特殊である。この場合、基
本的にはマイクロ命令による診断全体の実行状態を示す
FFが１個あれば良い。各回路ブロックの自己診断実行の
区別は、診断用マイクロ命令シーケンスを主たる診断対
象の回路ブロック毎に明確に分離できるシーケンスを足
し合せた構成とすることにより可能となる。この際、各
診断シーケンスの最初のステップで必要な初期化がなさ
れる構成になっていれば、分離はさらに容易となる。上
記のように診断用マイクロ命令シーケンスを構成してお
き、マイクロ命令を格納するROMのアドレス入力レジス
タをスキャン動作できるようにしたおけば、目的とする
回路ブロックの診断用マイクロ命令シーケンスの先頭ア
ドレスをスキャン動作で設定して、該マイクロ命令シー
ケンスを実行させることにより、上記回路ブロックの診
断を独立に実行できることとなる。各マイクロ命令シー
ケンスの自己診断実行の時間的長さはマイクロループ数
で決定される。すなわち、マイクロループカウンタが各
回路ブロックの診断の終了判定回路に相当しており、こ
れをスキャン動作できるようにすれば終了判定回路も制
御できる。
イクロ命令シーケンスにより複数の回路ブロックの診断
がさなれるという点で、やや特殊である。この場合、基
本的にはマイクロ命令による診断全体の実行状態を示す
FFが１個あれば良い。各回路ブロックの自己診断実行の
区別は、診断用マイクロ命令シーケンスを主たる診断対
象の回路ブロック毎に明確に分離できるシーケンスを足
し合せた構成とすることにより可能となる。この際、各
診断シーケンスの最初のステップで必要な初期化がなさ
れる構成になっていれば、分離はさらに容易となる。上
記のように診断用マイクロ命令シーケンスを構成してお
き、マイクロ命令を格納するROMのアドレス入力レジス
タをスキャン動作できるようにしたおけば、目的とする
回路ブロックの診断用マイクロ命令シーケンスの先頭ア
ドレスをスキャン動作で設定して、該マイクロ命令シー
ケンスを実行させることにより、上記回路ブロックの診
断を独立に実行できることとなる。各マイクロ命令シー
ケンスの自己診断実行の時間的長さはマイクロループ数
で決定される。すなわち、マイクロループカウンタが各
回路ブロックの診断の終了判定回路に相当しており、こ
れをスキャン動作できるようにすれば終了判定回路も制
御できる。
なお、本発明の自己診断方式はマイクロ命令により制御
可能な論理回路ブロックに対する自己診断にも適用しう
る。なお、この場合の診断シーケンスは一まとまりのマ
イクロ命令シーケンスで表現されるので、その時間的長
さはマイクロループ数で決定される。したがって、ルー
プカウンタをスキャン動作できるようにすることによっ
て終了判定論理回路も制御できる。しかしながら、こう
することによる利点は差してないので、むしろマイクロ
命令を格納するROMのアドレス入力レジスタをスキャン
動作できるようにして各回路ブロックの診断を独立に実
行するとよい。ただし、この場合に、マイクロ命令を格
納するROMの出力レジスタは、スキャン動作中に異常が
生じないようにスキャン動作モード信号Ｔを利用して、
必要な期間NOP（No operation）マイクロ命令を出力す
るようにする。
可能な論理回路ブロックに対する自己診断にも適用しう
る。なお、この場合の診断シーケンスは一まとまりのマ
イクロ命令シーケンスで表現されるので、その時間的長
さはマイクロループ数で決定される。したがって、ルー
プカウンタをスキャン動作できるようにすることによっ
て終了判定論理回路も制御できる。しかしながら、こう
することによる利点は差してないので、むしろマイクロ
命令を格納するROMのアドレス入力レジスタをスキャン
動作できるようにして各回路ブロックの診断を独立に実
行するとよい。ただし、この場合に、マイクロ命令を格
納するROMの出力レジスタは、スキャン動作中に異常が
生じないようにスキャン動作モード信号Ｔを利用して、
必要な期間NOP（No operation）マイクロ命令を出力す
るようにする。
［発明の効果］ 以上述べたように、本発明は特定の回路ブロックを独立
に選択して診断ができると共に各診断シーケンスの終了
直前から、次のシーケンスの開始までエラーの生じやす
い部分のチェックが行なえる。また、マイクロ命令制御
方式の自己診断においてマイクロ命令を格納するROMの
入力レジスタをスキャン動作できるような構成にするこ
とによって任意のアドレスからマイクロ命令自己診断が
実行しうる。
に選択して診断ができると共に各診断シーケンスの終了
直前から、次のシーケンスの開始までエラーの生じやす
い部分のチェックが行なえる。また、マイクロ命令制御
方式の自己診断においてマイクロ命令を格納するROMの
入力レジスタをスキャン動作できるような構成にするこ
とによって任意のアドレスからマイクロ命令自己診断が
実行しうる。
したがって本発明による自己診断方式を大規模な集積回
路に組み込むことによって、各論理ブロックの効果的な
診断が行なえる。
路に組み込むことによって、各論理ブロックの効果的な
診断が行なえる。
第１図（ａ）は本発明による自己診断方式を実現する回
路の実施例、 第１図（ｂ）は第１図（ａ）のフリップフロップ回路の
詳細な構成図、 第２図（ａ）は従来技術による自己診断回路、 第２図（ｂ）は第２図（ａ）のフリップフロップ回路の
詳細な構成図、第３図は、本発明による自己診断方式を
実現する回路の他の実施例、をそれぞれ示す。 図中、１−１〜１−３は各回路ブロック、20−１〜20−
３は自己診断実行用フリップフロップ（FF）、30−１〜
30−３は診断結果格納用FF、40−１〜40−３は診断用入
力パターン生成回路および終了信号生成回路（入出力レ
ジスタ、カウンタ等）、41−１〜41−３は診断用入力パ
ターン生成回路、終了信号生成回路（入出力レジスタ、
カウンタ等）および診断結果転送信号生成回路、51は診
断結果格納用LFSR（スキャン動作可能）、61はセレク
タ、４−１〜４−３はオアゲート、５、71はアンドゲー
トを示す。
路の実施例、 第１図（ｂ）は第１図（ａ）のフリップフロップ回路の
詳細な構成図、 第２図（ａ）は従来技術による自己診断回路、 第２図（ｂ）は第２図（ａ）のフリップフロップ回路の
詳細な構成図、第３図は、本発明による自己診断方式を
実現する回路の他の実施例、をそれぞれ示す。 図中、１−１〜１−３は各回路ブロック、20−１〜20−
３は自己診断実行用フリップフロップ（FF）、30−１〜
30−３は診断結果格納用FF、40−１〜40−３は診断用入
力パターン生成回路および終了信号生成回路（入出力レ
ジスタ、カウンタ等）、41−１〜41−３は診断用入力パ
ターン生成回路、終了信号生成回路（入出力レジスタ、
カウンタ等）および診断結果転送信号生成回路、51は診
断結果格納用LFSR（スキャン動作可能）、61はセレク
タ、４−１〜４−３はオアゲート、５、71はアンドゲー
トを示す。
Claims (4)
- 【請求項１】集積回路内部に設けられた複数の回路ブロ
ックの１つを特定して、その回路のみの自己診断を行う
ことの可能な自己診断回路であって、前記複数の回路ブ
ロックの夫々に対して１対１に設けられ、自己診断を行
うべき前記特定の回路ブロックを選択する第１のフリッ
プフロップと、前記自己診断の実行の際に夫々の回路ブ
ロックの動作内容を決める回路及び前記第１のフリップ
フロップを含むスキャンパスとを備えたことを特徴とす
る自己診断回路。 - 【請求項２】前記複数の回路ブロックの夫々に対して１
対１に設けられた第２のフリップフロップを更に備え、
前記自己診断の結果は前記第２のフリップフロップに出
力され、前記スキャンパスは前記第２のフリップフロッ
プを含んでいることを特徴とする請求項１に記載の自己
診断回路。 - 【請求項３】前記第２のフリップフロップの入力側に
は、夫々セレクタが設けられており、このセレクタはス
キャン動作モード信号を受け、このスキャン動作モード
信号により入力信号としてスキャンパスから送られてく
る信号と前記自己診断の結果のいずれかを選択して、前
記フリップフロップに転送することを特徴とする請求項
２に記載の自己診断回路。 - 【請求項４】前記複数の回路ブロックに接続され自己診
断の結果を入力するセレクタと、このセレクタに接続さ
れたシフトレジスタを更に備え、前記セレクタは前記第
１のフリップフロップの夫々の出力を制御信号として入
力し、自己診断の行われている前記回路ブロックからの
出力信号を前記シフトレジスタに転送することを特徴と
する請求項１に記載の自己診断回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15401788 | 1988-06-22 | ||
| JP63-154017 | 1988-06-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277849A JPH0277849A (ja) | 1990-03-16 |
| JPH077345B2 true JPH077345B2 (ja) | 1995-01-30 |
Family
ID=15575088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1160206A Expired - Fee Related JPH077345B2 (ja) | 1988-06-22 | 1989-06-22 | 論理回路ブロックの自己診断回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0347906B1 (ja) |
| JP (1) | JPH077345B2 (ja) |
| KR (1) | KR920009635B1 (ja) |
| DE (1) | DE68926265T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW211094B (en) * | 1992-04-30 | 1993-08-11 | American Telephone & Telegraph | Built-in self-test network |
| JP2002100738A (ja) | 2000-09-25 | 2002-04-05 | Toshiba Corp | 半導体集積回路及びテスト容易化回路の自動挿入方法 |
| RU2225013C2 (ru) * | 2002-02-08 | 2004-02-27 | Открытое акционерное общество АК "Туламашзавод" | Автоматизированная система контроля электрических величин аппаратуры электронной |
| JP5353542B2 (ja) * | 2009-08-06 | 2013-11-27 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の試験方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1536147A (en) * | 1975-07-02 | 1978-12-20 | Int Computers Ltd | Data processing systems |
| AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
| EP0181011A2 (en) * | 1984-11-08 | 1986-05-14 | Monolithic Memories, Inc. | A method and circuit detecting the logic state of internal nodes in sequential logic circuits |
| JPS61138177A (ja) * | 1984-12-11 | 1986-06-25 | Fujitsu Ltd | 複数機器の選択方法 |
| US4710931A (en) * | 1985-10-23 | 1987-12-01 | Texas Instruments Incorporated | Partitioned scan-testing system |
-
1989
- 1989-06-22 JP JP1160206A patent/JPH077345B2/ja not_active Expired - Fee Related
- 1989-06-22 EP EP89111371A patent/EP0347906B1/en not_active Expired - Lifetime
- 1989-06-22 DE DE68926265T patent/DE68926265T2/de not_active Expired - Fee Related
- 1989-06-22 KR KR1019890008649A patent/KR920009635B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0347906A2 (en) | 1989-12-27 |
| EP0347906A3 (en) | 1991-03-27 |
| KR920009635B1 (ko) | 1992-10-22 |
| KR910001968A (ko) | 1991-01-31 |
| JPH0277849A (ja) | 1990-03-16 |
| DE68926265D1 (de) | 1996-05-23 |
| EP0347906B1 (en) | 1996-04-17 |
| DE68926265T2 (de) | 1996-10-02 |
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