JP2868213B2 - 個別試験可能論理モジュールを有する論理回路 - Google Patents
個別試験可能論理モジュールを有する論理回路Info
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
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Description
【発明の詳細な説明】 （産業上の利用分野） 本出願は電子ディジタル論理回路に関し、特にこのよ
うな論理回路の試験性を高くする回路に関する。
うな論理回路の試験性を高くする回路に関する。
（従来技術） 集積回路の製造技術が進歩するに従って、１個の集積
回路ディバイスに益々多くの論理機能を含めることがで
きる。現代の集積回路ディバイスは１個の半導体チップ
上に100,000個以上のトランジスタを有し、これらのト
ランジスタは汎用マイクロプロセッサの場合のように複
数の複雑な機能を果たすために相互に接続されている。
しかし、このような超大規模集積回路（VLSI）を内蔵す
るこのような回路の製造は、回路が果たすように意図さ
れている機能の全てをこの回路が遂行することを不可能
にするような回路設計の誤りの存在しないこと、及びそ
の製造中に製造上の欠陥の発生しないことを必要とす
る。これはその製造に先立って設計された回路の検証と
また製造された各回路の電気的試験を必要とする。
回路ディバイスに益々多くの論理機能を含めることがで
きる。現代の集積回路ディバイスは１個の半導体チップ
上に100,000個以上のトランジスタを有し、これらのト
ランジスタは汎用マイクロプロセッサの場合のように複
数の複雑な機能を果たすために相互に接続されている。
しかし、このような超大規模集積回路（VLSI）を内蔵す
るこのような回路の製造は、回路が果たすように意図さ
れている機能の全てをこの回路が遂行することを不可能
にするような回路設計の誤りの存在しないこと、及びそ
の製造中に製造上の欠陥の発生しないことを必要とす
る。これはその製造に先立って設計された回路の検証と
また製造された各回路の電気的試験を必要とする。
しかし、回路の複雑性が増大するにつれて、回路中の
各ディバイスを検証し電気的に試験することのコストと
困難性が増加する。電気試験の立場からすると、VLSI回
路の各トランジスタが正しく機能することを全て検証す
るためには、各トランジスタを個別に理論的に動作させ
ることが可能でなければならない（ディジタル的な意味
でスタックオープン（stuck−open）でもスタッククロ
ーズ（stuck−closed）でもないことを確かめる）だけ
でなく、回路中の他のトランジスタとの関係で全ての動
作上の可能な組み合わせにおいて動作させることが可能
でなければならない。更に、VSLI回路の特定の回路構成
の場合そのトランジスタの一部は特定の組み合わせ以外
アクセス不可能である可能性があり、これによって非常
に特殊な信号パターンが与えられなければ欠陥が隠され
ている可能性がある。しかし、各トランジスタに対して
長時間を要する各組合わせに関して各回路を動作させる
ために必要とされる試験装置の高いコストを考えれば、
製造された回路についてそのような試験を100％行うた
めのコストは莫大なものである。このことが過去におい
て集積回路のメーカーにチップ中の能動ディバイスの全
数試験を怠らせ、製品の品質水準が最適水準以下となっ
た。
各ディバイスを検証し電気的に試験することのコストと
困難性が増加する。電気試験の立場からすると、VLSI回
路の各トランジスタが正しく機能することを全て検証す
るためには、各トランジスタを個別に理論的に動作させ
ることが可能でなければならない（ディジタル的な意味
でスタックオープン（stuck−open）でもスタッククロ
ーズ（stuck−closed）でもないことを確かめる）だけ
でなく、回路中の他のトランジスタとの関係で全ての動
作上の可能な組み合わせにおいて動作させることが可能
でなければならない。更に、VSLI回路の特定の回路構成
の場合そのトランジスタの一部は特定の組み合わせ以外
アクセス不可能である可能性があり、これによって非常
に特殊な信号パターンが与えられなければ欠陥が隠され
ている可能性がある。しかし、各トランジスタに対して
長時間を要する各組合わせに関して各回路を動作させる
ために必要とされる試験装置の高いコストを考えれば、
製造された回路についてそのような試験を100％行うた
めのコストは莫大なものである。このことが過去におい
て集積回路のメーカーにチップ中の能動ディバイスの全
数試験を怠らせ、製品の品質水準が最適水準以下となっ
た。
回路設計者は、このようなVSLI回路の試験効率を改善
するためにスタックフォルト（stuck−fault）モデル技
術を使用してきた。スタックフォルトモデルは個々のト
ランジスタにおいてスタックオープンまたはスタックク
ローズの欠陥を指向するものではなくて論理回路のスタ
ックハイ及びスタックロー出力を結果するこのような欠
陥のあるトランジスタ（及び欠陥のある相互接続）の影
響を指向している。従って論理回路の動作のために最小
のテストパターンが作られ、このようなテストパターン
はもし欠陥の存在する場合にはスタックハイ（stuck−h
igh）及びスタックロー（stuck−low）の出力を出すよ
うに設計された回路に対する入力である。このような技
術はVSLI回路の試験効率を改善するのに成功した。
するためにスタックフォルト（stuck−fault）モデル技
術を使用してきた。スタックフォルトモデルは個々のト
ランジスタにおいてスタックオープンまたはスタックク
ローズの欠陥を指向するものではなくて論理回路のスタ
ックハイ及びスタックロー出力を結果するこのような欠
陥のあるトランジスタ（及び欠陥のある相互接続）の影
響を指向している。従って論理回路の動作のために最小
のテストパターンが作られ、このようなテストパターン
はもし欠陥の存在する場合にはスタックハイ（stuck−h
igh）及びスタックロー（stuck−low）の出力を出すよ
うに設計された回路に対する入力である。このような技
術はVSLI回路の試験効率を改善するのに成功した。
スタックフォルトモデル及び関連するパターンの発生
に関連して、協同回路が特にVSLI回路の試験性を改善す
ることを指向するVSLI回路に含まれることができる。こ
の協同回路の一つの構成は論理回路におけるスキォンバ
ス（scan path）である。スキャンバスは一連の同期し
てクロックされたマスター／スレーブラッチによって構
成され、これらの各々は論理回路における特定のノード
に接続されている。これらのラッチはシリアルデータス
トリーム（“スキャンイン（scan in）”）でロード（l
oad）されそれらの内容を論理回路のノードに提供する
こどでき、論理回路のノードを予め決められた状態にプ
リセットする。論理回路はそこで通常の状態で動作させ
られることができ、その結果ラッチノードがラッチに記
憶された動作が行われる。ラッチの内容を直列にアンロ
ード（un load）することによって（“スキャンアウト
（scan out）”）、関連ノードにおける動作の結果が読
み取られる。多くの異なったデータパターンでこの動作
を繰り返すことによって、少ない試験時間とコストで論
理回路の全ての必要な組み合わせを試験する。このよう
なデータをスキャンする技術は「VSLI設計（VLSI Desig
n）」の「試験性のスキャン技術に対する設計の概論（A
Survey of Design for Testability scan Technique
s）」（Vol.5、No.12、38−61頁、1984年12月）でE.J.
マッククルスキー（McCluskey）によって論じられてい
る。
に関連して、協同回路が特にVSLI回路の試験性を改善す
ることを指向するVSLI回路に含まれることができる。こ
の協同回路の一つの構成は論理回路におけるスキォンバ
ス（scan path）である。スキャンバスは一連の同期し
てクロックされたマスター／スレーブラッチによって構
成され、これらの各々は論理回路における特定のノード
に接続されている。これらのラッチはシリアルデータス
トリーム（“スキャンイン（scan in）”）でロード（l
oad）されそれらの内容を論理回路のノードに提供する
こどでき、論理回路のノードを予め決められた状態にプ
リセットする。論理回路はそこで通常の状態で動作させ
られることができ、その結果ラッチノードがラッチに記
憶された動作が行われる。ラッチの内容を直列にアンロ
ード（un load）することによって（“スキャンアウト
（scan out）”）、関連ノードにおける動作の結果が読
み取られる。多くの異なったデータパターンでこの動作
を繰り返すことによって、少ない試験時間とコストで論
理回路の全ての必要な組み合わせを試験する。このよう
なデータをスキャンする技術は「VSLI設計（VLSI Desig
n）」の「試験性のスキャン技術に対する設計の概論（A
Survey of Design for Testability scan Technique
s）」（Vol.5、No.12、38−61頁、1984年12月）でE.J.
マッククルスキー（McCluskey）によって論じられてい
る。
この技術が進歩するに従って、集積回路のユーザーは
ユーザーのアップリケーションに特有の機能を遂行する
ために、特別に設計製作された集積回路を希望してい
る。このような集積回路の形式は特定用途向け集積回路
（ASIC）と呼ばれている。ASICディバイスがプログラム
可能な特別機能のソフトウエアを持つことのできる汎用
マイクロプロセッサと価格競争力があり、小規模集積回
路でできた基板設計と価格競争力があるためには、ASIC
回路の設計時間が短くなければならず、ASIC回路が低コ
ストで製造可能でなければならない。従って、このよう
な回路の設計上モジュールになっていて、モジュールの
各々が一定の機能を果たすことは有用であり、その結果
以前に設計した回路モジュールの組み合わせによって特
定の目的のために新しい回路を作ることができる。この
ようなアプローチはまた非ASICマイクロコンピュータお
よびマイクロプロセッサに使用されることができる。最
終製品に関係なく、モジュールに対するアプロッチを使
用することによって設計者は以前に検証されて製造可能
であるとが既に証明されている論理を使用することがで
きる。しかし、最初に集積回路に取り付ける場合に、も
し１個のスキャンパスを利用している論理モジュールが
新しい回路アップリケーションに取り付けられるなら
ば、新しいテストパターンが新しいディバイスに必要と
され、これによって設計製造のサイクルタイムが長くな
る。更に、最初のスキャンパスの破壊が新しいディバイ
スのスキャンパスの効率を削減する可能性がある。
ユーザーのアップリケーションに特有の機能を遂行する
ために、特別に設計製作された集積回路を希望してい
る。このような集積回路の形式は特定用途向け集積回路
（ASIC）と呼ばれている。ASICディバイスがプログラム
可能な特別機能のソフトウエアを持つことのできる汎用
マイクロプロセッサと価格競争力があり、小規模集積回
路でできた基板設計と価格競争力があるためには、ASIC
回路の設計時間が短くなければならず、ASIC回路が低コ
ストで製造可能でなければならない。従って、このよう
な回路の設計上モジュールになっていて、モジュールの
各々が一定の機能を果たすことは有用であり、その結果
以前に設計した回路モジュールの組み合わせによって特
定の目的のために新しい回路を作ることができる。この
ようなアプローチはまた非ASICマイクロコンピュータお
よびマイクロプロセッサに使用されることができる。最
終製品に関係なく、モジュールに対するアプロッチを使
用することによって設計者は以前に検証されて製造可能
であるとが既に証明されている論理を使用することがで
きる。しかし、最初に集積回路に取り付ける場合に、も
し１個のスキャンパスを利用している論理モジュールが
新しい回路アップリケーションに取り付けられるなら
ば、新しいテストパターンが新しいディバイスに必要と
され、これによって設計製造のサイクルタイムが長くな
る。更に、最初のスキャンパスの破壊が新しいディバイ
スのスキャンパスの効率を削減する可能性がある。
全て1985年10月23日に出願されて全てテキサスインス
ツールメント会社に譲渡された共願S.N.790,569、S.N.7
90,543、S.N.790,541、S.N.790,598で説明されているよ
うに、スキャンパスとその他の試験用回路を利用するた
めのモジュールに対するアプローチが使用されてあらゆ
る可能性のある欠陥に適応されて有効な手法を提供して
いる。しかし、上述のアプローチはスキャン試験をセッ
トアップし動作させるためにシステムバスを使用してお
り、その結果各モジュールが独立して試験されても、与
えられたモジュールに対して設計されたテストパターン
は、バス制御及びモジュール選択のための論理回路にお
ける他のモジュールの動作によって決まる。これは特定
のモジュールの試験性は他のモジュールの欠陥のない動
作によって決まる結果となる。更に、与えられたモジュ
ールの試験のための条件をセットする試験装置のコンピ
ュータプログラムは、他のモジュールに対するそのモジ
ュールの位置と、そのような他のモジュールの動作上の
特徴とによって決まる。このようなモジュール性によっ
て試験時間とコストは削減されるが、個々のモジュール
におけるスキャンパスのロード及びアンロードのために
システムバスを使用することは、特定のモジュールの動
作に影響する可能性があるばかりでなく、与えられたモ
ジュールの一つの論理回路から他の論理回路へのテスト
パターンとプログラムの「移植（ポーテング（portin
g））」を妨げる可能性がある。
ツールメント会社に譲渡された共願S.N.790,569、S.N.7
90,543、S.N.790,541、S.N.790,598で説明されているよ
うに、スキャンパスとその他の試験用回路を利用するた
めのモジュールに対するアプローチが使用されてあらゆ
る可能性のある欠陥に適応されて有効な手法を提供して
いる。しかし、上述のアプローチはスキャン試験をセッ
トアップし動作させるためにシステムバスを使用してお
り、その結果各モジュールが独立して試験されても、与
えられたモジュールに対して設計されたテストパターン
は、バス制御及びモジュール選択のための論理回路にお
ける他のモジュールの動作によって決まる。これは特定
のモジュールの試験性は他のモジュールの欠陥のない動
作によって決まる結果となる。更に、与えられたモジュ
ールの試験のための条件をセットする試験装置のコンピ
ュータプログラムは、他のモジュールに対するそのモジ
ュールの位置と、そのような他のモジュールの動作上の
特徴とによって決まる。このようなモジュール性によっ
て試験時間とコストは削減されるが、個々のモジュール
におけるスキャンパスのロード及びアンロードのために
システムバスを使用することは、特定のモジュールの動
作に影響する可能性があるばかりでなく、与えられたモ
ジュールの一つの論理回路から他の論理回路へのテスト
パターンとプログラムの「移植（ポーテング（portin
g））」を妨げる可能性がある。
従って本発明の目的は、論理モジュールに対するテス
トポートを設け、その結果テストデータとモジュール内
のスキャンパスの実行がモジュールを含む論理回路の機
能的アーキテクチャーとは独立されることである。
トポートを設け、その結果テストデータとモジュール内
のスキャンパスの実行がモジュールを含む論理回路の機
能的アーキテクチャーとは独立されることである。
本発明の別の目的は、試験動作の間特定の論理モジュ
ールを他のモジュールから分離するこのようなテストポ
ートを提供することである。
ールを他のモジュールから分離するこのようなテストポ
ートを提供することである。
本発明の別の目的は、論理回路における他のモジュー
ルの動作を要求することなしにモジュールのスキャンパ
スの実行を可能にするこのようなテストポートを提供す
ることである。
ルの動作を要求することなしにモジュールのスキャンパ
スの実行を可能にするこのようなテストポートを提供す
ることである。
本発明の別の目的は、他のモジュールのスキャンパス
がイネーブルである間にモジュール内のスキャンパスを
イネーブル（enable）にすることができるこのようなテ
ストポートを提供することである。
がイネーブルである間にモジュール内のスキャンパスを
イネーブル（enable）にすることができるこのようなテ
ストポートを提供することである。
本発明の別の目的は、ポートを有する全てのモジュー
ルにスキャンパスをロードする単一のクロックを使用す
るこのようなテストポートを提供することである。
ルにスキャンパスをロードする単一のクロックを使用す
るこのようなテストポートを提供することである。
本発明の他の目的及び利点は下記の明細書及び添付図
面を参照することによって当業者に明らかとなるであろ
う。
面を参照することによって当業者に明らかとなるであろ
う。
（発明の概要） 本発明は複数の機能モジュールに組織された論理回路
に含まれることができ、ここにおいてモジュールの間の
通信はシステムバスを介して行われる。機能モジュール
のテストは直列のデータラッチによって構成されるスキ
ャンパスを通して行われ、各ラッチは機能回路のノード
に接続されている。モジュールのスキャンパスはお互い
の間で直列に接続されており、従って１個の動的構成可
能なスキャンパスが論理回路に存在する。データはデー
タラッチに「スキャン」すなわちシフトされて上述の機
能回路のノードに加えられる。機能回路の動作後、ラッ
チデータは結果の分析のためにスキャンされる。モジュ
ールは更にモジュールイネーブルラッチによって構成さ
れ、これは、特定の論理状態をロードされた場合、モジ
ュール中でスキャンパスをイネーブルする。モジュール
が選択されない場合、スキャンパスはバイパスされ、従
って、データは選択されないモジュールのスキャンパス
を通過することなく選択されたモジュールに対してモジ
ュールを介してスキャンされてもよい。モジュールイネ
ーブルラッチはそれら自身データスキャンパスとは別個
にスキャンパスに相互接続されてもよく。その結果モジ
ュールをイネーブルする最小の数のディバイスピンを介
してロジックピンから外部的に行われてもよく、これに
よって試験のための１個または複数個のモジュールの選
択において論理回路（例えばCPU）の他の部分の干渉を
必要としない。モジュールイネーブルスキャンパスはデ
ータスキャンパスとは別個の入出力を有してもよく、ま
たそれはディバイスのデータスキャン入出力とマルチプ
レクスされてもよい。与えられたモジュールの試験の
間、テストポートたまたシステムバスをモジュールにお
ける機能回路からディスエープルするために動作するこ
とができ、その結果CPUまたは他のモジュールによるシ
ステムバスの制御は試験機能を果たすために必要とされ
ず、従って選択されないモジュールの動作は試験中のモ
ジュールと干渉しない。
に含まれることができ、ここにおいてモジュールの間の
通信はシステムバスを介して行われる。機能モジュール
のテストは直列のデータラッチによって構成されるスキ
ャンパスを通して行われ、各ラッチは機能回路のノード
に接続されている。モジュールのスキャンパスはお互い
の間で直列に接続されており、従って１個の動的構成可
能なスキャンパスが論理回路に存在する。データはデー
タラッチに「スキャン」すなわちシフトされて上述の機
能回路のノードに加えられる。機能回路の動作後、ラッ
チデータは結果の分析のためにスキャンされる。モジュ
ールは更にモジュールイネーブルラッチによって構成さ
れ、これは、特定の論理状態をロードされた場合、モジ
ュール中でスキャンパスをイネーブルする。モジュール
が選択されない場合、スキャンパスはバイパスされ、従
って、データは選択されないモジュールのスキャンパス
を通過することなく選択されたモジュールに対してモジ
ュールを介してスキャンされてもよい。モジュールイネ
ーブルラッチはそれら自身データスキャンパスとは別個
にスキャンパスに相互接続されてもよく。その結果モジ
ュールをイネーブルする最小の数のディバイスピンを介
してロジックピンから外部的に行われてもよく、これに
よって試験のための１個または複数個のモジュールの選
択において論理回路（例えばCPU）の他の部分の干渉を
必要としない。モジュールイネーブルスキャンパスはデ
ータスキャンパスとは別個の入出力を有してもよく、ま
たそれはディバイスのデータスキャン入出力とマルチプ
レクスされてもよい。与えられたモジュールの試験の
間、テストポートたまたシステムバスをモジュールにお
ける機能回路からディスエープルするために動作するこ
とができ、その結果CPUまたは他のモジュールによるシ
ステムバスの制御は試験機能を果たすために必要とされ
ず、従って選択されないモジュールの動作は試験中のモ
ジュールと干渉しない。
（実施例） 第１図を参照して、論理回路10か従来技術に従って示
されている。第１図の論理回路10はリードオンリーメモ
リ（ROM）７及びランダムアクセスメモリ（RAM）９によ
って構成されるオンボードメモリを有するマイクロコン
ピュータである。タイミング、周辺及び通信のインタフ
ェース、及びアナログ／ディジタル変換のような一定の
論理機能が論理モジュール26a乃至26cによって行われ、
これらの各々は制御バス12、アドレスバス16、及びデー
タ入出力バス20に接続されている。勿論何個の論理モジ
ュール26が論理回路10に含まれバス12、16、及び20に接
続されてもよい。第１図には例として３個のこのような
モジュール26が示されている。バス12、16、及び20に対
するアクセスはバス／システムコントローラ13によって
制御されるが、これはそれ自身中央処理装置（CPU）15
に制御されている。CPU15は周知のようにプログラムの
命令を実行するための中央処理装置である。CPU15は制
御ROM17によって制御され、これはメモリバス11を介し
てROM7またはRAM9から受け取られた命令を解読するため
に使用される。CPU15は制御ROM17の出力に応答して解読
されたプログラムの命令にしたがってシステム／バスコ
ントローラ13の制御を含む所望の動作を実行し、その結
果モジュール26によるアドレスバス16とデータ入出力バ
ス20に対する必要なアクセスが制御バス12上の適当な信
号を介して行われる。論理回路10に対する外部インター
フェースは第１図に示すモジュール26に接続されターミ
ナル18及びシステムバス／コントローラ13によって行わ
れる。外部接続は勿論論理回路10によって実行される機
能によって論理回路10の他の部分に接続された端子18に
よって行われてもよい。
されている。第１図の論理回路10はリードオンリーメモ
リ（ROM）７及びランダムアクセスメモリ（RAM）９によ
って構成されるオンボードメモリを有するマイクロコン
ピュータである。タイミング、周辺及び通信のインタフ
ェース、及びアナログ／ディジタル変換のような一定の
論理機能が論理モジュール26a乃至26cによって行われ、
これらの各々は制御バス12、アドレスバス16、及びデー
タ入出力バス20に接続されている。勿論何個の論理モジ
ュール26が論理回路10に含まれバス12、16、及び20に接
続されてもよい。第１図には例として３個のこのような
モジュール26が示されている。バス12、16、及び20に対
するアクセスはバス／システムコントローラ13によって
制御されるが、これはそれ自身中央処理装置（CPU）15
に制御されている。CPU15は周知のようにプログラムの
命令を実行するための中央処理装置である。CPU15は制
御ROM17によって制御され、これはメモリバス11を介し
てROM7またはRAM9から受け取られた命令を解読するため
に使用される。CPU15は制御ROM17の出力に応答して解読
されたプログラムの命令にしたがってシステム／バスコ
ントローラ13の制御を含む所望の動作を実行し、その結
果モジュール26によるアドレスバス16とデータ入出力バ
ス20に対する必要なアクセスが制御バス12上の適当な信
号を介して行われる。論理回路10に対する外部インター
フェースは第１図に示すモジュール26に接続されターミ
ナル18及びシステムバス／コントローラ13によって行わ
れる。外部接続は勿論論理回路10によって実行される機
能によって論理回路10の他の部分に接続された端子18に
よって行われてもよい。
第１図の論理回路10は電気試験を行うためにモジュー
ル26に含まれるスキャンパスと関連回路を有する。これ
らのスキャンパスへのデーターパスは第１図においてモ
ジュール26aに入るSDI線、モジュール26a、26b及び26c
を直列に相互接続するSDM線、及びモジュール26Cにある
SDO線によって示される。上記の共願S.N.790,579、S.N.
790,543、S.N.790,541、S.N.790,598に開示されている
ように、SDI及びSDO線はその代わりに論理回路10におけ
る各モジュール26に対する相互接続によってバスとして
構成されてもよい。第１図に於ける構成は例が示されて
いるにすぎない。
ル26に含まれるスキャンパスと関連回路を有する。これ
らのスキャンパスへのデーターパスは第１図においてモ
ジュール26aに入るSDI線、モジュール26a、26b及び26c
を直列に相互接続するSDM線、及びモジュール26Cにある
SDO線によって示される。上記の共願S.N.790,579、S.N.
790,543、S.N.790,541、S.N.790,598に開示されている
ように、SDI及びSDO線はその代わりに論理回路10におけ
る各モジュール26に対する相互接続によってバスとして
構成されてもよい。第１図に於ける構成は例が示されて
いるにすぎない。
スキャンパス及び関連回路の例の概略図が２個のモジ
ュール26aと26bの関係で第２図に示されている。上記の
共願S.N.790,569、S.N.790,543、S.N.790,541、S.N.79
0,598に開示されているように、モジュール26の各々は
アドレスデコーダ／セレクタ52によってアドレスバス16
を介して試験目的のためにアドレス可能である。モジュ
ールの各々は更にスキャンレジスタラッチ（SRLs）34a
乃至34nを有し、各々出力はモジュール26の各々の機能
回路31における予め決められたノードに接続されてい
る。モジュール26aにおいて、SRL34aの入力はバッファ4
8を介してSDI線におけるスキャンデータに接続されSRL3
4nの出力はバッファ50を介してスキャンデータ線SDMに
接続されている。同様に、モジュール26bにおいて、SRL
34aの入力はそのバッファ48を介してスキャンデータ線S
DM2接続され、一方SRL34nの出力はそのバッファ50を介
してスキャンデータアウト線SDOに接続されている。各
モジュール26において、バッファ48及び50はアドレスデ
コーダ／セレクタ52によって制御され、これはアドレス
バス16及び制御バス12の信号を受け取る。モジュール26
aのバッファ51はSDI線とSDM線の間に接続され、インバ
ータ49による反転の後バッファ48及び50を制御するのと
同じ信号でアドレスデコーダ／セレクタ52によって制御
される。同様に、モジュール26bにおけるバッファ51はS
DM線とSDO線の間に接続されバッファ48及び50を制御す
る反転信号によって制御される。留意するべきことは機
能回路31がまたモジュール26の通常動作モードで使用さ
れるためにアドレスバス16と制御バス12に接続されてい
ることであるが、このような接続は明確化のために第２
図には示されていない。機能回路31は勿論データ入出力
バス20に接続されている。
ュール26aと26bの関係で第２図に示されている。上記の
共願S.N.790,569、S.N.790,543、S.N.790,541、S.N.79
0,598に開示されているように、モジュール26の各々は
アドレスデコーダ／セレクタ52によってアドレスバス16
を介して試験目的のためにアドレス可能である。モジュ
ールの各々は更にスキャンレジスタラッチ（SRLs）34a
乃至34nを有し、各々出力はモジュール26の各々の機能
回路31における予め決められたノードに接続されてい
る。モジュール26aにおいて、SRL34aの入力はバッファ4
8を介してSDI線におけるスキャンデータに接続されSRL3
4nの出力はバッファ50を介してスキャンデータ線SDMに
接続されている。同様に、モジュール26bにおいて、SRL
34aの入力はそのバッファ48を介してスキャンデータ線S
DM2接続され、一方SRL34nの出力はそのバッファ50を介
してスキャンデータアウト線SDOに接続されている。各
モジュール26において、バッファ48及び50はアドレスデ
コーダ／セレクタ52によって制御され、これはアドレス
バス16及び制御バス12の信号を受け取る。モジュール26
aのバッファ51はSDI線とSDM線の間に接続され、インバ
ータ49による反転の後バッファ48及び50を制御するのと
同じ信号でアドレスデコーダ／セレクタ52によって制御
される。同様に、モジュール26bにおけるバッファ51はS
DM線とSDO線の間に接続されバッファ48及び50を制御す
る反転信号によって制御される。留意するべきことは機
能回路31がまたモジュール26の通常動作モードで使用さ
れるためにアドレスバス16と制御バス12に接続されてい
ることであるが、このような接続は明確化のために第２
図には示されていない。機能回路31は勿論データ入出力
バス20に接続されている。
各モジュール26内においてSRLs34は直列に接続されて
いるからデータは、第２図に示される線54に現れるシフ
トクロック信号に応答してバッファ48からSRLs34を介し
てバッファ50にシフトされることができる。線54はSRLs
34の間での直列データ通信のために必要な１個以上のク
ロック信号を搬送し、上記のクロック信号は論理回路10
のシステムクロックから発生される。明確化のために第
２図には１本の線54が示されているが、SRLs34の各々に
おけるステージの数によって２本以上の線を上記のクロ
ック信号に設けてもよい。例えば、もしSRLs34の各々が
マスター／スレーブラッチであれば、２本の線に搬送さ
れる２個のクロック信号が必要である。線54は制御バス
12中の線の一つであってもよく、またそうでなければモ
ジュール26に設けられてもよい。
いるからデータは、第２図に示される線54に現れるシフ
トクロック信号に応答してバッファ48からSRLs34を介し
てバッファ50にシフトされることができる。線54はSRLs
34の間での直列データ通信のために必要な１個以上のク
ロック信号を搬送し、上記のクロック信号は論理回路10
のシステムクロックから発生される。明確化のために第
２図には１本の線54が示されているが、SRLs34の各々に
おけるステージの数によって２本以上の線を上記のクロ
ック信号に設けてもよい。例えば、もしSRLs34の各々が
マスター／スレーブラッチであれば、２本の線に搬送さ
れる２個のクロック信号が必要である。線54は制御バス
12中の線の一つであってもよく、またそうでなければモ
ジュール26に設けられてもよい。
テストシーケンスの動作において、制御バス12の制御
信号はシステム／バスコントローラ13によって発生さ
れ、アドレスデコーダ／セレクタ52によって受け取られ
て論理回路10がテストモードに置かれるべきであること
を指示する。各モジュール26におけるアドレスデコーダ
／セラクタ52はそこでアドレスバス16の線の論理状態を
解読しそのモジュール26がアドレスされているかどうか
を決定する。もしそのモジュール26がアドレスされてい
れば、デコーダ／セレクタ52はバッファ48および50をイ
ネーブルし、インバータ49によってバッファ51をディス
エーブルする。一例として、テストモードにおいてもし
モジュール26aがアドレスされモジュール26bがアドレス
されなければ、モジュール26aのバッファ48および50が
イネーブルされ（そしてモジュール26aのバッファ51が
ディスエーブルされその結果SRLs34a乃至34nはSDI線とS
DM線の間に接続される。モジュール26bのバッファ48お
よび50はディスエーブルされバッファ51はその中でイネ
ーブルされ、モジュール26bはアドレスされず、その結
果モジュール26bにおけるSRLs34a乃至34nはスキャンチ
ェーンから効果的に除去される。モジュール26aのSRL34
aからのSDM線のデータはモジュール26bのバッファ51を
介してSDO線に現れる。この例において、上記の共願S.
N.790,569、S.N.790,543、S.N.790,541及びS.N.790,598
に述べられているように、モジュール26aはその中のSRL
s34のスキャンチェーンによってモジュール26bのSRLs34
を介してデータをスキャニングすることを要求すること
なく試験されることができる。
信号はシステム／バスコントローラ13によって発生さ
れ、アドレスデコーダ／セレクタ52によって受け取られ
て論理回路10がテストモードに置かれるべきであること
を指示する。各モジュール26におけるアドレスデコーダ
／セラクタ52はそこでアドレスバス16の線の論理状態を
解読しそのモジュール26がアドレスされているかどうか
を決定する。もしそのモジュール26がアドレスされてい
れば、デコーダ／セレクタ52はバッファ48および50をイ
ネーブルし、インバータ49によってバッファ51をディス
エーブルする。一例として、テストモードにおいてもし
モジュール26aがアドレスされモジュール26bがアドレス
されなければ、モジュール26aのバッファ48および50が
イネーブルされ（そしてモジュール26aのバッファ51が
ディスエーブルされその結果SRLs34a乃至34nはSDI線とS
DM線の間に接続される。モジュール26bのバッファ48お
よび50はディスエーブルされバッファ51はその中でイネ
ーブルされ、モジュール26bはアドレスされず、その結
果モジュール26bにおけるSRLs34a乃至34nはスキャンチ
ェーンから効果的に除去される。モジュール26aのSRL34
aからのSDM線のデータはモジュール26bのバッファ51を
介してSDO線に現れる。この例において、上記の共願S.
N.790,569、S.N.790,543、S.N.790,541及びS.N.790,598
に述べられているように、モジュール26aはその中のSRL
s34のスキャンチェーンによってモジュール26bのSRLs34
を介してデータをスキャニングすることを要求すること
なく試験されることができる。
SRLs34の各々は周知のラッチの形態のいずれの数で構
成されることができる。しかし、データ集積の目的のた
めにSRLs34に対しては２ステージのラッチを使用するこ
とが望ましい。SRLs34として有用なラッチの例は1987年
５月19日にテキサスインスツールメント会社に譲渡され
た米国特許第4,667,339号及び上述の共願S.N.790,569、
S.N.790,543、S.N.790,541及びS.N.790,598に説明され
ている。
成されることができる。しかし、データ集積の目的のた
めにSRLs34に対しては２ステージのラッチを使用するこ
とが望ましい。SRLs34として有用なラッチの例は1987年
５月19日にテキサスインスツールメント会社に譲渡され
た米国特許第4,667,339号及び上述の共願S.N.790,569、
S.N.790,543、S.N.790,541及びS.N.790,598に説明され
ている。
例によって、一つのSRL34の好適な構造が第３図に図
式的に示されている。第３図に示されたSRL34はスタテ
ィックマスター／スレーブラッチであり、パスゲート10
0及び103を介してSRL34のマスターステージに接続され
た２つの入力SCANINとINを持っている。パスゲート100
はクロック信号MSTRによって制御され、一方パスゲート
103はクロック信号CLKによって制御される。クロック信
号MSTRはスキャン動作中に発生され、クロック信号CLK
は論理回路の機能動作中に発生される。SRL34のマスタ
ーステージはインバータ102及び104によって構成され、
インバータ104の出力はインバータ102の入力に接続され
インバータ104の入力はインバータ102の出力に接続され
る。パスゲート101はインバータ102の出力をSRL34のス
レーブステージに接続する。パスゲート101はクロック
信号SHFによって制御され、これは上述のように論理回
路のモジュール26で利用されているデータシフト信号で
ある。スレーブステージはインバータ106及び108によっ
て同様に構成され、一方の入力が他方の出力に接続され
ている。公知のロジックインバータのコンフィギュレー
ションのいずれの数もインバータ102、104、106、及び1
08に使用されることができる。実際の構造は論理回路に
おける機能回路31の構造に使用れている技術によって決
まることが多い。しかし、インバータ104及び108によっ
て構成されるトランジスタはインバータ102及び106によ
って構成されるトランジスタよりもより少ない駆動能力
を持つことが望ましく、その結果もし論理状態がSRL34
のステージによって記憶されている論理状態と反対であ
るインバータ102及び106の入力で駆動されれば、インバ
ータ102及び106はその入力に応答して状態を変化させ
る。（入力に関係なくインバータ104及び108にラッチス
テージの状態を制御させるのではなく）。このような設
計上の配慮は容易に当業者によって具現化されることが
できる。
式的に示されている。第３図に示されたSRL34はスタテ
ィックマスター／スレーブラッチであり、パスゲート10
0及び103を介してSRL34のマスターステージに接続され
た２つの入力SCANINとINを持っている。パスゲート100
はクロック信号MSTRによって制御され、一方パスゲート
103はクロック信号CLKによって制御される。クロック信
号MSTRはスキャン動作中に発生され、クロック信号CLK
は論理回路の機能動作中に発生される。SRL34のマスタ
ーステージはインバータ102及び104によって構成され、
インバータ104の出力はインバータ102の入力に接続され
インバータ104の入力はインバータ102の出力に接続され
る。パスゲート101はインバータ102の出力をSRL34のス
レーブステージに接続する。パスゲート101はクロック
信号SHFによって制御され、これは上述のように論理回
路のモジュール26で利用されているデータシフト信号で
ある。スレーブステージはインバータ106及び108によっ
て同様に構成され、一方の入力が他方の出力に接続され
ている。公知のロジックインバータのコンフィギュレー
ションのいずれの数もインバータ102、104、106、及び1
08に使用されることができる。実際の構造は論理回路に
おける機能回路31の構造に使用れている技術によって決
まることが多い。しかし、インバータ104及び108によっ
て構成されるトランジスタはインバータ102及び106によ
って構成されるトランジスタよりもより少ない駆動能力
を持つことが望ましく、その結果もし論理状態がSRL34
のステージによって記憶されている論理状態と反対であ
るインバータ102及び106の入力で駆動されれば、インバ
ータ102及び106はその入力に応答して状態を変化させ
る。（入力に関係なくインバータ104及び108にラッチス
テージの状態を制御させるのではなく）。このような設
計上の配慮は容易に当業者によって具現化されることが
できる。
動作において、クロック信号MSTR、CLK及びSHFは論理
回路に外部から与えられているシステムクロックから得
られ、またはそれに対して外部から接続された水晶発信
機に対して基準を有する論理回路自身によって発生され
てもよい。クロック信号MSTR及びCLKは、クロック信号M
STRがスキャン動作の間のみ発生されクロック信号CLKが
機能動作の間のみ発生されることを除いてお互いに同相
である。クロック信号SHFは各システムクロックサイク
ルの間それがクロック信号MSTRまたはCLKと重ならない
ような方法で発生される。第3a図は、スキャン及び機能
サイクルの両方の中におけるクロック信号MSTR、CLK及
びSHFの間のタイミングの関係を示す。SRL34を制御する
２相の重ならないクロックはパスゲート100（または10
3）と101がいずれも同時に導通することを防止する。ク
ロック信号MSTR、CLK及びSHFは公知の方法でシステムク
ロック信号から発生されることができる。後述されるよ
うに、クロック信号MSTRの発生はスキャンチェーンを介
してデータに対してまたはデータからのスキャニングを
イネーブルするために外部信号によってゲートされるこ
とができる。第３図のSRL34は従ってインバータ102及び
104のマスターステージが“1"の論理状態になるMSTR線
またはCLK線のいずれかに応答してロードされその結果
インバータ104及び106のスレーブステージが“1"の論理
状態になるSHF線に応答してロードされるような方法で
動作する。
回路に外部から与えられているシステムクロックから得
られ、またはそれに対して外部から接続された水晶発信
機に対して基準を有する論理回路自身によって発生され
てもよい。クロック信号MSTR及びCLKは、クロック信号M
STRがスキャン動作の間のみ発生されクロック信号CLKが
機能動作の間のみ発生されることを除いてお互いに同相
である。クロック信号SHFは各システムクロックサイク
ルの間それがクロック信号MSTRまたはCLKと重ならない
ような方法で発生される。第3a図は、スキャン及び機能
サイクルの両方の中におけるクロック信号MSTR、CLK及
びSHFの間のタイミングの関係を示す。SRL34を制御する
２相の重ならないクロックはパスゲート100（または10
3）と101がいずれも同時に導通することを防止する。ク
ロック信号MSTR、CLK及びSHFは公知の方法でシステムク
ロック信号から発生されることができる。後述されるよ
うに、クロック信号MSTRの発生はスキャンチェーンを介
してデータに対してまたはデータからのスキャニングを
イネーブルするために外部信号によってゲートされるこ
とができる。第３図のSRL34は従ってインバータ102及び
104のマスターステージが“1"の論理状態になるMSTR線
またはCLK線のいずれかに応答してロードされその結果
インバータ104及び106のスレーブステージが“1"の論理
状態になるSHF線に応答してロードされるような方法で
動作する。
クロック信号MSTRはスキャン動作の間動作可能である
から、次に続くSRL34のSCANIN線に接続されたOUT線との
直列のSRLs34の接続はスキャンチェーンとしての直列の
SRLs34を介してデータのシフトを可能にする。しかし、
機能動作の間、クロック信号MSTRは低い非活動論理水準
に保持され、これは効率的にスキャンチェーンをディス
エーブルする。機能サイクル中のクロック信号CLKの付
勢によって（パスゲート100は非導通）IN線の論理状態
はSRS34のマスターステージにロードされ、クロック信
号SHFの次のパルスでSRS34のスレーブステージにロード
される。SRS34のIN線は機能回路中のノードに接続さ
れ、その結果ノードの論理状態は機能動作中にパスゲー
ト103がノードをインバータ102の入力に接続するとSRL3
4によって実行される。留意するべきことはSRL34のOUT
線画また機能回路のノードに接続されてもよくその結果
ノードの状態がインバータ106によってセットされても
よいことである。OUT線画接続されているノードは、機
能回路において一個のSRL34と同じ点の制御と観察のた
めに、IN線に接続されているノードと同じでもよい。
から、次に続くSRL34のSCANIN線に接続されたOUT線との
直列のSRLs34の接続はスキャンチェーンとしての直列の
SRLs34を介してデータのシフトを可能にする。しかし、
機能動作の間、クロック信号MSTRは低い非活動論理水準
に保持され、これは効率的にスキャンチェーンをディス
エーブルする。機能サイクル中のクロック信号CLKの付
勢によって（パスゲート100は非導通）IN線の論理状態
はSRS34のマスターステージにロードされ、クロック信
号SHFの次のパルスでSRS34のスレーブステージにロード
される。SRS34のIN線は機能回路中のノードに接続さ
れ、その結果ノードの論理状態は機能動作中にパスゲー
ト103がノードをインバータ102の入力に接続するとSRL3
4によって実行される。留意するべきことはSRL34のOUT
線画また機能回路のノードに接続されてもよくその結果
ノードの状態がインバータ106によってセットされても
よいことである。OUT線画接続されているノードは、機
能回路において一個のSRL34と同じ点の制御と観察のた
めに、IN線に接続されているノードと同じでもよい。
第１図及び第２図の論理回路10をそのテストモードで
動作させる場合に、モジュール26は、モジュールの各々
にアドレスバス16の信号は試験目的のためのモジュール
アドレスであることを告げる制御バス12の信号と関連し
てバス／システムコントローラ13によってアドレスバス
16に与えられるアドレス信号によってアドレスされる。
モジュール26には独自のモジュールアドレスが割り当て
られている。アドレスバス16のモジュールアドレス信号
に対応するモジュール26のアドレスデコーダ／セレクタ
52はバッファ48及び50をイネーブルし、その結果直列パ
スが、選択されたモジュールにおいてSRLs34a乃至34nを
介してSDI線からSDO線に存在する。モジュール26の選択
されないものにおけるアドリスデコーダ／セレクタ52は
イネーブルされたそれらのバッファ48及び50を持ってお
らず、従ってSDI線に現れる信号は選択されないモジュ
ールのSRLs34に影響はなく、そしてまたSDO線は選択さ
れないモジュールのSRLs34の内容によって影響されな
い。テストデータパターンは、そこでディジタルデータ
をSDI線に加えMSTR線とSHF線にクロック信号を発生する
ことによって選択されたモジュールのSRLs34に直列にス
キャンされる。テストデータパターンは、スキャン動作
の最後にSRLs34に記憶される直列のディジタルデータで
あり、これはSRLs34のOUT線に接続されたモジュールの
機能回路のノードに加えられる。所望のテストデータパ
ターンがSRLs34にロードされた後、モジュール26の選択
されたものの機能回路が、スキャンされたテストパター
ンによるモジュールの所望の試験に対応する予め決めら
れた方法で制御バス12を介して動作され、その間高レベ
ルのクロック信号のCLKが発生する。第３図に関連して
上述したように、クロック信号CLKのパルスはSRLs34の
マスターステージに機能回路ノードの論理状態に対応す
るIN線の論理状態をロードする。選択されたモジュール
のSRLs34の内容はそこでMSTR及びSHF線の直列のクロッ
ク信号によってSDO線にスキャンされる。SDO線のシリア
ルデータを検出しそれをその特定のテストデータパター
ンと動作によって与えられた完全なモジュールの期待さ
れるシリアルデータと比較することによって、ユーザー
は（自動試験装置を介して）選択されたモジュール26が
欠陥を有しているかどうか及び、多くの場合、機能回路
における欠陥の位置を決定することができる。完全なテ
ストシーケンスのために同一のモジュール26に対して多
くのテストパターンが利用されてもよい。
動作させる場合に、モジュール26は、モジュールの各々
にアドレスバス16の信号は試験目的のためのモジュール
アドレスであることを告げる制御バス12の信号と関連し
てバス／システムコントローラ13によってアドレスバス
16に与えられるアドレス信号によってアドレスされる。
モジュール26には独自のモジュールアドレスが割り当て
られている。アドレスバス16のモジュールアドレス信号
に対応するモジュール26のアドレスデコーダ／セレクタ
52はバッファ48及び50をイネーブルし、その結果直列パ
スが、選択されたモジュールにおいてSRLs34a乃至34nを
介してSDI線からSDO線に存在する。モジュール26の選択
されないものにおけるアドリスデコーダ／セレクタ52は
イネーブルされたそれらのバッファ48及び50を持ってお
らず、従ってSDI線に現れる信号は選択されないモジュ
ールのSRLs34に影響はなく、そしてまたSDO線は選択さ
れないモジュールのSRLs34の内容によって影響されな
い。テストデータパターンは、そこでディジタルデータ
をSDI線に加えMSTR線とSHF線にクロック信号を発生する
ことによって選択されたモジュールのSRLs34に直列にス
キャンされる。テストデータパターンは、スキャン動作
の最後にSRLs34に記憶される直列のディジタルデータで
あり、これはSRLs34のOUT線に接続されたモジュールの
機能回路のノードに加えられる。所望のテストデータパ
ターンがSRLs34にロードされた後、モジュール26の選択
されたものの機能回路が、スキャンされたテストパター
ンによるモジュールの所望の試験に対応する予め決めら
れた方法で制御バス12を介して動作され、その間高レベ
ルのクロック信号のCLKが発生する。第３図に関連して
上述したように、クロック信号CLKのパルスはSRLs34の
マスターステージに機能回路ノードの論理状態に対応す
るIN線の論理状態をロードする。選択されたモジュール
のSRLs34の内容はそこでMSTR及びSHF線の直列のクロッ
ク信号によってSDO線にスキャンされる。SDO線のシリア
ルデータを検出しそれをその特定のテストデータパター
ンと動作によって与えられた完全なモジュールの期待さ
れるシリアルデータと比較することによって、ユーザー
は（自動試験装置を介して）選択されたモジュール26が
欠陥を有しているかどうか及び、多くの場合、機能回路
における欠陥の位置を決定することができる。完全なテ
ストシーケンスのために同一のモジュール26に対して多
くのテストパターンが利用されてもよい。
個々のモジュール26のアドレス可能性を与えられたモ
ジュールに対するスキャンデータが間にあるモジュール
を介してスキャンされる必要がないという利点を与え
る。従って、論理回路10に対する全体の試験時間は各個
別のモジュールに対する試験時間の単純合計である。何
故ならば、データに対する及びデータからのスキャニン
グは全ての間にあるモジュールを介して行われる必要は
ない。しかし、第１図からユーザーはCPU15に対してそ
の旨指示することのみによってモジュール26を試験して
もよく、このことは今度はシステム／バスコントローラ
13の動作を指示することは明らかである。従って、CPU1
5とシステム／バスコントローラ13はモジュール26が有
効であることを試験するために動作可能でなければなら
ない。
ジュールに対するスキャンデータが間にあるモジュール
を介してスキャンされる必要がないという利点を与え
る。従って、論理回路10に対する全体の試験時間は各個
別のモジュールに対する試験時間の単純合計である。何
故ならば、データに対する及びデータからのスキャニン
グは全ての間にあるモジュールを介して行われる必要は
ない。しかし、第１図からユーザーはCPU15に対してそ
の旨指示することのみによってモジュール26を試験して
もよく、このことは今度はシステム／バスコントローラ
13の動作を指示することは明らかである。従って、CPU1
5とシステム／バスコントローラ13はモジュール26が有
効であることを試験するために動作可能でなければなら
ない。
第１図及び第２図はデータ入出力バス20がその中のレ
ジスタにアクセスしそしてレジスタからアクセスするた
めにモジュール26の各々の機能回路31に接続されている
ことを示す。これらのレジスタのあるものは上述の共願
S.N.790,569、S.N.790,543、S.N.790,541及びS.N.790,5
98に述べられているように並列レジスタラッチ（PRLs）
でもよく、これはこのような構成のモジュールの試験性
を更に改善する。しかし、テストデータのローティング
及びアンローディングに対するデータ入出力バス20の使
用は、もし以下の本発明の好適な実施例に関して説明す
るように、選択されたモジュールに接続されているデー
タ入出力バス20に対するインターフェースの制御なしに
行われたならば、またある種の問題を提起する。例え
ば、モジュール26の選択されていないものは、モジュー
ル26の選択されたものへのデータのローディングおよび
アンローディングと矛盾するデータ入出力バス20にデー
タを提供するべきではない。逆に、データ入出力バス20
を介するモジュール26の選択されたものへのデータのロ
ーディングおよびアンローディングは、またモジュール
26の選択されていないもののレジスタの内容を乱す。こ
のような問題は以前に発生されたモジュールテストアル
ゴリズムを新しい論理回路に使用する能力を削減する。
ジスタにアクセスしそしてレジスタからアクセスするた
めにモジュール26の各々の機能回路31に接続されている
ことを示す。これらのレジスタのあるものは上述の共願
S.N.790,569、S.N.790,543、S.N.790,541及びS.N.790,5
98に述べられているように並列レジスタラッチ（PRLs）
でもよく、これはこのような構成のモジュールの試験性
を更に改善する。しかし、テストデータのローティング
及びアンローディングに対するデータ入出力バス20の使
用は、もし以下の本発明の好適な実施例に関して説明す
るように、選択されたモジュールに接続されているデー
タ入出力バス20に対するインターフェースの制御なしに
行われたならば、またある種の問題を提起する。例え
ば、モジュール26の選択されていないものは、モジュー
ル26の選択されたものへのデータのローディングおよび
アンローディングと矛盾するデータ入出力バス20にデー
タを提供するべきではない。逆に、データ入出力バス20
を介するモジュール26の選択されたものへのデータのロ
ーディングおよびアンローディングは、またモジュール
26の選択されていないもののレジスタの内容を乱す。こ
のような問題は以前に発生されたモジュールテストアル
ゴリズムを新しい論理回路に使用する能力を削減する。
更に、DPU15及びシステム／バスコントローラ13を試
験する場合にモジュールスキャンパスの利点を使用する
ことが希望されている。しかし、マイクロコンピュータ
のこれらのモジュールにおいてモジュールスキャンパス
を実行することは必然的にモジュールをアドレスしモジ
ュール26のデータとは異なるデータをスキャニングする
ためのバスの構成を必要とする。このような特別のテス
トインターフェース回路は同様に一つの論理回路の実現
から別の論理回路の実現へのモジュールテストアルゴリ
ズムの移植性を削減する。
験する場合にモジュールスキャンパスの利点を使用する
ことが希望されている。しかし、マイクロコンピュータ
のこれらのモジュールにおいてモジュールスキャンパス
を実行することは必然的にモジュールをアドレスしモジ
ュール26のデータとは異なるデータをスキャニングする
ためのバスの構成を必要とする。このような特別のテス
トインターフェース回路は同様に一つの論理回路の実現
から別の論理回路の実現へのモジュールテストアルゴリ
ズムの移植性を削減する。
さて第４図を参照して、本発明を具現化する論理回路
10′が示されている。論理回路10′におけるブロックの
各々は第１図の論理回路10の同様のブロックに対応する
が、CPU15、システム／バスコントローラ13及びモジュ
ール26a乃至26cの各々にテストポート28が追加されてい
る。テストバス64はモジュールの間でテストポート28の
各々を相互接続し、外部ターミナル67からの信号を解読
するデコーダ65によって制御されている。論理回路10の
他の外部ターミナル18は明確性のために第４図から省略
されている。以下に一層詳細に説明されるように、テス
トバス64はテストポート28に制御信号を与え、論理回路
のテストモードをイネーブルしてこれを動作させる。デ
コーダ65は外部ターミナルにおける入力の解読のために
簡単な組合せ論理を与える。勿論、もしユーザーが論理
回路10′に対して外部から直接テストポート28を制御す
ることを希望すれば、デコーダ65は必要ではない。
10′が示されている。論理回路10′におけるブロックの
各々は第１図の論理回路10の同様のブロックに対応する
が、CPU15、システム／バスコントローラ13及びモジュ
ール26a乃至26cの各々にテストポート28が追加されてい
る。テストバス64はモジュールの間でテストポート28の
各々を相互接続し、外部ターミナル67からの信号を解読
するデコーダ65によって制御されている。論理回路10の
他の外部ターミナル18は明確性のために第４図から省略
されている。以下に一層詳細に説明されるように、テス
トバス64はテストポート28に制御信号を与え、論理回路
のテストモードをイネーブルしてこれを動作させる。デ
コーダ65は外部ターミナルにおける入力の解読のために
簡単な組合せ論理を与える。勿論、もしユーザーが論理
回路10′に対して外部から直接テストポート28を制御す
ることを希望すれば、デコーダ65は必要ではない。
外部ターミナルは第１図のようにSDI及びSDO線に接続
して示されている。更に、MSENB線が論理回路10′のCPU
15のテストポート28に接続され、これは外部ターミナル
に接続されてもよくまたは内部的に発生されてもよい。
MSENBI線はCPU15のテストポート28を他のテストポート2
8と直列に相互接続する。MSENBとMSENBI線はテストモー
ドのためにモジュール26（またはCPU15またはシステム
／バスコントローラ13）の一つ（またはそれ以上）の選
択に使用される。この選択は、以下に議論するようにデ
ータスキャンパスのモジュール選択パターンと同じ形態
のパターンでスキャニングを行うことによって行われ
る。MSENB及びMSENBI線を介してモジュールイネーブル
情報をスキャンする能力は、モジュール26の各々におい
てアドレスバス16に接続されたデコーダの必要性をなく
し、またこれらの機能の異なった機能バスの相互接続に
もかかわらずCPU15とシステム／バスコントローラ13が
同じスキャンパスシステム中に含まれることを可能にす
る。第４図から明らかなように、テストバス64の使用は
その機能バスに対する論理回路アーキテクチャーに依存
していない。以下で更に説明されるように、これは、機
能システムバスのアーキテクチャーのために必要な最小
のカストム化で第１の論理回路の実現から別の論理回路
の実現へのモジュールに対するテストパターンの容易な
移植性を提供する。
して示されている。更に、MSENB線が論理回路10′のCPU
15のテストポート28に接続され、これは外部ターミナル
に接続されてもよくまたは内部的に発生されてもよい。
MSENBI線はCPU15のテストポート28を他のテストポート2
8と直列に相互接続する。MSENBとMSENBI線はテストモー
ドのためにモジュール26（またはCPU15またはシステム
／バスコントローラ13）の一つ（またはそれ以上）の選
択に使用される。この選択は、以下に議論するようにデ
ータスキャンパスのモジュール選択パターンと同じ形態
のパターンでスキャニングを行うことによって行われ
る。MSENB及びMSENBI線を介してモジュールイネーブル
情報をスキャンする能力は、モジュール26の各々におい
てアドレスバス16に接続されたデコーダの必要性をなく
し、またこれらの機能の異なった機能バスの相互接続に
もかかわらずCPU15とシステム／バスコントローラ13が
同じスキャンパスシステム中に含まれることを可能にす
る。第４図から明らかなように、テストバス64の使用は
その機能バスに対する論理回路アーキテクチャーに依存
していない。以下で更に説明されるように、これは、機
能システムバスのアーキテクチャーのために必要な最小
のカストム化で第１の論理回路の実現から別の論理回路
の実現へのモジュールに対するテストパターンの容易な
移植性を提供する。
留意するべきことは、第４図は論理回路10′のマイク
ロコンピュータのアーキテクチャーを有していることを
示しているが、本発明の利用は論理回路10′の機能及び
アーキテクチャーから独立していることがある。周知の
ように、論理回路の試験のためのスキャンパスの使用は
試験中の論理回路の機能的なアップリケーションによっ
て決まるものではなく、これを考慮することを要求いる
ものではない。従って、本発明は試験の目的のためにモ
ジュールに分割されることのできる全てのタイプの論理
回路に適応可能である。更に、第４図はテスト可能なモ
ジュールとして回路の機能ブロックを示しているが、試
験の境界は種々のモジュールの機能上の境界と対応する
必要はない。例えば、CPU28はその中に複数の選択可能
なテストモジュールを持っていてもよい。勿論、テスト
パターンの移植性を可能にする本発明の十分な利点は移
植されたモジュールが完全なテストモジュールを持って
いる場合にのみ達成されることができる。
ロコンピュータのアーキテクチャーを有していることを
示しているが、本発明の利用は論理回路10′の機能及び
アーキテクチャーから独立していることがある。周知の
ように、論理回路の試験のためのスキャンパスの使用は
試験中の論理回路の機能的なアップリケーションによっ
て決まるものではなく、これを考慮することを要求いる
ものではない。従って、本発明は試験の目的のためにモ
ジュールに分割されることのできる全てのタイプの論理
回路に適応可能である。更に、第４図はテスト可能なモ
ジュールとして回路の機能ブロックを示しているが、試
験の境界は種々のモジュールの機能上の境界と対応する
必要はない。例えば、CPU28はその中に複数の選択可能
なテストモジュールを持っていてもよい。勿論、テスト
パターンの移植性を可能にする本発明の十分な利点は移
植されたモジュールが完全なテストモジュールを持って
いる場合にのみ達成されることができる。
さて第５図を参照して、本発明の第１の実施例に従っ
て構成された第４図の論理回路の２個のモジュール26a
と26bがブロック図の形で示されている。第４図に示さ
れるように、本発明の実施において、第５図に示される
相互接続と同様に行われる上記のモジュール間の相互接
続を更に行うことによって何個のモジュールを使用して
もよいことが勿論理解される。第５図は明確性のために
２個のモジュールを示すことに限定されている。システ
ムバス60はモジュール26aと26bの各々に接続するものと
して示されている。システムバス60は第４図のバス、す
なわちアドレスバス16、データ入出力バス20、及び制御
バス12のいずれかまたは全てを表している。以下の説明
から明かとなるように、アドレスバス16、データ入出力
バス20、及び制御バス12の機能は試験機能から独立して
いる。従って、システムバス60を上記の機能のいずれか
または全てを実行するものと考えることは説明上の見地
から正確である。システムバス60はバッファ62を介して
モジュール26aと26bの機能回路31に双方向的に接続され
ている。上に議論したように、機能回路31は、更にモジ
ュールの試験動作を助けるためにPRLsを含んでもよい。
このようなPRLsは全てバッファ62を介してシステムバス
60にロードおよびそれからアンロードされる。バッファ
62は、以下に説明されるようにテストポート28a及び28b
から来る信号BUSENBによって制御されている。
て構成された第４図の論理回路の２個のモジュール26a
と26bがブロック図の形で示されている。第４図に示さ
れるように、本発明の実施において、第５図に示される
相互接続と同様に行われる上記のモジュール間の相互接
続を更に行うことによって何個のモジュールを使用して
もよいことが勿論理解される。第５図は明確性のために
２個のモジュールを示すことに限定されている。システ
ムバス60はモジュール26aと26bの各々に接続するものと
して示されている。システムバス60は第４図のバス、す
なわちアドレスバス16、データ入出力バス20、及び制御
バス12のいずれかまたは全てを表している。以下の説明
から明かとなるように、アドレスバス16、データ入出力
バス20、及び制御バス12の機能は試験機能から独立して
いる。従って、システムバス60を上記の機能のいずれか
または全てを実行するものと考えることは説明上の見地
から正確である。システムバス60はバッファ62を介して
モジュール26aと26bの機能回路31に双方向的に接続され
ている。上に議論したように、機能回路31は、更にモジ
ュールの試験動作を助けるためにPRLsを含んでもよい。
このようなPRLsは全てバッファ62を介してシステムバス
60にロードおよびそれからアンロードされる。バッファ
62は、以下に説明されるようにテストポート28a及び28b
から来る信号BUSENBによって制御されている。
機能回路31以外に、モジュール26a及び26bは各々SRLs
34を含んでいる。モジュール26a及び26bの各々に含まれ
ているSRLsの数は近隣のモジュールの構造によって決ま
るのではなく、設計者がテストモードで観察または制御
またはその両方を行なうと希望する各モジュールの機能
回路31のポイントの数によって決まる。例によれば、モ
ジュール26aは３個のSRLs34a乃至34cを含み、一方モジ
ュール26bは２個のSRLs34a乃至34bを含む。上記のSRLs
の各々はそれぞれのモジュール26a及び26bの機能回路31
の予め決められた点に接続されている。
34を含んでいる。モジュール26a及び26bの各々に含まれ
ているSRLsの数は近隣のモジュールの構造によって決ま
るのではなく、設計者がテストモードで観察または制御
またはその両方を行なうと希望する各モジュールの機能
回路31のポイントの数によって決まる。例によれば、モ
ジュール26aは３個のSRLs34a乃至34cを含み、一方モジ
ュール26bは２個のSRLs34a乃至34bを含む。上記のSRLs
の各々はそれぞれのモジュール26a及び26bの機能回路31
の予め決められた点に接続されている。
テストポート28a、28bはスキャンデータをロード及び
アンロードする目的のためにモジュールの各々の間のイ
ンターフェースによって構成されている。モジュール26
a及び26bの各々における第１のSRLs34aに対する入力は
それぞれテストポート28a及び28bからくる。最後のSRL
（モジュール26aの34c及びモジュール26bの34b）の出力
はそれぞれのモジュール26a及び26bのテストポート28に
接続されている。以下で詳しく議論されるように、SRLs
34は、それらのそれぞれのモジュール26aまたは26bがイ
ネーブルされた場合、SDI線からSDO線のスキャンパスに
よって構成され、データはMSTR線のクロック信号に応答
してこれを通ってシフトする。勿論、上述のように、SH
F線はまたはSRLsを通してデータをシフトするために必
要であるが、これは明確性の目的のために第５図には示
されていない。上に議論したように、クロック信号CLK
は機能回路31からのSRLs34のローデイングを制御する。
クロック信号CLKはまた機能回路31内の他のクロック機
能に使用されてもよい。上に議論したように、MSTR線
（及び場合によってはCLK線）の信号はSHF線のクロック
信号とオバーラップしない。テストポート28a及び28bは
線SDNを介して直列に相互接続され、その結果スキャン
データは一つのソースから出て一つの出力に進む。第４
図に示すように、SDI線及びSDO線は、ユーザー及び自動
試験装置が直接アクセスするために論理ディバイスの外
部ターミナルに接続してもよい。
アンロードする目的のためにモジュールの各々の間のイ
ンターフェースによって構成されている。モジュール26
a及び26bの各々における第１のSRLs34aに対する入力は
それぞれテストポート28a及び28bからくる。最後のSRL
（モジュール26aの34c及びモジュール26bの34b）の出力
はそれぞれのモジュール26a及び26bのテストポート28に
接続されている。以下で詳しく議論されるように、SRLs
34は、それらのそれぞれのモジュール26aまたは26bがイ
ネーブルされた場合、SDI線からSDO線のスキャンパスに
よって構成され、データはMSTR線のクロック信号に応答
してこれを通ってシフトする。勿論、上述のように、SH
F線はまたはSRLsを通してデータをシフトするために必
要であるが、これは明確性の目的のために第５図には示
されていない。上に議論したように、クロック信号CLK
は機能回路31からのSRLs34のローデイングを制御する。
クロック信号CLKはまた機能回路31内の他のクロック機
能に使用されてもよい。上に議論したように、MSTR線
（及び場合によってはCLK線）の信号はSHF線のクロック
信号とオバーラップしない。テストポート28a及び28bは
線SDNを介して直列に相互接続され、その結果スキャン
データは一つのソースから出て一つの出力に進む。第４
図に示すように、SDI線及びSDO線は、ユーザー及び自動
試験装置が直接アクセスするために論理ディバイスの外
部ターミナルに接続してもよい。
テストバス64はMSMSTR線にセレクトシフト信号、TEST
線にテストイネーブル信号及びSCAN線にスキャンイネー
ブル信号を与える。TEST線のテストイネーブル信号はテ
ストモードの間のみ信号BUSENBの制御をイネーブルす
る。モジュール26a及び26bを含む論理回路の通常の機能
動作の間、TEST線のテストイネーブル信号は無条件にモ
ジュールの各々のバッファ62をイネーブルしその結果シ
ステムバス60を経由する通信は通常動作として制御され
る。SCAN線のスキャンイネーブル信号はシステムバス60
によるまたはシステムバス60への干渉なしにデータがイ
ネーブルされたモジュール26aまたは26bのSRLs34を介し
てスキャンされることを可能にする。
線にテストイネーブル信号及びSCAN線にスキャンイネー
ブル信号を与える。TEST線のテストイネーブル信号はテ
ストモードの間のみ信号BUSENBの制御をイネーブルす
る。モジュール26a及び26bを含む論理回路の通常の機能
動作の間、TEST線のテストイネーブル信号は無条件にモ
ジュールの各々のバッファ62をイネーブルしその結果シ
ステムバス60を経由する通信は通常動作として制御され
る。SCAN線のスキャンイネーブル信号はシステムバス60
によるまたはシステムバス60への干渉なしにデータがイ
ネーブルされたモジュール26aまたは26bのSRLs34を介し
てスキャンされることを可能にする。
テストポート28a及び28bは更に所望のモジュール26a
または26bをイネーブルする目的に役立つ（後で議論す
るようにできればモジュール26a及び26bの両方）。モジ
ュールイネーブル信号はモジュール26aのテストポート2
8aによってMSENB線で受け取られ、MSEMBI線を介してモ
ジュール26bにシフトされる。以下に説明するように、
ラッチは、MSMSTR線のセレクトシフト信号に応答してMS
ENB線の状態をロードされたテストポート28a及び28bの
各々に含まれる。従って、MSENB線のシリアルデータス
トリームは直列のモジュール26においてスキャンパスを
形成し、その結果一つ以上の上述スキャンパスがイネー
ブルされる。例えば、テストポート28aによって記憶さ
れている論理状態“1"はモジュール26aのスキャンパス
をイネーブルし、一方テストポート28aに記憶されてい
る論理状態“0"はモジュール26aのスキャンパスがイネ
ーブルされないようにする。MSENB線は従ってシステム
バス60を使用しないで論理回路10′の個々のモジュール
のアドレスと選択を可能にする。従って、第４図に示さ
れているように、試験機能は実行され、データはCPU15
及びシステム／バスコントローラ13の介在なしにモジュ
ール26のSRLs34にスキャンされることができる。更にCP
U15及びシステム／バスコントローラ13は、例えシステ
ムバス60に接続されていなくとも、モジュールスキャン
パス技術を使用して自分自身を試験されることができ
る。MSMSTR線のパルスはコンフィギュレーションデータ
がテストポート28にロードされている間のみ発生するこ
とは明らかである。
または26bをイネーブルする目的に役立つ（後で議論す
るようにできればモジュール26a及び26bの両方）。モジ
ュールイネーブル信号はモジュール26aのテストポート2
8aによってMSENB線で受け取られ、MSEMBI線を介してモ
ジュール26bにシフトされる。以下に説明するように、
ラッチは、MSMSTR線のセレクトシフト信号に応答してMS
ENB線の状態をロードされたテストポート28a及び28bの
各々に含まれる。従って、MSENB線のシリアルデータス
トリームは直列のモジュール26においてスキャンパスを
形成し、その結果一つ以上の上述スキャンパスがイネー
ブルされる。例えば、テストポート28aによって記憶さ
れている論理状態“1"はモジュール26aのスキャンパス
をイネーブルし、一方テストポート28aに記憶されてい
る論理状態“0"はモジュール26aのスキャンパスがイネ
ーブルされないようにする。MSENB線は従ってシステム
バス60を使用しないで論理回路10′の個々のモジュール
のアドレスと選択を可能にする。従って、第４図に示さ
れているように、試験機能は実行され、データはCPU15
及びシステム／バスコントローラ13の介在なしにモジュ
ール26のSRLs34にスキャンされることができる。更にCP
U15及びシステム／バスコントローラ13は、例えシステ
ムバス60に接続されていなくとも、モジュールスキャン
パス技術を使用して自分自身を試験されることができ
る。MSMSTR線のパルスはコンフィギュレーションデータ
がテストポート28にロードされている間のみ発生するこ
とは明らかである。
SCAN線はまたMSTR線のクロック信号の発生をゲートす
るために使用されることができ、従ってMSTR線のクロッ
クパルスはSCAN線が“H"論理水準にある時のみ発生す
る。機能サイクルの間SRLsのスキャンチェーンを介して
データのシフトをディスエーブルすることによって、ス
キャンチェーンは機能モードの場合機能回路に通過す
る。
るために使用されることができ、従ってMSTR線のクロッ
クパルスはSCAN線が“H"論理水準にある時のみ発生す
る。機能サイクルの間SRLsのスキャンチェーンを介して
データのシフトをディスエーブルすることによって、ス
キャンチェーンは機能モードの場合機能回路に通過す
る。
さて第６図を参照して、テストポート28a及びそれのS
RLs34a乃至34cへの接続が示されている。MSENB線はテス
トバス64からのMSMSTR線と同様にラッチ70に接続されて
る。ラッチ70は第３図に示されているSRLs34のように２
ステージのラッチであるが、多くの周知のラッチの設計
いずれかの一つにしたがって構成されてもよい。SRLs34
と同様に、ロクック信号SHFはラッチ70のスレーブステ
ージにそのマスターステージの出力をロードする。し
か、MSMSTR線の論理状態“H"はラッチ70にMSENB線のデ
ータ状態をロードする。MSMSTR線のクロック信号はまた
システムクロックから発生されてMSTR線のクロック信号
と畧同時に発生するが（第3Da図に示されるように）、
クロック信号SHFとオーバーラップしない。ラッチ70の
スレーブステージの内容は、SHF線のクロック信号に応
答してロードされた後、MSENBI線に出力されてモジュー
ル26bのラッチ70の相手方のマスターステージに入力さ
れる。
RLs34a乃至34cへの接続が示されている。MSENB線はテス
トバス64からのMSMSTR線と同様にラッチ70に接続されて
る。ラッチ70は第３図に示されているSRLs34のように２
ステージのラッチであるが、多くの周知のラッチの設計
いずれかの一つにしたがって構成されてもよい。SRLs34
と同様に、ロクック信号SHFはラッチ70のスレーブステ
ージにそのマスターステージの出力をロードする。し
か、MSMSTR線の論理状態“H"はラッチ70にMSENB線のデ
ータ状態をロードする。MSMSTR線のクロック信号はまた
システムクロックから発生されてMSTR線のクロック信号
と畧同時に発生するが（第3Da図に示されるように）、
クロック信号SHFとオーバーラップしない。ラッチ70の
スレーブステージの内容は、SHF線のクロック信号に応
答してロードされた後、MSENBI線に出力されてモジュー
ル26bのラッチ70の相手方のマスターステージに入力さ
れる。
SDI線はSRL34aの入力に接続され、そしてまたANDゲー
ト72の一つの入力に接続される。ANDゲート72の他の入
力に接続されているのはインバータ73で反転された後の
ラッチ70の出力である。ANDゲート72の出力はNORゲート
74の一つの入力に接続される。ラッチ70の出力はまたAN
Dゲート76の一つの入力に接続され（非反転）、ANDゲー
ト76はSRL34cの出力に接続された他の入力を有してい
る。ANDゲート76の出力はNORゲート74の他の出力に接続
される。NORゲート74の出力はラッチ78の入力に接続さ
れこれはまた第３図にしたがって構成されている。NOR
ゲート74の出力はクロック信号MSTRによってラッチ78の
マスターステージにストローブされSHF線に与えられた
立ち上がり端によってラッチ78のスレーブステージにス
トローブされる。ラッチ78の出力はインバータ80によっ
て反転されSDM線に現れてテストポート28bに入力され
る。
ト72の一つの入力に接続される。ANDゲート72の他の入
力に接続されているのはインバータ73で反転された後の
ラッチ70の出力である。ANDゲート72の出力はNORゲート
74の一つの入力に接続される。ラッチ70の出力はまたAN
Dゲート76の一つの入力に接続され（非反転）、ANDゲー
ト76はSRL34cの出力に接続された他の入力を有してい
る。ANDゲート76の出力はNORゲート74の他の出力に接続
される。NORゲート74の出力はラッチ78の入力に接続さ
れこれはまた第３図にしたがって構成されている。NOR
ゲート74の出力はクロック信号MSTRによってラッチ78の
マスターステージにストローブされSHF線に与えられた
立ち上がり端によってラッチ78のスレーブステージにス
トローブされる。ラッチ78の出力はインバータ80によっ
て反転されSDM線に現れてテストポート28bに入力され
る。
第６図から、ANDゲート72及び76、インバータ73及びN
ORゲート74によって構成される論理がSDI線からテスト
ポート28aを通るデータの流れを制御することは明らか
である。もしラッチ70の内容が論理状態“0"であれば、
ANDゲート76の出力もまた必然的に“0"である。しか
し、ANDゲート72の出力はSDI線の論理状態によって制御
される。従って、NORゲート74の出力は、ラッチ70の出
力が論理状態“0"である時はいつもSDI線の反転された
論理状態である。これは、SRL34cの出力がSDM線と接続
されていないから、ラッチ70に記憶されている論理状態
“0"を試験機能に選択されていないモジュール26aに対
応させる。その代わり、モジュール26aが選択されない
場合、SDI線の論理状態がラッチ78に記憶された後（そ
してNORゲート74及びインバータ80によって２回反転さ
れて）SDM線に現れる。従って、モジュール26aが選択さ
れない場合、データはスキャンデータ入力からそのテス
トポート28のスキャンデータ出力に直接シフトされる
（テストポート28の場合、スキャンデータ入力はSDI線
であり、一方スキャンデータ出力はSDM線である）。選
択されないモジュールと関連するSRLs34は最後のSRL34
（テストポート28の場合、SRL34c）の出力をテストポー
ト28のスキャンデータ出力から取り外すことによってス
キャンチェーンから取り除かれる。留意するべきことは
第６図の構成においてSDI線に与えられたスキャンデー
タはSRLs34のスレーブステージにシフトするが、その様
なデータは、最後のSRL34（テストポート28の場合、SRL
34c）の出力が回路の残りから取りはずされているため
に、効力を持っていない。
ORゲート74によって構成される論理がSDI線からテスト
ポート28aを通るデータの流れを制御することは明らか
である。もしラッチ70の内容が論理状態“0"であれば、
ANDゲート76の出力もまた必然的に“0"である。しか
し、ANDゲート72の出力はSDI線の論理状態によって制御
される。従って、NORゲート74の出力は、ラッチ70の出
力が論理状態“0"である時はいつもSDI線の反転された
論理状態である。これは、SRL34cの出力がSDM線と接続
されていないから、ラッチ70に記憶されている論理状態
“0"を試験機能に選択されていないモジュール26aに対
応させる。その代わり、モジュール26aが選択されない
場合、SDI線の論理状態がラッチ78に記憶された後（そ
してNORゲート74及びインバータ80によって２回反転さ
れて）SDM線に現れる。従って、モジュール26aが選択さ
れない場合、データはスキャンデータ入力からそのテス
トポート28のスキャンデータ出力に直接シフトされる
（テストポート28の場合、スキャンデータ入力はSDI線
であり、一方スキャンデータ出力はSDM線である）。選
択されないモジュールと関連するSRLs34は最後のSRL34
（テストポート28の場合、SRL34c）の出力をテストポー
ト28のスキャンデータ出力から取り外すことによってス
キャンチェーンから取り除かれる。留意するべきことは
第６図の構成においてSDI線に与えられたスキャンデー
タはSRLs34のスレーブステージにシフトするが、その様
なデータは、最後のSRL34（テストポート28の場合、SRL
34c）の出力が回路の残りから取りはずされているため
に、効力を持っていない。
留意するべきことは、SRLs34のスキャンパスのある種
の使用は、その中のデータが他のモジュールへのスキャ
ンの間コラプトされないことを必要とすることである。
例えば、スキャン後に使用されるために保持されている
非選択モジュールのスキャン前のデータの状態と共に、
データが選択されたモジュールに対してまたはそれから
スキャンされる前及び後のいずれにおいても機能的に動
作する非選択モジュールを持つことは有用であるかもし
れない。もしデータが非選択モジュールのSRLs34に必然
的にシフトされるなら、ユーザーはこのようなSRLs34を
アンロードし、データを読み取り、スキャンの間そこへ
の前のデータを示すことを要求される。従って多くのア
ップリケーションにおいて、SRLs34内のシフトがこれと
関連するモジュール26の選択されない場合ディスエーブ
ルされるような方法で、ラッチ70の内容と共にMSTR線の
クロック信号を各SRL34にゲートすることが望ましい。
第6a図は第６図のモジュール26aとテストポート28aを示
し、ANDゲート75はクロック信号MSTR及びラッチ70の内
容のゲートを行う。ANDゲート75の出力からMSTR′線は
従って“L"に保持され、各SRL34のマスターステージを
ディスエーブルし、ラッチ70の内容が論理水準“0"であ
る場合、すなわち関連するモジュール26（この場合、モ
ジュール26a）に選択されていない場合、データがスキ
ャンチェーンを介してシフトするのを防止する。
の使用は、その中のデータが他のモジュールへのスキャ
ンの間コラプトされないことを必要とすることである。
例えば、スキャン後に使用されるために保持されている
非選択モジュールのスキャン前のデータの状態と共に、
データが選択されたモジュールに対してまたはそれから
スキャンされる前及び後のいずれにおいても機能的に動
作する非選択モジュールを持つことは有用であるかもし
れない。もしデータが非選択モジュールのSRLs34に必然
的にシフトされるなら、ユーザーはこのようなSRLs34を
アンロードし、データを読み取り、スキャンの間そこへ
の前のデータを示すことを要求される。従って多くのア
ップリケーションにおいて、SRLs34内のシフトがこれと
関連するモジュール26の選択されない場合ディスエーブ
ルされるような方法で、ラッチ70の内容と共にMSTR線の
クロック信号を各SRL34にゲートすることが望ましい。
第6a図は第６図のモジュール26aとテストポート28aを示
し、ANDゲート75はクロック信号MSTR及びラッチ70の内
容のゲートを行う。ANDゲート75の出力からMSTR′線は
従って“L"に保持され、各SRL34のマスターステージを
ディスエーブルし、ラッチ70の内容が論理水準“0"であ
る場合、すなわち関連するモジュール26（この場合、モ
ジュール26a）に選択されていない場合、データがスキ
ャンチェーンを介してシフトするのを防止する。
第６図に戻って、もしラッチ70の内容が“1"のデータ
状態であれば、SRL34cの出力はラッチ78（及びNORゲー
ト74及びインバータ80による２回の反転）を介してSDM
線に現れる。従って、モジュール26aが選択される場
合、SDI線からSDM線へのデータパスはSRL34a乃至34cを
通過する。従って、ラッチ70の内容が論理状態“1"にセ
ットされた後、MSTR及びSHF線における４組のパルスの
発生はSRL34aにテストデータパターンをロードし、ラッ
チ78をその所望の状態にセットする。以下に説明するよ
うに、BUSENB線の信号の制御のためにラッチ78を必要な
状態にセットするためにはSHF線のクロック信号の追加
的な立ち上がりパルスが必要である。
状態であれば、SRL34cの出力はラッチ78（及びNORゲー
ト74及びインバータ80による２回の反転）を介してSDM
線に現れる。従って、モジュール26aが選択される場
合、SDI線からSDM線へのデータパスはSRL34a乃至34cを
通過する。従って、ラッチ70の内容が論理状態“1"にセ
ットされた後、MSTR及びSHF線における４組のパルスの
発生はSRL34aにテストデータパターンをロードし、ラッ
チ78をその所望の状態にセットする。以下に説明するよ
うに、BUSENB線の信号の制御のためにラッチ78を必要な
状態にセットするためにはSHF線のクロック信号の追加
的な立ち上がりパルスが必要である。
ラッチ78の内容はBUSENB線に信号を発生するために使
用され、これは第５図に示すようにバッファ62を制御す
る。本発明のこの実施例において、バッファ62の制御は
選択及び非選択モジュールの両方においてラッチ78の内
容によって制御される。第６図から明らかであり下記で
更に説明されるように、各モジュールのラッチ78は、関
連するSRLsがスキャンパスに含まれていようと否とに関
係なく論理回路10′の全体のスキャンパス内にある。勿
論、テストバス64その他の追加信号に応答するBUSENB線
の制御のための組み合わせ論理は本発明の精神の範囲内
で使用されてもよい。しかし、選択及び非選択モジュー
ルの両方におけるバスコントロールデータのラッチ78へ
のスキャニングは最小の外部相互接続を必要とする。従
ってラッチ78の出力はANDゲート82の一つの入力に接続
される。テストバス64からのTEST線はANDゲート82の他
の入力に接続される。ANDゲート82の出力はNORゲート84
の一つの入力に接続される。テストバス64からのSCAN線
はNORゲート84の他の入力に接続される。NORゲート84の
出力はBUSENB線である。
用され、これは第５図に示すようにバッファ62を制御す
る。本発明のこの実施例において、バッファ62の制御は
選択及び非選択モジュールの両方においてラッチ78の内
容によって制御される。第６図から明らかであり下記で
更に説明されるように、各モジュールのラッチ78は、関
連するSRLsがスキャンパスに含まれていようと否とに関
係なく論理回路10′の全体のスキャンパス内にある。勿
論、テストバス64その他の追加信号に応答するBUSENB線
の制御のための組み合わせ論理は本発明の精神の範囲内
で使用されてもよい。しかし、選択及び非選択モジュー
ルの両方におけるバスコントロールデータのラッチ78へ
のスキャニングは最小の外部相互接続を必要とする。従
ってラッチ78の出力はANDゲート82の一つの入力に接続
される。テストバス64からのTEST線はANDゲート82の他
の入力に接続される。ANDゲート82の出力はNORゲート84
の一つの入力に接続される。テストバス64からのSCAN線
はNORゲート84の他の入力に接続される。NORゲート84の
出力はBUSENB線である。
動作において、SCAN線のスキャン信号は、テストデー
タパターンが選択されたモジュールのSRLs34及びバッフ
ァ62の制御のために全てのモジュールのラッチ78にスキ
ャンされている間論理状態“1"にある。SCAN線の論理状
態“1"はBUSENB線を論理状態“0"にすることによってバ
ッファ62を無条件にディスエーブルする。これはスキャ
ンパスとシステムバス60の間の干渉なしにデータがスキ
ャンパスに沿ってスキャンされることを可能にする。こ
のような干渉は、データのスキャニング中のSRLs34の状
態が機能回路31にシステムバス60の矛盾するデータ信号
を駆動するようにさせる可能性があるから、発生する可
能性がある。もし、機能回路31がシステムバス60を駆動
するためにCMOSのスタティックドライバを使用していれ
ば、バスの矛盾は電源から２個の“オン”トランジスタ
を介してアースへのDC通路を作る可能性があり、これは
論理回路を損傷する可能性がある。データのスキャニン
グの間無条件にディスエーブルされたバッファ62はSRLs
34及びラッチ78の中間的な状態がシステムバス60に矛盾
を作ることを防止する。
タパターンが選択されたモジュールのSRLs34及びバッフ
ァ62の制御のために全てのモジュールのラッチ78にスキ
ャンされている間論理状態“1"にある。SCAN線の論理状
態“1"はBUSENB線を論理状態“0"にすることによってバ
ッファ62を無条件にディスエーブルする。これはスキャ
ンパスとシステムバス60の間の干渉なしにデータがスキ
ャンパスに沿ってスキャンされることを可能にする。こ
のような干渉は、データのスキャニング中のSRLs34の状
態が機能回路31にシステムバス60の矛盾するデータ信号
を駆動するようにさせる可能性があるから、発生する可
能性がある。もし、機能回路31がシステムバス60を駆動
するためにCMOSのスタティックドライバを使用していれ
ば、バスの矛盾は電源から２個の“オン”トランジスタ
を介してアースへのDC通路を作る可能性があり、これは
論理回路を損傷する可能性がある。データのスキャニン
グの間無条件にディスエーブルされたバッファ62はSRLs
34及びラッチ78の中間的な状態がシステムバス60に矛盾
を作ることを防止する。
TEST線のテスト信号は論理回路がそのテストモードに
ある間論理状態“1"にある。モジュール26aの論理回路
と機能回路31の通常の動作に対応するTEST線の論理状態
“0"は必然的にANDゲート84の出力を論理状態“0"にす
る。従って、テストポート28は、もしTEST線及びSCAN線
の両方が、モジュールのいずれにおいてもそのテストモ
ードでもなければSRLs34（またはラッチ78）にデータを
スキャニングもしていない論理状態に対応するそれらの
論理状態“0"であれば、機能回路31に通過する（すなわ
ち、バッファ62はイネーブルされる）。TEST線がそのテ
ストモードにある論理回路に対応するその論理状態“1"
にある場合（そしてデータがスキャンされていない、す
なわちSCAN線が論理状態“0"にあると仮定して）、BUSE
NB線及びバッファ62の制御はラッチ78の内容によって決
まる。このようにして、システムバス60へのアクセス
は、モジュールがスキャンパスの目的に対して選択され
たモジュールであろうと否と、各モジュールに対して選
択的にイネーブルまたはディスエーブルされることがで
きる。例えば、もしモジュール26aの機能回路31がテス
ト中にシステムバス60に対してまたはこれからロードさ
れるべきPRLsを含んでいれば、ラッチ78には論理状態
“0"（NORゲート74を考慮にいれるためにSDI線からスキ
ャンされた論理状態“1"に対応する）がロードされ、そ
の結果BUSENB線はバッファ62をイネーブルするために論
理状態“1"にある。逆に、テスト中バッファ62がディス
エーブルされることを保証するためにはラッチ78に状態
“1"がロードされる。
ある間論理状態“1"にある。モジュール26aの論理回路
と機能回路31の通常の動作に対応するTEST線の論理状態
“0"は必然的にANDゲート84の出力を論理状態“0"にす
る。従って、テストポート28は、もしTEST線及びSCAN線
の両方が、モジュールのいずれにおいてもそのテストモ
ードでもなければSRLs34（またはラッチ78）にデータを
スキャニングもしていない論理状態に対応するそれらの
論理状態“0"であれば、機能回路31に通過する（すなわ
ち、バッファ62はイネーブルされる）。TEST線がそのテ
ストモードにある論理回路に対応するその論理状態“1"
にある場合（そしてデータがスキャンされていない、す
なわちSCAN線が論理状態“0"にあると仮定して）、BUSE
NB線及びバッファ62の制御はラッチ78の内容によって決
まる。このようにして、システムバス60へのアクセス
は、モジュールがスキャンパスの目的に対して選択され
たモジュールであろうと否と、各モジュールに対して選
択的にイネーブルまたはディスエーブルされることがで
きる。例えば、もしモジュール26aの機能回路31がテス
ト中にシステムバス60に対してまたはこれからロードさ
れるべきPRLsを含んでいれば、ラッチ78には論理状態
“0"（NORゲート74を考慮にいれるためにSDI線からスキ
ャンされた論理状態“1"に対応する）がロードされ、そ
の結果BUSENB線はバッファ62をイネーブルするために論
理状態“1"にある。逆に、テスト中バッファ62がディス
エーブルされることを保証するためにはラッチ78に状態
“1"がロードされる。
さて第７図を参照して、第５図に示されるようなモジ
ュール26a及び26bを有する論理回路のテストシーケンス
が、第６図に示されるテストポート28と共に説明され
る。SCAN線の信号が先ず論理状態“1"にセットされ全て
のモジュールのバッファ62に無条件にシステムバス60を
機能回路31から切り離させる。この時TEST線のテストモ
ード信号はまたその論理状態“1"なることができる。ス
キャンパスにおいてモジュール26aまたは26bの一つにそ
のSRLs34を持たせることができるために、シリアルデー
タストリームはMSENB線からスキャンされなければなら
ない。上述のように、ラッチ70のマスターステージはMS
MSTR線のデータシフト信号の立ち上がり端にロードさ
れ、スレーブステージはSHF線のクロック信号の立ち上
がり端にロードされている。モジュール26aが選択され
モジュール26bが選択されない例は、MSMSTR線の信号の
２個のパルス（次にSHF線に１個のパルスがくる）と同
期して、その次にデータ状態“1"（テストポート28aの
ラッチ70に記憶するために）のくる“0"（テストポート
28bのラッチ70に記憶するために）によって構成される
シリアルデータストリームによって第７図に示されてい
る。
ュール26a及び26bを有する論理回路のテストシーケンス
が、第６図に示されるテストポート28と共に説明され
る。SCAN線の信号が先ず論理状態“1"にセットされ全て
のモジュールのバッファ62に無条件にシステムバス60を
機能回路31から切り離させる。この時TEST線のテストモ
ード信号はまたその論理状態“1"なることができる。ス
キャンパスにおいてモジュール26aまたは26bの一つにそ
のSRLs34を持たせることができるために、シリアルデー
タストリームはMSENB線からスキャンされなければなら
ない。上述のように、ラッチ70のマスターステージはMS
MSTR線のデータシフト信号の立ち上がり端にロードさ
れ、スレーブステージはSHF線のクロック信号の立ち上
がり端にロードされている。モジュール26aが選択され
モジュール26bが選択されない例は、MSMSTR線の信号の
２個のパルス（次にSHF線に１個のパルスがくる）と同
期して、その次にデータ状態“1"（テストポート28aの
ラッチ70に記憶するために）のくる“0"（テストポート
28bのラッチ70に記憶するために）によって構成される
シリアルデータストリームによって第７図に示されてい
る。
一度モジュール26aが選択されると、スキャンパスは
モジュール26aにおけるSRLa34a乃至34c、プラステスト
ポート28aのラッチ78及びテストポート28bのラッチ78に
よって構成される。テストポート28aのラッチ78におけ
る論理状態“0"の記憶によってテストポート28bのラッ
チ78にはSDM線の論理状態がロードされる。このスキャ
ンパスのラッチを満たすためには、MSTR線のクロック信
号の５個のパルスが必要である。SDI線からスキャンさ
れたシリアルデータストリームはテストポート28bのラ
ッチ78に記憶されるために論理状態“0"によって構成さ
れ（NORゲート74によって論理状態“1"として）、テス
トポート28aのラッチ78に記憶されるために、（論理状
態“0"として）その次に論理状態“1"がくる（バッファ
62はこの特定のテストモードでイネーブルされることが
希望されていると仮定して）。これの次にはSRLs34c、3
4b、及び34aに記憶するべき内容がこの順序でくる。全
てのデータは勿論MSTR線のクロックSIと同期してSDI線
に与えられ、勿論次にSHF線にスレーブクロックSIが来
る。SDO線は同時に両モジュールからのラッチ78の内容
を与え、これの次にはM26aのSRLs34a乃至34cの内容がく
る。これらの値は最初の試験をセツトアップする目的を
「留意していない（don't care）」。一度ラッチ78及び
SRLs34が希望通りにロードされると、テストバス64のス
キャン線のスキャン信号は“L"の状態になり、モジュー
ル26aのバッファ62をイネーブルする（NORゲート74によ
って反転されSDI線に載置された論理状態“1"であった
モジュール26aのラッチ78に記憶された論理状態“0"に
応答して）。モジュール26aのSRLs34a乃至34cの内容
は、上述したようにモジュール26aの機能回路31のそれ
らの関連ノードの論理状態をセットする。機能動作のサ
イクルはシステムバス60からの機能回路におけるPRLsの
ローディングを含んでもよいが、これはラッチ78におけ
る論理状態“0"によってイネーブルされBUSENB線の信号
を論理状態“1"にする。
モジュール26aにおけるSRLa34a乃至34c、プラステスト
ポート28aのラッチ78及びテストポート28bのラッチ78に
よって構成される。テストポート28aのラッチ78におけ
る論理状態“0"の記憶によってテストポート28bのラッ
チ78にはSDM線の論理状態がロードされる。このスキャ
ンパスのラッチを満たすためには、MSTR線のクロック信
号の５個のパルスが必要である。SDI線からスキャンさ
れたシリアルデータストリームはテストポート28bのラ
ッチ78に記憶されるために論理状態“0"によって構成さ
れ（NORゲート74によって論理状態“1"として）、テス
トポート28aのラッチ78に記憶されるために、（論理状
態“0"として）その次に論理状態“1"がくる（バッファ
62はこの特定のテストモードでイネーブルされることが
希望されていると仮定して）。これの次にはSRLs34c、3
4b、及び34aに記憶するべき内容がこの順序でくる。全
てのデータは勿論MSTR線のクロックSIと同期してSDI線
に与えられ、勿論次にSHF線にスレーブクロックSIが来
る。SDO線は同時に両モジュールからのラッチ78の内容
を与え、これの次にはM26aのSRLs34a乃至34cの内容がく
る。これらの値は最初の試験をセツトアップする目的を
「留意していない（don't care）」。一度ラッチ78及び
SRLs34が希望通りにロードされると、テストバス64のス
キャン線のスキャン信号は“L"の状態になり、モジュー
ル26aのバッファ62をイネーブルする（NORゲート74によ
って反転されSDI線に載置された論理状態“1"であった
モジュール26aのラッチ78に記憶された論理状態“0"に
応答して）。モジュール26aのSRLs34a乃至34cの内容
は、上述したようにモジュール26aの機能回路31のそれ
らの関連ノードの論理状態をセットする。機能動作のサ
イクルはシステムバス60からの機能回路におけるPRLsの
ローディングを含んでもよいが、これはラッチ78におけ
る論理状態“0"によってイネーブルされBUSENB線の信号
を論理状態“1"にする。
留意するべきことは、もしシステムバス60へのアクセ
スが、論理回路または論理回路モジュールがスキャンパ
スによって試験されるために必要でなければ、２個以上
のモジュールがシステムバス60によって生じる矛盾なし
に試験のために選択されてもよい。これはテストシーケ
ンスのための論理回路内の２個以上のモジュールに対し
てラッチ78に論理水準“1"を記憶することによって行わ
れる。例えば、試験のために第７図の両モジュール26a
及び26bを選択するには、論理状態“1"が両テストポー
ト28a及び28bのラッチ70にスキャンされる。モジュール
26bのSRLs34a及び34bもそこでまたスキャンパスにあ
り、２個のモジュール26a及び26bは同時に試験されるこ
とができる。
スが、論理回路または論理回路モジュールがスキャンパ
スによって試験されるために必要でなければ、２個以上
のモジュールがシステムバス60によって生じる矛盾なし
に試験のために選択されてもよい。これはテストシーケ
ンスのための論理回路内の２個以上のモジュールに対し
てラッチ78に論理水準“1"を記憶することによって行わ
れる。例えば、試験のために第７図の両モジュール26a
及び26bを選択するには、論理状態“1"が両テストポー
ト28a及び28bのラッチ70にスキャンされる。モジュール
26bのSRLs34a及び34bもそこでまたスキャンパスにあ
り、２個のモジュール26a及び26bは同時に試験されるこ
とができる。
イネーブルされたモジュール26aでの機能回路31の動
作は論理回路のシステムクロックをクロックすること、
またはその他の手段によってSCAN線の信号が“L"でTEST
線の信号が“H"である期間に行われる。モジュール26a
における機能回路31は従って予め決められた動作によっ
て実行され、CLK線のクロック信号のパルスは機能サイ
クルの結果をスキャンチェーンのSRLs34にロードするた
めに発生される。
作は論理回路のシステムクロックをクロックすること、
またはその他の手段によってSCAN線の信号が“L"でTEST
線の信号が“H"である期間に行われる。モジュール26a
における機能回路31は従って予め決められた動作によっ
て実行され、CLK線のクロック信号のパルスは機能サイ
クルの結果をスキャンチェーンのSRLs34にロードするた
めに発生される。
一度動作が完了すると、SCAN線のスキャン信号は論理
状態“1"に戻り、再び無条件でシステムバス60をモジュ
ール26aの機能回路31から切り離す。その次にSHF線のス
レーブクロック信号のくるMSTR線のクロック信号の５個
のパルスはスキャンパスに記憶されたデータをモジュー
ルからSDO線を介してシフトする。SDO線の最初の２個の
データビットはラッチ78の内容であり、これはテスト動
作の結果を評価するのに有効ではない。しかし、SDO線
で受け取られる次の３個のシリアルデータビットは、機
能回路31の動作後、SRLs34c、34b、34aの内容をこの順
序で構成する。この情報は、上記のSRLsが接続され、上
記のSRLsの各々に対してCLK線のクロック信号としてロ
ードされた機能回路31の予め決められた点の論理状態を
構成する。これらの３個のデータビットは、同じテスト
データのパターンに対して応答して同じ動作に対するSR
Ls34の３個の期待される（または論理的な）データビッ
トに対して比較されることができる。
状態“1"に戻り、再び無条件でシステムバス60をモジュ
ール26aの機能回路31から切り離す。その次にSHF線のス
レーブクロック信号のくるMSTR線のクロック信号の５個
のパルスはスキャンパスに記憶されたデータをモジュー
ルからSDO線を介してシフトする。SDO線の最初の２個の
データビットはラッチ78の内容であり、これはテスト動
作の結果を評価するのに有効ではない。しかし、SDO線
で受け取られる次の３個のシリアルデータビットは、機
能回路31の動作後、SRLs34c、34b、34aの内容をこの順
序で構成する。この情報は、上記のSRLsが接続され、上
記のSRLsの各々に対してCLK線のクロック信号としてロ
ードされた機能回路31の予め決められた点の論理状態を
構成する。これらの３個のデータビットは、同じテスト
データのパターンに対して応答して同じ動作に対するSR
Ls34の３個の期待される（または論理的な）データビッ
トに対して比較されることができる。
留意するべきことは、複数のテストデータのパターン
がモジュール26aの機能回路31の全ての部分の適正な試
験のために動作されるように要求されてもよいことであ
る。同じモジュールが選択されたままである限り、モジ
ュール26aのSRLsの34a乃至34cの内容が線SDOにシフトさ
れている間に、新しいデータがSDI線に与えられてもよ
い。このような活動は78b′、78a′、34c′、34b′及び
34a′で表されるSDI線の信号によって第７図に示されて
いる。SCAN線のスキャン信号はそこで再び“0"の状態に
されることができ、モジュール26aの機能回路31は再び
新しいテストデータパターンで試験される。
がモジュール26aの機能回路31の全ての部分の適正な試
験のために動作されるように要求されてもよいことであ
る。同じモジュールが選択されたままである限り、モジ
ュール26aのSRLsの34a乃至34cの内容が線SDOにシフトさ
れている間に、新しいデータがSDI線に与えられてもよ
い。このような活動は78b′、78a′、34c′、34b′及び
34a′で表されるSDI線の信号によって第７図に示されて
いる。SCAN線のスキャン信号はそこで再び“0"の状態に
されることができ、モジュール26aの機能回路31は再び
新しいテストデータパターンで試験される。
モジュール26aがスキャンパスを使用して希望通りに
試験された後、モジュール26bのラッチ70への論理状態
“1"のスキャニングによって上記のモジュール26bのSRL
s34a及び34bがスキャンパスに含まれる。モジュール26b
はSRLs34a及び34bに記憶されている複数の異なったテス
トデータパターンによって同様に試験されたその機能回
路31を有してもよい。上述のように、一度モジュール26
bが希望通りに完全に試験されると、TEST及びSCAN線の
テスト及びスキャン信号は論理状態“0"にされることが
でき、論理回路は通常の方法で機能することができる。
試験された後、モジュール26bのラッチ70への論理状態
“1"のスキャニングによって上記のモジュール26bのSRL
s34a及び34bがスキャンパスに含まれる。モジュール26b
はSRLs34a及び34bに記憶されている複数の異なったテス
トデータパターンによって同様に試験されたその機能回
路31を有してもよい。上述のように、一度モジュール26
bが希望通りに完全に試験されると、TEST及びSCAN線の
テスト及びスキャン信号は論理状態“0"にされることが
でき、論理回路は通常の方法で機能することができる。
さて第８図を参照して、本発明の第２の実施例に従っ
て構成された論理回路のモジュール26a及び26bが示され
ている。この実施例は本発明の第１の実施例とMSENB及
びMSENBI線がもはや使用されていない点が異なってい
る。本発明のこの実施例は、テストポート28a及び28bの
ラッチ70に記憶されるべき選択データをテストポート28
a及び28bのSRLs34（及びラッチ78）に記憶されたテスト
パターンデータとマルチプレックスする。テストバス64
の４番目の線、すなわちSCAN/SEL_線は以下に述べる方
法でコンフィギュレーションとテストデータのマルチプ
レックスを制御する。
て構成された論理回路のモジュール26a及び26bが示され
ている。この実施例は本発明の第１の実施例とMSENB及
びMSENBI線がもはや使用されていない点が異なってい
る。本発明のこの実施例は、テストポート28a及び28bの
ラッチ70に記憶されるべき選択データをテストポート28
a及び28bのSRLs34（及びラッチ78）に記憶されたテスト
パターンデータとマルチプレックスする。テストバス64
の４番目の線、すなわちSCAN/SEL_線は以下に述べる方
法でコンフィギュレーションとテストデータのマルチプ
レックスを制御する。
更に、第８図はモジュール26a及び26bの各々のスキャ
ンパスがSRLs34以外にグローバルSRLs90を含むことを示
している。グローバルSRLs90は、例えば第３図に示すよ
うにSRLs34と同様に構成され、またSRLs34と同様にMST
R、CLK及びSHF線に応答する。MSTR及びSHF線は明確化の
ために第８図には示されていない。例えば、モジュール
26aは１個のグローバルSRLs90aを含み、一方モジュール
26bは２個のグローバルSRLs90a及び90bを含む。モジュ
ール26a及び26bの各々における最初のグローバルSRLs90
aはそのモジュール用のスキャンデータ入力線（モジュ
ール26aのSDI線及びモジュール26bのSDM線）に接続され
る。グローバルSRLs90は、スキャンパスにおけるグロー
バルSRLs90の最後の出力がモジュール26a及び26bの各々
の最初のSRL34aに接続されるだけでなく、また関連する
テストポート28に接続され、その結果グローバルSRLs90
の内容はそのモジュールにおけるSRLs34をイネーブルす
ることなくスキャンされることができるという意味でグ
ローバルである。この接続のために、与えられた論理モ
ジュールに対するグローバルSRLs90は、例え論理モジュ
ールが選択されていなくても論理回路のスキャンパス内
にあり、従って論理モジュール26の全てのスキャンとテ
ストに対して「グローバル（global）」である。それら
は、それらの関連論理モジュールの選択状態に応じて利
用されるか無視されるかであるから、従って「ローカル
（local）」と考えられてもよい。
ンパスがSRLs34以外にグローバルSRLs90を含むことを示
している。グローバルSRLs90は、例えば第３図に示すよ
うにSRLs34と同様に構成され、またSRLs34と同様にMST
R、CLK及びSHF線に応答する。MSTR及びSHF線は明確化の
ために第８図には示されていない。例えば、モジュール
26aは１個のグローバルSRLs90aを含み、一方モジュール
26bは２個のグローバルSRLs90a及び90bを含む。モジュ
ール26a及び26bの各々における最初のグローバルSRLs90
aはそのモジュール用のスキャンデータ入力線（モジュ
ール26aのSDI線及びモジュール26bのSDM線）に接続され
る。グローバルSRLs90は、スキャンパスにおけるグロー
バルSRLs90の最後の出力がモジュール26a及び26bの各々
の最初のSRL34aに接続されるだけでなく、また関連する
テストポート28に接続され、その結果グローバルSRLs90
の内容はそのモジュールにおけるSRLs34をイネーブルす
ることなくスキャンされることができるという意味でグ
ローバルである。この接続のために、与えられた論理モ
ジュールに対するグローバルSRLs90は、例え論理モジュ
ールが選択されていなくても論理回路のスキャンパス内
にあり、従って論理モジュール26の全てのスキャンとテ
ストに対して「グローバル（global）」である。それら
は、それらの関連論理モジュールの選択状態に応じて利
用されるか無視されるかであるから、従って「ローカル
（local）」と考えられてもよい。
グローバルSRLs90を含むことはSDI及びSDO線のマルチ
プレックスされた選択及びテストデータの使用を決して
必要とせず、SDI及びSDO線のマルチプレックスされた選
択及びテストデータの使用は決してグローバルSRLs90を
含むこと必要としないことが明らかであるべきである。
第８図の構成は両方の特徴を利用するモジュール26a及
び26bを示しているにすぎない。
プレックスされた選択及びテストデータの使用を決して
必要とせず、SDI及びSDO線のマルチプレックスされた選
択及びテストデータの使用は決してグローバルSRLs90を
含むこと必要としないことが明らかであるべきである。
第８図の構成は両方の特徴を利用するモジュール26a及
び26bを示しているにすぎない。
グローバルSRLs90は、システムバス60を制御するため
に、またはそうでなければ別のモジュール26の試験を助
けるために、性質上「グローバル」であるモジュール26
の機能回路31によって実行される機能に対して有効であ
る。例えば、モジュール26aの試験はデータがその中に
おいて機能回路31の入力に与えられることを必要とする
かもしれない（システムバス60を介するか別の方法
で）。これはモジュール26bのような別のモジュールが
必要なデータを発生させてモジュール26aに与えなけれ
ばならないことを要求する。しかし、データソースとし
て役立つためには、モジュール26bはデータをモジュー
ル26bに与えるためにSRLs34を利用しなければならず、
その結果モジュール26bの機能回路31はシステムバス60
から隔離される。しかし、第６図の論理回路（グローバ
ルSRLs90の付いていない）がこれを実行するには、モジ
ュール26bはまたモジュール26aが試験されている場合に
イネーブルされなければならず、両モジュール26a及び2
6bからの全てのSRLsをスキャンパスに載置しなければな
らないことが必要とされる。試験時間の削減とモジュー
ル試験の発生の利益は勿論スキャンチェーンが長くなる
ことによって削減される。しかし、それらの関連モジュ
ール26が選択されない場合にスキャンパスに止どまって
いる第８のモジュール26bのグローバルSRLs90は、もし
モジュール26の選択されていないものの試験のために必
要であけば、スキャンチェーンを最小にすることを可能
にする。幾つかのテストアップリケーションにおいて、
試験中のもの以外のモジュール26のグローバルSRLs90及
び「ローカル」SRLs34の両方がスキャンされることは有
用であるかもしれないが、その場合両モジュール26が以
前のように選択されなければならない。
に、またはそうでなければ別のモジュール26の試験を助
けるために、性質上「グローバル」であるモジュール26
の機能回路31によって実行される機能に対して有効であ
る。例えば、モジュール26aの試験はデータがその中に
おいて機能回路31の入力に与えられることを必要とする
かもしれない（システムバス60を介するか別の方法
で）。これはモジュール26bのような別のモジュールが
必要なデータを発生させてモジュール26aに与えなけれ
ばならないことを要求する。しかし、データソースとし
て役立つためには、モジュール26bはデータをモジュー
ル26bに与えるためにSRLs34を利用しなければならず、
その結果モジュール26bの機能回路31はシステムバス60
から隔離される。しかし、第６図の論理回路（グローバ
ルSRLs90の付いていない）がこれを実行するには、モジ
ュール26bはまたモジュール26aが試験されている場合に
イネーブルされなければならず、両モジュール26a及び2
6bからの全てのSRLsをスキャンパスに載置しなければな
らないことが必要とされる。試験時間の削減とモジュー
ル試験の発生の利益は勿論スキャンチェーンが長くなる
ことによって削減される。しかし、それらの関連モジュ
ール26が選択されない場合にスキャンパスに止どまって
いる第８のモジュール26bのグローバルSRLs90は、もし
モジュール26の選択されていないものの試験のために必
要であけば、スキャンチェーンを最小にすることを可能
にする。幾つかのテストアップリケーションにおいて、
試験中のもの以外のモジュール26のグローバルSRLs90及
び「ローカル」SRLs34の両方がスキャンされることは有
用であるかもしれないが、その場合両モジュール26が以
前のように選択されなければならない。
さて第９図を参照して、本発明のこの第２の実施例に
利用されるモジュール26bの構成が示されている。第８
図のモジュール26aは、そこにおけるSRLs34及びグロー
バルSRLs90の異なった構成の原因となるのに必要な必然
的な変更をともなってモジュール26bと同様に構成され
ていることに勿論留意する必要がある。ANDゲート72、7
6及び82、NORゲート74及び84、及びラッチ78によって構
成される論理の構成と動作は第６図に関連して上述した
ものと実質的に同じである。しかし、第９図のモジュー
ル26bはラッチ70の入力及びグローバルSRL90aに接続さ
れたSDM線を有している。モジュール26bのスキャンパス
における最後のSRL34bは、第６図におけるSRL34cのそれ
と同様にANDゲート76の入力に接続されている。テスト
ポート28bは更にマルチプレクサー92を有し、これはイ
ンバータ80の出力に接続された第１の入力とラッチ70に
接続された第２の入力を有している。マルチプレクサー
92の出力はSDO線に接続されている。マルチプレクサー9
2は周知の２入力マルチプレクサーであり、その出力に
接続されるべきその二つの入力の一つを選択するために
その制御入力によって制御される。マルチプレクサー92
に対する制御入力はテストバス64のSCAN/SEL_線に接続
され、その結果SCAN/SEL_線が論理状態“1"を持てば、
マルチプレクサー92の出力はインバータ80の出力に接続
される。逆に、SCAN/SEL_が論理状態“0"を持てば、マ
ルチプレクサー92の出力はラッチ70に接続される。テス
トバス64にSCAN/SEL_線を追加することは従ってモジュ
ール26のテストポート28によってインターフエースされ
るシリアル線の数を削減する。
利用されるモジュール26bの構成が示されている。第８
図のモジュール26aは、そこにおけるSRLs34及びグロー
バルSRLs90の異なった構成の原因となるのに必要な必然
的な変更をともなってモジュール26bと同様に構成され
ていることに勿論留意する必要がある。ANDゲート72、7
6及び82、NORゲート74及び84、及びラッチ78によって構
成される論理の構成と動作は第６図に関連して上述した
ものと実質的に同じである。しかし、第９図のモジュー
ル26bはラッチ70の入力及びグローバルSRL90aに接続さ
れたSDM線を有している。モジュール26bのスキャンパス
における最後のSRL34bは、第６図におけるSRL34cのそれ
と同様にANDゲート76の入力に接続されている。テスト
ポート28bは更にマルチプレクサー92を有し、これはイ
ンバータ80の出力に接続された第１の入力とラッチ70に
接続された第２の入力を有している。マルチプレクサー
92の出力はSDO線に接続されている。マルチプレクサー9
2は周知の２入力マルチプレクサーであり、その出力に
接続されるべきその二つの入力の一つを選択するために
その制御入力によって制御される。マルチプレクサー92
に対する制御入力はテストバス64のSCAN/SEL_線に接続
され、その結果SCAN/SEL_線が論理状態“1"を持てば、
マルチプレクサー92の出力はインバータ80の出力に接続
される。逆に、SCAN/SEL_が論理状態“0"を持てば、マ
ルチプレクサー92の出力はラッチ70に接続される。テス
トバス64にSCAN/SEL_線を追加することは従ってモジュ
ール26のテストポート28によってインターフエースされ
るシリアル線の数を削減する。
第10図は、第８図に示されたモジュール26aと組み合
わせて第９図に示されるモジュール26bの動作を示すタ
イミング図である。コンフィギュレーションデータは先
ずSCAN/SEL_線が論理状態“0"である間に発生するMSMST
R線の選択信号の２個のパルスによってラッチ70にスキ
ャンされる。SCAN線のスキャン信号とTEST線のテスト信
号はいずれもこの時論理状態“1"にある。上述したよう
に、SCAN/SEL_線の論理状態“0"は、テストポート28の
各々のマルチプレクサー92にその中のラッチ70をマルチ
プレクサー92の出力に接続させる。従って、テストポー
ト28aのラッチ70の内容がSDM線を介してテストポート28
bのラッチ70にロードされる。この例の目的のために、
論理状態“1"がテストポート28bのラッチ70にロードさ
れ、論理状態“0"がテストポート28aのラッチ70にロー
ドされる。
わせて第９図に示されるモジュール26bの動作を示すタ
イミング図である。コンフィギュレーションデータは先
ずSCAN/SEL_線が論理状態“0"である間に発生するMSMST
R線の選択信号の２個のパルスによってラッチ70にスキ
ャンされる。SCAN線のスキャン信号とTEST線のテスト信
号はいずれもこの時論理状態“1"にある。上述したよう
に、SCAN/SEL_線の論理状態“0"は、テストポート28の
各々のマルチプレクサー92にその中のラッチ70をマルチ
プレクサー92の出力に接続させる。従って、テストポー
ト28aのラッチ70の内容がSDM線を介してテストポート28
bのラッチ70にロードされる。この例の目的のために、
論理状態“1"がテストポート28bのラッチ70にロードさ
れ、論理状態“0"がテストポート28aのラッチ70にロー
ドされる。
SCAN/SEL_線はそこで論理状態“1"にされ、マルチプ
レクサー92の出力を各テストポート28のインバータ80の
出力に接続する。テストパターンデータはそこで、テス
トポート28bのラッチ78、モジュール26bのSRLs34b及び3
4a、モジュール26bのグローバルSRLs90b及び90a、テス
トポート28aのラッチ78、及びモジュール26bのグローバ
ルSRL90aによって構成されるスキャンパスを介してこの
順序でSDI線から論理回路にスキャンされることができ
る。従って、MSTR線のマスタークロック信号の７個のパ
ルス、及びSHF線のスレーブクロック信号が、第10図に
示されるようにスキャンパスのラッチにロードするため
に必要である。一度スキャンパスがロードされると、SC
AN線のスキャン信号は、機能回路31による試験動作の実
行中論理状態“0"になる。本発明の第１の実施例のよう
に、ラッチ78に記憶された論理状態が、試験動作中にバ
ッファ62がイネーブルされたかディスエーブルされたか
を決定する。CLK線のクロック信号のパルスは以前のよ
うにSRLs34及びグローバルSRLs90に機能回路31のそれら
の関連ノードの論理状態をロードする。
レクサー92の出力を各テストポート28のインバータ80の
出力に接続する。テストパターンデータはそこで、テス
トポート28bのラッチ78、モジュール26bのSRLs34b及び3
4a、モジュール26bのグローバルSRLs90b及び90a、テス
トポート28aのラッチ78、及びモジュール26bのグローバ
ルSRL90aによって構成されるスキャンパスを介してこの
順序でSDI線から論理回路にスキャンされることができ
る。従って、MSTR線のマスタークロック信号の７個のパ
ルス、及びSHF線のスレーブクロック信号が、第10図に
示されるようにスキャンパスのラッチにロードするため
に必要である。一度スキャンパスがロードされると、SC
AN線のスキャン信号は、機能回路31による試験動作の実
行中論理状態“0"になる。本発明の第１の実施例のよう
に、ラッチ78に記憶された論理状態が、試験動作中にバ
ッファ62がイネーブルされたかディスエーブルされたか
を決定する。CLK線のクロック信号のパルスは以前のよ
うにSRLs34及びグローバルSRLs90に機能回路31のそれら
の関連ノードの論理状態をロードする。
試験動作の実行後、テストバス64のSCAN線のスキャン
信号は再び論理状態“1"となり結果をスキャンする。MS
TR及びSHF線のマスター及びスレーブクロック信号７個
のパルスは、テストポート28bのラッチ78、モジュール2
6bのSRLs34b及び34a、モジュール26bのグローバルSRLs9
0b及び90a、テストポート28aのラッチ78、及びモジュー
ル26bのグローバルSRL90a内容をこの順序でSDO線に与え
る。もし追加のテストデータパターンが選択されたモジ
ュール26bに与えられるべきであれば、このテストデー
タパターンはSDI線からスキャンされてもよいが、一方
スキャンパスの内容はSDO線でスキャンされている。結
果のスキャン中のスキャンパスに対するSDI線のデータ
のスキャニングは第10図に示されている。勿論、もしモ
ジュール26aのような他のモジュールが試験後に選択さ
れるべきであれば、SCAN/SEL_線が再び論理状態“0"に
ならなければならず、その結果MSMSTR線のセレクトシフ
ト信号のパルスはSDI線から新しいコンフィギュレーシ
ョンデータをラッチ70にスキャンする。
信号は再び論理状態“1"となり結果をスキャンする。MS
TR及びSHF線のマスター及びスレーブクロック信号７個
のパルスは、テストポート28bのラッチ78、モジュール2
6bのSRLs34b及び34a、モジュール26bのグローバルSRLs9
0b及び90a、テストポート28aのラッチ78、及びモジュー
ル26bのグローバルSRL90a内容をこの順序でSDO線に与え
る。もし追加のテストデータパターンが選択されたモジ
ュール26bに与えられるべきであれば、このテストデー
タパターンはSDI線からスキャンされてもよいが、一方
スキャンパスの内容はSDO線でスキャンされている。結
果のスキャン中のスキャンパスに対するSDI線のデータ
のスキャニングは第10図に示されている。勿論、もしモ
ジュール26aのような他のモジュールが試験後に選択さ
れるべきであれば、SCAN/SEL_線が再び論理状態“0"に
ならなければならず、その結果MSMSTR線のセレクトシフ
ト信号のパルスはSDI線から新しいコンフィギュレーシ
ョンデータをラッチ70にスキャンする。
第10から、第８図及び第９図に示す第２の実施例にお
いてコンフィギュレーションデータがSDI線からラッチ7
0にスキャンされている間に、コンフィギュレーション
データはまたグローバルSRL90、ラッチ78及びSRLs34に
ロードされていることは明らかである。このことは、選
択されたスキャンパスには試験のためのモジュール26の
選択後既知のデータが再びロードされるから、一般的に
殆ど重要ではない。しかし、留意するべきことは、MSR
T′線にマスタークロック信号を発生させるための第6a
図に示す回路はANDゲート75の他の入力に接続されたSCA
N/SEL_線で構成されることができることである。これ
は、SCAN/SEL_線が論理状態“1"でなければ、クローバ
ルSRL90、SRLs34及びラッチ78がデータをシフトするこ
とを禁止する。
いてコンフィギュレーションデータがSDI線からラッチ7
0にスキャンされている間に、コンフィギュレーション
データはまたグローバルSRL90、ラッチ78及びSRLs34に
ロードされていることは明らかである。このことは、選
択されたスキャンパスには試験のためのモジュール26の
選択後既知のデータが再びロードされるから、一般的に
殆ど重要ではない。しかし、留意するべきことは、MSR
T′線にマスタークロック信号を発生させるための第6a
図に示す回路はANDゲート75の他の入力に接続されたSCA
N/SEL_線で構成されることができることである。これ
は、SCAN/SEL_線が論理状態“1"でなければ、クローバ
ルSRL90、SRLs34及びラッチ78がデータをシフトするこ
とを禁止する。
第11図を参照して、テストポート28bの追加的な実施
例とその第９図のモジュール26bのSRLs34及び90への接
続が示されている。第８及び９図のテストポート28bと
同様に、選択及びテストデータはSDM及びSDO線でマルチ
プレックスされる。第11図の実施例は、ラッチ70及び78
のマスターステージをそれぞれ制御するMSMSTR及びMSTR
線の異なったマスタークロック信号を利用してマルチプ
レックスされた特徴の実行に対して必要な回路を削減す
る。１個のマルチプレクサ93がSDO線にラッチ70の内容
（選択データのスキャン中）、グローバルSRL90bの内容
（データスキャン中、モジュール26bを選択せず）、ま
たはローカルSRL34bの内容（データスキャン中、モジュ
ール26bを選択）を加えるために利用される。
例とその第９図のモジュール26bのSRLs34及び90への接
続が示されている。第８及び９図のテストポート28bと
同様に、選択及びテストデータはSDM及びSDO線でマルチ
プレックスされる。第11図の実施例は、ラッチ70及び78
のマスターステージをそれぞれ制御するMSMSTR及びMSTR
線の異なったマスタークロック信号を利用してマルチプ
レックスされた特徴の実行に対して必要な回路を削減す
る。１個のマルチプレクサ93がSDO線にラッチ70の内容
（選択データのスキャン中）、グローバルSRL90bの内容
（データスキャン中、モジュール26bを選択せず）、ま
たはローカルSRL34bの内容（データスキャン中、モジュ
ール26bを選択）を加えるために利用される。
この実施例において、SDM線は以前のようにラッチ70
の入力に接続され、そしてまたラッチ78の入力にも接続
される。ラッチ78の出力はANDゲート82及びNORゲート84
を介して以前のようにBUSENB線に信号を発生し、バス64
からのTBST及びSCAN信号によって制御される。マルチプ
レクサは３入力のマルチプレクサであり、スキャンモー
ド及びラッチ70の内容に従って（すなわち関連モジュー
ル26bが選択されたかどうかによって）SDO線スキャン出
力信号を発生する。ANDゲート94aは一つの入力でラッチ
70の出力を受け取り他の入力でSCAN/SEL_線（インバー
タ95aで反転された）を受け入れる。ANDゲート94bは第
１の入力でSCAN/SEL_線を受け入れ、第２の入力でラッ
チ70の内容（インバータ95bで反転された）を受け取
り、第３の入力で最後のグローバルSRL90bの内容を受け
取る。ANDゲート94cは第１の入力でSCAN/SEL_線を受け
入れ、第２の入力でラッチ70の内容を受け取り、第３の
入力で最後のローカルSRL34bの内容を受け取る。ORゲー
ト96はANDゲート94a、94b及び94cの出力をその入力で受
取り、その出力でSDO線を駆動する。マルチプレクサ93
は、従ってSCAN/SEL_線が“L"レベルの場合にSDO線にラ
ッチ70の内容を与えるように動作可能であり、テストポ
ート28を介して選択データのスキャンを指示する。スキ
ャンモードにおいて、SCAN/SEL_線が“H"レベルの場
合、マルチプレクサ93は、関連モジュール26bが選択さ
れない（すなわち、ラッチ70の内容が“0"である）場合
に、最後のグローバルSRL90bの内容をSDO線に与え、ま
たはモジュール26bが選択された（すなわち、ラッチ70
の内容が“1"である）場合に、最後のローカルSRL34bの
内容をSDO線に与える。第10図に示されるタイミング図
はまた、第８図の論理回路に含まれる場合、第11図のテ
ストポート28の動作を示す。
の入力に接続され、そしてまたラッチ78の入力にも接続
される。ラッチ78の出力はANDゲート82及びNORゲート84
を介して以前のようにBUSENB線に信号を発生し、バス64
からのTBST及びSCAN信号によって制御される。マルチプ
レクサは３入力のマルチプレクサであり、スキャンモー
ド及びラッチ70の内容に従って（すなわち関連モジュー
ル26bが選択されたかどうかによって）SDO線スキャン出
力信号を発生する。ANDゲート94aは一つの入力でラッチ
70の出力を受け取り他の入力でSCAN/SEL_線（インバー
タ95aで反転された）を受け入れる。ANDゲート94bは第
１の入力でSCAN/SEL_線を受け入れ、第２の入力でラッ
チ70の内容（インバータ95bで反転された）を受け取
り、第３の入力で最後のグローバルSRL90bの内容を受け
取る。ANDゲート94cは第１の入力でSCAN/SEL_線を受け
入れ、第２の入力でラッチ70の内容を受け取り、第３の
入力で最後のローカルSRL34bの内容を受け取る。ORゲー
ト96はANDゲート94a、94b及び94cの出力をその入力で受
取り、その出力でSDO線を駆動する。マルチプレクサ93
は、従ってSCAN/SEL_線が“L"レベルの場合にSDO線にラ
ッチ70の内容を与えるように動作可能であり、テストポ
ート28を介して選択データのスキャンを指示する。スキ
ャンモードにおいて、SCAN/SEL_線が“H"レベルの場
合、マルチプレクサ93は、関連モジュール26bが選択さ
れない（すなわち、ラッチ70の内容が“0"である）場合
に、最後のグローバルSRL90bの内容をSDO線に与え、ま
たはモジュール26bが選択された（すなわち、ラッチ70
の内容が“1"である）場合に、最後のローカルSRL34bの
内容をSDO線に与える。第10図に示されるタイミング図
はまた、第８図の論理回路に含まれる場合、第11図のテ
ストポート28の動作を示す。
本発明はその好適な実施例を参照して詳細に説明され
たが、この説明は例によるものに過ぎず、限定された意
味で解釈するべきでないことを理解するべきである。更
に、この説明を参照した当業者にとって、本発明の実施
例の詳細における種々の変更、及び本発明の追加的な実
施例が明らかであり、またこれらの彼等によってなされ
ることができることを理解するべきである。このような
変更及び追加的な実施例は、下記に請求する本発明の精
神及び真の範囲内であることが考慮されるべきである。
たが、この説明は例によるものに過ぎず、限定された意
味で解釈するべきでないことを理解するべきである。更
に、この説明を参照した当業者にとって、本発明の実施
例の詳細における種々の変更、及び本発明の追加的な実
施例が明らかであり、またこれらの彼等によってなされ
ることができることを理解するべきである。このような
変更及び追加的な実施例は、下記に請求する本発明の精
神及び真の範囲内であることが考慮されるべきである。
以上の記載に関連して以下の各項を開示する。
1.システムバス及び複数の論理モジュールによって構成
される論理回路に於いて、上記のモジュールの少なくと
も一つは： 上記のシステムバスに接続された機能回路； シフト信号を受け取るシフト入力； 複数のデータラッチであって、上記のデータラッチの
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号に応答して直列にシフトする複数のデータラ
ッチ； 上記の複数のデータラッチの第１のラッチに接続され
たスキャンデータ入力； スキャンデータ出力； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、イネーブルされていないそのモジ
ュールに対応する第２の論理状態を記憶するためのモジ
ュールイネーブルラッチ； 上記のモジュールイネーブルラッチ、上記のスキャン
データ出力、及び上記の複数のデータラッチの第２のラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上記の複数の
データラッチの上記の第２のラッチを上記のスキャンデ
ータ出力に接続し、上記の第２の論理状態を記憶する上
記のモジュールイネーブルラッチに応答して上記の複数
のデータラッチの上記の第２のラッチを上記のスキャン
データ出力から切り離すためのバイパス手段；及び、 上記のスキャンデータ入力及び上記の機能回路に接続
され、上記のスキャンデータ入力で受け取られたデータ
に応答して上記の機能回路を上記のシステムバスから切
り離すためのバス制御手段によって構成されていること
を特徴とする論理回路。
される論理回路に於いて、上記のモジュールの少なくと
も一つは： 上記のシステムバスに接続された機能回路； シフト信号を受け取るシフト入力； 複数のデータラッチであって、上記のデータラッチの
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号に応答して直列にシフトする複数のデータラ
ッチ； 上記の複数のデータラッチの第１のラッチに接続され
たスキャンデータ入力； スキャンデータ出力； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、イネーブルされていないそのモジ
ュールに対応する第２の論理状態を記憶するためのモジ
ュールイネーブルラッチ； 上記のモジュールイネーブルラッチ、上記のスキャン
データ出力、及び上記の複数のデータラッチの第２のラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上記の複数の
データラッチの上記の第２のラッチを上記のスキャンデ
ータ出力に接続し、上記の第２の論理状態を記憶する上
記のモジュールイネーブルラッチに応答して上記の複数
のデータラッチの上記の第２のラッチを上記のスキャン
データ出力から切り離すためのバイパス手段；及び、 上記のスキャンデータ入力及び上記の機能回路に接続
され、上記のスキャンデータ入力で受け取られたデータ
に応答して上記の機能回路を上記のシステムバスから切
り離すためのバス制御手段によって構成されていること
を特徴とする論理回路。
2.上記のバス制御手段は： 上記のスキャンデータ入力に接続され、論理状態を記
憶するためのバス制御ラッチ；及び 上記の機能回路と上記のシステムバスとの間に接続さ
れ、及び上記のバス制御ラッチに接続され、その結果上
記の機能回路は上記のバス制御ラッチに記憶されたデー
タに応答して上記のシステムバスに接続され、またはこ
れから切り離されるバッファ手段によって構成される上
記１項記載の論理回路。
憶するためのバス制御ラッチ；及び 上記の機能回路と上記のシステムバスとの間に接続さ
れ、及び上記のバス制御ラッチに接続され、その結果上
記の機能回路は上記のバス制御ラッチに記憶されたデー
タに応答して上記のシステムバスに接続され、またはこ
れから切り離されるバッファ手段によって構成される上
記１項記載の論理回路。
3.上記のバイパス手段は更に上記のスキャンデータ入力
に接続され、その第２の論理状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記のスキャンデー
タ入力を上記のスキャンデータ出力に接続するためのも
のである上記１項記載の論理回路。
に接続され、その第２の論理状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記のスキャンデー
タ入力を上記のスキャンデータ出力に接続するためのも
のである上記１項記載の論理回路。
4.上記のモジュールの上記の一つは更に： 上記のモジュールのイネーブルラッチに接続され、そ
のモジュールがイネーブルされるべきであるかどうかを
示すモジュールイネーブル信号を受け取るためのイネー
ブル信号入力；及び 上記のモジュールイネーブルラッチに接続されて上記
のモジュールイネーブルラッチによって記憶された論理
状態を出力するためのイネーブル信号出力によって構成
される上記１項記載の論理回路。
のモジュールがイネーブルされるべきであるかどうかを
示すモジュールイネーブル信号を受け取るためのイネー
ブル信号入力；及び 上記のモジュールイネーブルラッチに接続されて上記
のモジュールイネーブルラッチによって記憶された論理
状態を出力するためのイネーブル信号出力によって構成
される上記１項記載の論理回路。
5.上記のモジュールの第１のモジュールのイネーブル信
号出力は上記のモジュールの第２のモジュールのイネー
ブル信号入力に接続されている上記４項記載の論理回
路。
号出力は上記のモジュールの第２のモジュールのイネー
ブル信号入力に接続されている上記４項記載の論理回
路。
6.上記のモジュールの上記の一つは更に： 上記のモジュールイネーブルラッチに接続されてイネ
ーブルシフト信号を受け取るイネーブルシフト入力によ
って構成され； 各々のモジュールイネーブルラッチには上記のイネー
ブルシフト信号に応答してそのイネーブル信号入力に対
応する論理状態がロードされる上記５項記載の論理回
路。
ーブルシフト信号を受け取るイネーブルシフト入力によ
って構成され； 各々のモジュールイネーブルラッチには上記のイネー
ブルシフト信号に応答してそのイネーブル信号入力に対
応する論理状態がロードされる上記５項記載の論理回
路。
7.上記のバイパス手段は： 上記のスキャン出力に接続された出力を有するバイパ
スラッチ；及び 上記のモジュールイネーブルラッチに接続された第１
の入力、上記の第２のデータラッチに接続された第２の
入力、上記のスキャン入力に接続された第３の入力及び
上記のバイパスラッチに接続された出力を有しその結果
上記のバイパスラッチは上記の第１の論理状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
第２のデータラッチに対応するデータを記憶し、上記の
第２の論理状態を記憶する上記のモジュールイネーブル
ラッチに応答して上記のスキャンデータ入力に対応する
データを記憶する上記６項記載の論理回路。
スラッチ；及び 上記のモジュールイネーブルラッチに接続された第１
の入力、上記の第２のデータラッチに接続された第２の
入力、上記のスキャン入力に接続された第３の入力及び
上記のバイパスラッチに接続された出力を有しその結果
上記のバイパスラッチは上記の第１の論理状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
第２のデータラッチに対応するデータを記憶し、上記の
第２の論理状態を記憶する上記のモジュールイネーブル
ラッチに応答して上記のスキャンデータ入力に対応する
データを記憶する上記６項記載の論理回路。
8.上記のバス制御手段は： 上記の機能回路と上記のシステムバスの間、及び上記
のバイパスラッチに接続されその結果上記の機能回路は
上記のバス制御ラッチに記憶されたデータに応答して上
記のシステムバスに接続され、またはこれから切り離さ
れるバッファ手段によって構成される上記７項記載の論
理回路。
のバイパスラッチに接続されその結果上記の機能回路は
上記のバス制御ラッチに記憶されたデータに応答して上
記のシステムバスに接続され、またはこれから切り離さ
れるバッファ手段によって構成される上記７項記載の論
理回路。
9.上記のモジュールの上記の１個は更に： 上記の論理回路がスキャンモードにあるか否かを示す
スキャンイネーブル信号を受け取るスキャンイネーブル
入力であって、上記のスキャンモードは上記の論理回路
においてモジュールからモジュールにスキャンされてい
るデータに対応するスキャンイネーブル入力によって構
成され； 上記のバイパス手段は更に： 上記のバイパスラッチに接続された第１の入力、上記
のスキャンイネーブル入力に接続された第２の入力及び
上記のバッファ手段に接続された出力を有し、その結果
上記のバッファ手段はまた上記の論理回路が上記のスキ
ャンモードにあることを示す上記のスキャンイネーブル
信号に応答して上記の機能回路を上記のシステムバスか
ら切り離すバッファ制御ロジックによって構成される上
記８項記載の論理回路。
スキャンイネーブル信号を受け取るスキャンイネーブル
入力であって、上記のスキャンモードは上記の論理回路
においてモジュールからモジュールにスキャンされてい
るデータに対応するスキャンイネーブル入力によって構
成され； 上記のバイパス手段は更に： 上記のバイパスラッチに接続された第１の入力、上記
のスキャンイネーブル入力に接続された第２の入力及び
上記のバッファ手段に接続された出力を有し、その結果
上記のバッファ手段はまた上記の論理回路が上記のスキ
ャンモードにあることを示す上記のスキャンイネーブル
信号に応答して上記の機能回路を上記のシステムバスか
ら切り離すバッファ制御ロジックによって構成される上
記８項記載の論理回路。
10.上記のモジュールの上記の一つは更に： 上記の論理回路が通常動作モードにあるか試験モード
にあるかを示す試験制御信号を受け取る試験制御入力に
よって構成され； 上記のバス制御手段は更に： 上記のバイパスラッチに接続された第１の入力、上記
の試験制御入力に接続された第２の入力、及び上記のバ
ッファ手段に接続された出力を有すし、その結果上記の
バッファ手段は、上記のバイパスラッチに記憶されたデ
ータに従って上記の論理回路が上記のテストモードにい
ることを示す上記の試験制御信号に応答して上記の機能
回路を上記のシステムバスから切り離すバッファ制御ロ
ジックによって構成される上記８項記載の論理回路。
にあるかを示す試験制御信号を受け取る試験制御入力に
よって構成され； 上記のバス制御手段は更に： 上記のバイパスラッチに接続された第１の入力、上記
の試験制御入力に接続された第２の入力、及び上記のバ
ッファ手段に接続された出力を有すし、その結果上記の
バッファ手段は、上記のバイパスラッチに記憶されたデ
ータに従って上記の論理回路が上記のテストモードにい
ることを示す上記の試験制御信号に応答して上記の機能
回路を上記のシステムバスから切り離すバッファ制御ロ
ジックによって構成される上記８項記載の論理回路。
11.上記のバイパス手段は更に： 上記のモジュールイネーブルラッチと上記のシフト信
号に接続された入力及び上記の複数のラッチの各々に接
続されたその出力を有し、上記の第２の論理状態を記憶
する上記のモジュールイネーブルラッチに応答して上記
のシフト信号が上記のデータラッチのデータをそこを通
って直列にシフトさせることをディスエーブルさせるた
めのゲートによって構成される上記７項記載の論理回
路。
号に接続された入力及び上記の複数のラッチの各々に接
続されたその出力を有し、上記の第２の論理状態を記憶
する上記のモジュールイネーブルラッチに応答して上記
のシフト信号が上記のデータラッチのデータをそこを通
って直列にシフトさせることをディスエーブルさせるた
めのゲートによって構成される上記７項記載の論理回
路。
12.複数のモジュールによって構成される論理回路にお
いて、上記のモジュールの少なくとも一つは： 予め決められた論理機能を実行するための機能回路； シフト信号を受け取るためのシフト入力； スキャンデータ入力； スキャンデータ出力； 上記の機能回路の予め決められた位置に接続されたグ
ローバルデータラッチ； 上記の機能回路の予め決められた位置に接続され、上
記のグローバルデータラッチ、上記のスキャンデータ入
力及び上記のスキャンデータ出力に直列に接続され、そ
の結果上記のグローバル及びローカルデータラッチに記
憶されたデータは上記のシフト信号に応答して上記のス
キャンデータ入力から上記のスキャンデータ出力に直列
にシフトするローカルデータラッチ； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、そしてイネーブルされていないそ
のモジュールに対応する第２の論理状態を記憶するため
のモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ及び上記のローカ
ルデータラッチに接続され、その第２のデータ状態を記
憶する上記のモジュールイネーブルラッチに応答して上
記のローカルデータラッチを上記の直列から切り離し、
その結果データは上記のシフト信号に応答して上記のス
キャンデータ入力から上記のグローバルデータラッチを
介して上記のスキャンデータ出力にシフトするバイパス
手段によって構成されることを特徴とする論理回路。
いて、上記のモジュールの少なくとも一つは： 予め決められた論理機能を実行するための機能回路； シフト信号を受け取るためのシフト入力； スキャンデータ入力； スキャンデータ出力； 上記の機能回路の予め決められた位置に接続されたグ
ローバルデータラッチ； 上記の機能回路の予め決められた位置に接続され、上
記のグローバルデータラッチ、上記のスキャンデータ入
力及び上記のスキャンデータ出力に直列に接続され、そ
の結果上記のグローバル及びローカルデータラッチに記
憶されたデータは上記のシフト信号に応答して上記のス
キャンデータ入力から上記のスキャンデータ出力に直列
にシフトするローカルデータラッチ； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、そしてイネーブルされていないそ
のモジュールに対応する第２の論理状態を記憶するため
のモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ及び上記のローカ
ルデータラッチに接続され、その第２のデータ状態を記
憶する上記のモジュールイネーブルラッチに応答して上
記のローカルデータラッチを上記の直列から切り離し、
その結果データは上記のシフト信号に応答して上記のス
キャンデータ入力から上記のグローバルデータラッチを
介して上記のスキャンデータ出力にシフトするバイパス
手段によって構成されることを特徴とする論理回路。
13.上記のグローバルデータラッチは上記のスキャンデ
ータ入力に接続され； 上記のローカルデータラッチは上記のグローバルデー
タラッチと上記のスキャンデータ出力の間に直列に接続
される上記12項記載の論理回路。
ータ入力に接続され； 上記のローカルデータラッチは上記のグローバルデー
タラッチと上記のスキャンデータ出力の間に直列に接続
される上記12項記載の論理回路。
14.複数のモジュールによって構成される論理回路にお
いて、上記のモジュールの少なくとも一つは： 予め決められた論理機能を実行するための機能回路； シフト信号を受け取るためのシフト入力； スキャンデータ入力； スキャンデータ出力； 複数のグローバルデータラッチであって、各グローバ
ルデータラッチは上記の機能回路の予め決められた位置
に接続され、上記の複数のグローバルデータラッチは直
列に接続されその結果データは上記のシフト信号に応答
してそこを通ってシフトする複数のグローバルデータラ
ッチ； 複数のローカルデータラッチであって、各ローカルデ
ータラッチは上記の機能回路の予め決められた位置に接
続され、上記の複数のローカルデータラッチは上記の複
数のグローバルデータラッチ、上記のスキャンデータ入
力及び上記のスキャンデータ出力と直列に接続されその
結果上記のグローバルとローカルデータラッチに記憶さ
れたデータは上記のシフト信号に応答して上記のスキャ
ンデータ入力から上記のスキャンデータ出力に直列にシ
フトする複数のローカルデータラッチ； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、そしてイネーブルされていないそ
のモジュールに対応する第２の論理状態を記憶するため
のモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ及び上記の複数の
ローカルデータラッチに接続され、その第２のデータ状
態を記憶する上記のモジュールイネーブルラッチに応答
して上記のローカルデータラッチの上記の直列から切り
離し、その結果データは上記のシフト信号に応答して上
記のスキャンデータ入力から上記の複数のグローバルデ
ータラッチを介して上記のスキャンデータ出力にシフト
するバイパス手段によって構成されることを特徴とする
論理回路。
いて、上記のモジュールの少なくとも一つは： 予め決められた論理機能を実行するための機能回路； シフト信号を受け取るためのシフト入力； スキャンデータ入力； スキャンデータ出力； 複数のグローバルデータラッチであって、各グローバ
ルデータラッチは上記の機能回路の予め決められた位置
に接続され、上記の複数のグローバルデータラッチは直
列に接続されその結果データは上記のシフト信号に応答
してそこを通ってシフトする複数のグローバルデータラ
ッチ； 複数のローカルデータラッチであって、各ローカルデ
ータラッチは上記の機能回路の予め決められた位置に接
続され、上記の複数のローカルデータラッチは上記の複
数のグローバルデータラッチ、上記のスキャンデータ入
力及び上記のスキャンデータ出力と直列に接続されその
結果上記のグローバルとローカルデータラッチに記憶さ
れたデータは上記のシフト信号に応答して上記のスキャ
ンデータ入力から上記のスキャンデータ出力に直列にシ
フトする複数のローカルデータラッチ； イネーブルされているそのモジュールに対応する第１
の論理状態を記憶し、そしてイネーブルされていないそ
のモジュールに対応する第２の論理状態を記憶するため
のモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ及び上記の複数の
ローカルデータラッチに接続され、その第２のデータ状
態を記憶する上記のモジュールイネーブルラッチに応答
して上記のローカルデータラッチの上記の直列から切り
離し、その結果データは上記のシフト信号に応答して上
記のスキャンデータ入力から上記の複数のグローバルデ
ータラッチを介して上記のスキャンデータ出力にシフト
するバイパス手段によって構成されることを特徴とする
論理回路。
15.上記の直列における上記のグローバルデータラッチ
の最初のラッチは上記のスキャンデータ入力に接続さ
れ； 上記の直列における上記のグローバルデータラッチの
最後のラッチは上記の直列における上記のローカルデー
タラッチの上記の最初のラッチに接続され； 上記のバイパス手段は上記の直列における上記のグロ
ーバルデータラッチの上記の最後のラッチ、上記の直列
における上記のローカルデータラッチの最後のラッチ、
及び上記のスキャンデータ出力に接続され、上記のバイ
パス手段はその第２のデータ状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記のグローバルデ
ータラッチの上記の最後のラッチを上記のスキャンデー
タ出力に接続し、そしてその第１のデータ状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
ローカルデータラッチの上記の最後のラッチを上記のス
キャンデータ出力に接続するためのものである上記14項
記載の論理回路。
の最初のラッチは上記のスキャンデータ入力に接続さ
れ； 上記の直列における上記のグローバルデータラッチの
最後のラッチは上記の直列における上記のローカルデー
タラッチの上記の最初のラッチに接続され； 上記のバイパス手段は上記の直列における上記のグロ
ーバルデータラッチの上記の最後のラッチ、上記の直列
における上記のローカルデータラッチの最後のラッチ、
及び上記のスキャンデータ出力に接続され、上記のバイ
パス手段はその第２のデータ状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記のグローバルデ
ータラッチの上記の最後のラッチを上記のスキャンデー
タ出力に接続し、そしてその第１のデータ状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
ローカルデータラッチの上記の最後のラッチを上記のス
キャンデータ出力に接続するためのものである上記14項
記載の論理回路。
16.上記のバイパス手段はまた上記の第２の論理状態を
記憶する上記のモジュールイネーブル信号に応答して上
記のローカルデータラッチの上記の最初のラッチを上記
のグローバルデータラッチの上記の最初のラッチから切
り離すためのものである上記15項記載の論理回路。
記憶する上記のモジュールイネーブル信号に応答して上
記のローカルデータラッチの上記の最初のラッチを上記
のグローバルデータラッチの上記の最初のラッチから切
り離すためのものである上記15項記載の論理回路。
17.上記のバイパス手段はまた上記の第２の論理状態を
記憶する上記のモジュールイネーブル信号に応答して上
記の複数のデータラッチがそこに記憶されたデータをシ
フトすることをしディスエーブルするためのものである
上記16項記載の論理回路。
記憶する上記のモジュールイネーブル信号に応答して上
記の複数のデータラッチがそこに記憶されたデータをシ
フトすることをしディスエーブルするためのものである
上記16項記載の論理回路。
18.モジュール論理回路において、上記のモジュールの
少なくとも一つは： 機能回路； スキャン入力； データシフト信号を受け取るためのデータシフト入
力； 複数のデータラッチであって、上記のデータラッチの
最初のデータラッチは上記のスキャンデータ入力に接続
され、上記のデータラッチの各々は上記の機能回路の予
め決められた位置に接続され、上記の複数のデータラッ
チは直列に相互接続されその結果上記のデータラッチの
内容は上記のデータシフト信号に応答して直列にシフト
する複数のデータラッチ； 上記のスキャン入力に接続されてモジュールイネーブ
ル負荷信号を受け取るモジュールイネーブルラッチであ
って、上記のモジュールイネーブルロード信号に応答し
て上記のスキャンデータ入力の論理状態を記憶し、上記
のスキャンデータ入力の第１の論理状態は選択されてい
るモジュールに対応し上記のスキャンデータ入力の第２
の論理状態は選択されていないモジュールに対応するモ
ジュールイネーブルラッチ； スキャン出力； 上記のモジュールイネーブルラッチに接続された第１
の入力、第２の入力、上記のスキャン出力に接続された
出力、及びスキャン／セレクト信号を受け取るための選
択入力を有し、その結果上記のモジュールイネーブルラ
ッチが第１の論理状態にある上記のスキャン／セレクト
信号に応答して上記のスキャン出力に接続される出力マ
ルチプレクサ；及び 上記の直列における上記のデータラッチの最後のラッ
チと上記の出力マルチプレクサの第２の入力の間に接続
され、そして上記のモジュールイネーブルラッチによっ
て制御され、その結果上記のデータラッチの上記の最後
のラッチは上記の第１の論理状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記の出力マルチプ
レクサの上記の第２の入力に接続され、上記のデータラ
ッチの上記の最後のラッチは上記の第２の論理状態を記
憶する上記のモジュールイネーブルラッチに応答して上
記の出力マルチプレクサの上記の第２の入力から切り離
されるバイパスロジックによって構成されることを特徴
とする論理回路。
少なくとも一つは： 機能回路； スキャン入力； データシフト信号を受け取るためのデータシフト入
力； 複数のデータラッチであって、上記のデータラッチの
最初のデータラッチは上記のスキャンデータ入力に接続
され、上記のデータラッチの各々は上記の機能回路の予
め決められた位置に接続され、上記の複数のデータラッ
チは直列に相互接続されその結果上記のデータラッチの
内容は上記のデータシフト信号に応答して直列にシフト
する複数のデータラッチ； 上記のスキャン入力に接続されてモジュールイネーブ
ル負荷信号を受け取るモジュールイネーブルラッチであ
って、上記のモジュールイネーブルロード信号に応答し
て上記のスキャンデータ入力の論理状態を記憶し、上記
のスキャンデータ入力の第１の論理状態は選択されてい
るモジュールに対応し上記のスキャンデータ入力の第２
の論理状態は選択されていないモジュールに対応するモ
ジュールイネーブルラッチ； スキャン出力； 上記のモジュールイネーブルラッチに接続された第１
の入力、第２の入力、上記のスキャン出力に接続された
出力、及びスキャン／セレクト信号を受け取るための選
択入力を有し、その結果上記のモジュールイネーブルラ
ッチが第１の論理状態にある上記のスキャン／セレクト
信号に応答して上記のスキャン出力に接続される出力マ
ルチプレクサ；及び 上記の直列における上記のデータラッチの最後のラッ
チと上記の出力マルチプレクサの第２の入力の間に接続
され、そして上記のモジュールイネーブルラッチによっ
て制御され、その結果上記のデータラッチの上記の最後
のラッチは上記の第１の論理状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記の出力マルチプ
レクサの上記の第２の入力に接続され、上記のデータラ
ッチの上記の最後のラッチは上記の第２の論理状態を記
憶する上記のモジュールイネーブルラッチに応答して上
記の出力マルチプレクサの上記の第２の入力から切り離
されるバイパスロジックによって構成されることを特徴
とする論理回路。
19.上記のモジュールの第１のモジュールのスキャン出
力は上記のモジュールの第２のモジュールのスキャン入
力に接続されている上記18項記載の論理回路。
力は上記のモジュールの第２のモジュールのスキャン入
力に接続されている上記18項記載の論理回路。
20.上記のバイパスロジックはまた上記のスキャン入力
と上記の直列における上記データラッチの最初のラッチ
の間に接続され、上記の第２の論理状態を記憶する上記
のモジュールイネーブル信号に応答して上記の第１のデ
ータラッチを上記のスキャン入力から切り離すためのも
のである上記18項記載の論理回路。
と上記の直列における上記データラッチの最初のラッチ
の間に接続され、上記の第２の論理状態を記憶する上記
のモジュールイネーブル信号に応答して上記の第１のデ
ータラッチを上記のスキャン入力から切り離すためのも
のである上記18項記載の論理回路。
21.上記のモジュールの上記の一つは更に： 上記の機能回路の予め決められた位置、及び上記のス
キャン入力データラッチの上記の直列の間に直列に接続
されその結果データは上記のシフト信号に応答してそこ
を通ってシフトするグローバルデータラッチによって構
成され； 上記のバイパスロジックはまた上記のグローバルデー
タラッチに接続され、上記の第２の論理状態を記憶する
上記モジュールイネーブルラッチに応答して上記のグロ
ーバルデータラッチを上記の出力マルチプレクサの上記
の第２の入力に接続するためのものである上記18項記載
の論理回路。
キャン入力データラッチの上記の直列の間に直列に接続
されその結果データは上記のシフト信号に応答してそこ
を通ってシフトするグローバルデータラッチによって構
成され； 上記のバイパスロジックはまた上記のグローバルデー
タラッチに接続され、上記の第２の論理状態を記憶する
上記モジュールイネーブルラッチに応答して上記のグロ
ーバルデータラッチを上記の出力マルチプレクサの上記
の第２の入力に接続するためのものである上記18項記載
の論理回路。
22.上記のモジュールの上記の一つは更に： 複数のグローバルデータラッチであって、各々は上記
の機能回路の予め決められた位置に接続されると共に、
直列に接続されその結果上記のグローバルデータラッチ
に記憶されたデータは上記のシフト信号に応答して直列
にシフトし、上記の直列における最初のグローバルデー
タラッチは上記のスキャン入力に接続され、上記のグロ
ーバルデータラッチの最後のラッチは上記の直列におけ
る上記のデータラッチの上記の最初のラッチに接続され
る複数のグローバルデータラッチによって構成され； 上記のバイパス手段は上記のグローバルデータラッチ
の上記の最後のラッチに接続されその結果、上記の第２
の論理状態を記憶する上記のモジュールイネーブルラッ
チに応答し、上記の第２のグローバルデータラッチは上
記の出力マルチプレクサの上記の第２の入力に接続され
る上記18項記載の論理回路。
の機能回路の予め決められた位置に接続されると共に、
直列に接続されその結果上記のグローバルデータラッチ
に記憶されたデータは上記のシフト信号に応答して直列
にシフトし、上記の直列における最初のグローバルデー
タラッチは上記のスキャン入力に接続され、上記のグロ
ーバルデータラッチの最後のラッチは上記の直列におけ
る上記のデータラッチの上記の最初のラッチに接続され
る複数のグローバルデータラッチによって構成され； 上記のバイパス手段は上記のグローバルデータラッチ
の上記の最後のラッチに接続されその結果、上記の第２
の論理状態を記憶する上記のモジュールイネーブルラッ
チに応答し、上記の第２のグローバルデータラッチは上
記の出力マルチプレクサの上記の第２の入力に接続され
る上記18項記載の論理回路。
23.モジュール論理回路において、上記の論理回路は： 機能回路； モジュールスキャン入力； モジュールスキャン出力； シフト信号を受け取るためのシフト入力； 複数のデータラッチであって、上記のデータラッチの
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号を応答して直列にシフトし、上記の直列の最
初のデータラッチは上記のスキャンデータ入力に接続さ
れている複数のデータラッチ； イネーブルされている上記の第１のモジュールに対応
する第１の論理状態を記憶し、そしてイネーブルされて
いない上記の第１のモジュールに対応する第２の論理状
態を記憶するためのモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ、上記のモジュー
ルスキャン出力及び上記の直列における最後のデータラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上記の最後の
データラッチを上記のモジュールスキャン出力に接続
し、上記の第２の論理状態を記憶する上記のモジュール
イネーブルラッチに応答して上記のモジュールスキャン
入力を上記のモジュールスキャン出力に接続するバイパ
ス手段によって構成される第１の論理モジュール；及び 機能回路； 上記の第１のモジュールの上記のモジュールスキャン
出力に接続されるモジュールスキャン入力； モジュールスキャン出力； シフト信号を受け取るためのシフト入力； 複数のデータラッチであって、上記のデータラッチの
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号に応答して直列にシフトし、上記の直列にお
ける第２のデータラッチは上記のスキャンデータ入力に
接続されている複数のデータラッチ； イネーブルされている上記の第２のモジュールに対応
する第１の論理状態を記憶し、そしてイネーブルされて
いない上記の第２のモジュールに対応する第２の論理状
態を記憶するためのモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ、上記のモジュー
ルスキャン出力及び上記の直列における最後のデータラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上の最後のデ
ータラッチを上記のモジュールスキャン出力に接続し、
上記の第２の論理状態を記憶する上記のモジュールイネ
ーブルラッチに応答して上記のモジュールスキャン入力
を上記のモジュールスキャン出力に接続するバイパス手
段によって構成される第２の論理モジュールによって構
成されることを特徴とする論理回路。
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号を応答して直列にシフトし、上記の直列の最
初のデータラッチは上記のスキャンデータ入力に接続さ
れている複数のデータラッチ； イネーブルされている上記の第１のモジュールに対応
する第１の論理状態を記憶し、そしてイネーブルされて
いない上記の第１のモジュールに対応する第２の論理状
態を記憶するためのモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ、上記のモジュー
ルスキャン出力及び上記の直列における最後のデータラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上記の最後の
データラッチを上記のモジュールスキャン出力に接続
し、上記の第２の論理状態を記憶する上記のモジュール
イネーブルラッチに応答して上記のモジュールスキャン
入力を上記のモジュールスキャン出力に接続するバイパ
ス手段によって構成される第１の論理モジュール；及び 機能回路； 上記の第１のモジュールの上記のモジュールスキャン
出力に接続されるモジュールスキャン入力； モジュールスキャン出力； シフト信号を受け取るためのシフト入力； 複数のデータラッチであって、上記のデータラッチの
各々は上記の機能回路の予め決められた位置に接続さ
れ、上記の複数のデータラッチは直列に相互接続されそ
の結果上記のデータラッチに記憶されたデータは上記の
シフト信号に応答して直列にシフトし、上記の直列にお
ける第２のデータラッチは上記のスキャンデータ入力に
接続されている複数のデータラッチ； イネーブルされている上記の第２のモジュールに対応
する第１の論理状態を記憶し、そしてイネーブルされて
いない上記の第２のモジュールに対応する第２の論理状
態を記憶するためのモジュールイネーブルラッチ；及び 上記のモジュールイネーブルラッチ、上記のモジュー
ルスキャン出力及び上記の直列における最後のデータラ
ッチに接続され、上記の第１の論理状態を記憶する上記
のモジュールイネーブルラッチに応答して上の最後のデ
ータラッチを上記のモジュールスキャン出力に接続し、
上記の第２の論理状態を記憶する上記のモジュールイネ
ーブルラッチに応答して上記のモジュールスキャン入力
を上記のモジュールスキャン出力に接続するバイパス手
段によって構成される第２の論理モジュールによって構
成されることを特徴とする論理回路。
24.上記の第１と第２のモジュールにおける上記のモジ
ュールイネーブルラッチは各々入力と出力を有し、そし
て上記のシフト信号によって制御され； 上記の第２のモジュールにおける上記のモジュールイ
ネーブルラッチの入力は上記の第１のモジュールにおけ
る上記のモジュールイネーブルラッチの出力に接続さ
れ、その結果データは上記のシフト信号に応答して上記
のモジュールイネーブルラッチを介して直列にシフトす
る上記23項記載の論理回路。
ュールイネーブルラッチは各々入力と出力を有し、そし
て上記のシフト信号によって制御され； 上記の第２のモジュールにおける上記のモジュールイ
ネーブルラッチの入力は上記の第１のモジュールにおけ
る上記のモジュールイネーブルラッチの出力に接続さ
れ、その結果データは上記のシフト信号に応答して上記
のモジュールイネーブルラッチを介して直列にシフトす
る上記23項記載の論理回路。
25.上記の第１と第２のモジュール各々における上記の
バイパス手段は： 上記のモジュールスキャン出力に接続された出力を有
するバイパスラッチ；及び 上記のモジュールイネーブルラッチに接続された第１
の入力、上記の直列における上記の最後のデータラッチ
に接続された第２の入力、上記のスキャン入力に接続さ
れた第３の入力及び上記のバイパスラッチに接続された
出力を有しその結果上記のバイパスラッチは上記の第１
の論理状態を記憶する上記のモジュールイネーブルラッ
チに応答して上記の直列における上記の最後のデータラ
ッチに対応するデータを記憶し、上記の第２の論理状態
を記憶する上記のモジュールイネーブルラッチに応答し
て上記のモジュールスキャン入力に対応するデータを記
憶する上記24項記載の論理回路。
バイパス手段は： 上記のモジュールスキャン出力に接続された出力を有
するバイパスラッチ；及び 上記のモジュールイネーブルラッチに接続された第１
の入力、上記の直列における上記の最後のデータラッチ
に接続された第２の入力、上記のスキャン入力に接続さ
れた第３の入力及び上記のバイパスラッチに接続された
出力を有しその結果上記のバイパスラッチは上記の第１
の論理状態を記憶する上記のモジュールイネーブルラッ
チに応答して上記の直列における上記の最後のデータラ
ッチに対応するデータを記憶し、上記の第２の論理状態
を記憶する上記のモジュールイネーブルラッチに応答し
て上記のモジュールスキャン入力に対応するデータを記
憶する上記24項記載の論理回路。
26.モジュール論理回路が開示され、ここでモジュール
（26a、26b）の各々はシリアルレジスタラッチ（SRLs）
によって構成されるモジュール内のスキャンパスによっ
て試験のために選択されることができ、各SRL（34）は
モジュール機能回路（31）の予め決められたノードに接
続される。モジュールの各々はテストポート（28）を有
し、これは論理回路におけるシステムバス（60）の相互
接続から独立し、かつモジュール内のスキャンパスの選
択のためのシリアルデータを受け取るためのSRLを有し
ている。モジュール選択用SRLに記憶された論理状態に
応答して、モジュール内のスキャンパスがイネーブルま
たはディスエーブルされる。試験のための１個または複
数個のモジュールの選択後、シリアルデータはスキャン
パスにおけるSRLs（34）にスキャンされ関連する予め決
められた機能回路のノードをセットする。機能回路（3
1）の動作後、スキャンパスにおけるSRLs（34）は予め
決められたノードにおける動作の結果を記憶する。追加
的なSRLが各テストポート（28）に含まれ、スキャンパ
スにおいて、テストシーケンスの間のモジュール内の機
能回路（31）がシステムバス（60）に接続されるべきで
あるかまたはここから切り離されるべきであるかに対応
する論理状態を記憶する。構成は更に開示されるが、そ
れはモジュール中にグローバルSRLsを有している。この
ようなグローバルSRLsは、それらを含むモジュールが選
択されようと否と常にスキャンパス中にある。スキャン
データとコンフィギュレーションデータのマルチプレッ
クスがまた開示されている。
（26a、26b）の各々はシリアルレジスタラッチ（SRLs）
によって構成されるモジュール内のスキャンパスによっ
て試験のために選択されることができ、各SRL（34）は
モジュール機能回路（31）の予め決められたノードに接
続される。モジュールの各々はテストポート（28）を有
し、これは論理回路におけるシステムバス（60）の相互
接続から独立し、かつモジュール内のスキャンパスの選
択のためのシリアルデータを受け取るためのSRLを有し
ている。モジュール選択用SRLに記憶された論理状態に
応答して、モジュール内のスキャンパスがイネーブルま
たはディスエーブルされる。試験のための１個または複
数個のモジュールの選択後、シリアルデータはスキャン
パスにおけるSRLs（34）にスキャンされ関連する予め決
められた機能回路のノードをセットする。機能回路（3
1）の動作後、スキャンパスにおけるSRLs（34）は予め
決められたノードにおける動作の結果を記憶する。追加
的なSRLが各テストポート（28）に含まれ、スキャンパ
スにおいて、テストシーケンスの間のモジュール内の機
能回路（31）がシステムバス（60）に接続されるべきで
あるかまたはここから切り離されるべきであるかに対応
する論理状態を記憶する。構成は更に開示されるが、そ
れはモジュール中にグローバルSRLsを有している。この
ようなグローバルSRLsは、それらを含むモジュールが選
択されようと否と常にスキャンパス中にある。スキャン
データとコンフィギュレーションデータのマルチプレッ
クスがまた開示されている。
第１図は従来技術によるモジュール論理回路のブロック
図である。 第２図は第１図の論理回路のモジュールの二つのブロッ
ク図である。 第３図はシリアルレジスタラッチの概略図である。 第3a図は第３図のシリアルレジスタラッチの動作に使用
するクロック信号のタイミング図である。 第４図は本発明に従って構成されたモジュール論理回路
のブロック図である。 第５図は本発明の第１の実施例に従って構成された第４
図の論理モジュールの二つのブロック図である。 第６図は第５図に示されるモジュールの一つの概略電気
図である。 第6a図は第６図のモジュールの他の実施例の概略電気図
である。 第７図は本発明の第１の実施例の試験機能の動作を示す
タイミング図である。 第８図は本発明の第２の実施例に従って構成された二つ
の論理モジュールのブロック図である。 第９図は第８図に示されたモジュールの一つの概略電気
図である。 第10図は本発明の第２の実施例の試験機能の動作を示す
タイミング図である。 第11図は本発明によるモジュールの他の実施例の概略電
気図である。 ７……リードオンリーメモリ ９……ランダムアクセスメモリ 10……論理回路 12、16、20……バス 13……バス／システムコントロータ 15……CPU 18……ターミナル 26……モジュール 28……テストポート 31……機能回路 34……シリアルレジスタラッチ 60……システムバス。
図である。 第２図は第１図の論理回路のモジュールの二つのブロッ
ク図である。 第３図はシリアルレジスタラッチの概略図である。 第3a図は第３図のシリアルレジスタラッチの動作に使用
するクロック信号のタイミング図である。 第４図は本発明に従って構成されたモジュール論理回路
のブロック図である。 第５図は本発明の第１の実施例に従って構成された第４
図の論理モジュールの二つのブロック図である。 第６図は第５図に示されるモジュールの一つの概略電気
図である。 第6a図は第６図のモジュールの他の実施例の概略電気図
である。 第７図は本発明の第１の実施例の試験機能の動作を示す
タイミング図である。 第８図は本発明の第２の実施例に従って構成された二つ
の論理モジュールのブロック図である。 第９図は第８図に示されたモジュールの一つの概略電気
図である。 第10図は本発明の第２の実施例の試験機能の動作を示す
タイミング図である。 第11図は本発明によるモジュールの他の実施例の概略電
気図である。 ７……リードオンリーメモリ ９……ランダムアクセスメモリ 10……論理回路 12、16、20……バス 13……バス／システムコントロータ 15……CPU 18……ターミナル 26……モジュール 28……テストポート 31……機能回路 34……シリアルレジスタラッチ 60……システムバス。
フロントページの続き (56)参考文献 特開 昭55−83944（ＪＰ，Ａ) 特開 昭62−93672（ＪＰ，Ａ) 特開 昭59−45563（ＪＰ，Ａ) 特開 昭60−221842（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 11/22 - 11/26 G01R 31/28 - 31/30
Claims (45)
- 【請求項１】システムバスと、 複数の論理モジュールとを備える論理回路であって、上
記のモジュールの少なくとも一つは、 上記のシステムバスに接続された機能回路と、 シスト信号を受けとるシフト入力と、 複数のデータラッチであって、上記のデータラッチの各
々は上記の機能回路の予め決められた位置に接続され、
上記の複数のデータラッチは直列に相互接続され、その
結果上記のデータラッチに記憶されたデータは上記のシ
フト信号に応答して直列にシフトする複数のデータラッ
チと、 上記の複数のデータラッチの第１のラッチに接続された
スキャンデータ入力と、 スキャンデータ出力と、 イネーブルされているそのモジュールに対応する第１の
論理状態を記憶し、イネーブルされていないそのモジュ
ールに対応する第２の論理状態を記憶するためのモジュ
ールイネーブルラッチと、 上記のモジュールイネーブルラッチ、上記のスキャンデ
ータ出力、及び上記の複数のデータラッチの第２のラッ
チに接続され、上記の第１の論理状態を記憶する上記の
モジュールイネーブルラッチに応答して上記の複数のデ
ータラッチの上記の第２のラッチを上記のスキャンデー
タ出力に接続し、そして上記の第２の論理状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
複数のデータラッチの上記の第２のラッチを上記のスキ
ャンデータ出力から切り離すためのバイパス手段と、 上記のスキャンデータ入力及び上記の機能回路に接続さ
れ、上記のスキャンデータ入力で受け取られたデータに
応答して上記の機能回路を上記のシステムバスから切り
離すためのバス制御手段とを有することを特徴とする論
理回路。 - 【請求項２】上記のバス制御手段は、 上記のスキャンデータ入力に接続され、論理状態を記憶
するためのバス制御ラッチと、 上記の機能回路と上記のシステムバスとの間に接続さ
れ、及び上記のバス制御ラッチに接続され、その結果上
記の機能回路は、上記のバス制御ラッチに記憶されたデ
ータに応答して上記のシステムバスに接続され、または
これから切り離されるバッファ手段を備えることを特徴
とする請求項１記載の論理回路。 - 【請求項３】上記のバイパス手段は、更に上記のスキャ
ンデータ入力に接続され、その第２の論理状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
スキャンデータ入力を上記のスキャンデータ出力に接続
するためのものである請求項１記載の論理回路。 - 【請求項４】上記のモジュールの上記の一つは、更に、 上記のモジュールのイネーブルラッチに接続され、その
モジュールがイネーブルされるべきであるかどうかを示
すモジュールイネーブル信号を受け取るためのイネーブ
ル信号入力と、 上記のモジュールイネーブルラッチに接続され、上記の
モジュールイネーブルラッチによって記憶された論理状
態を出力するためのイネーブル信号出力とを備えること
を特徴とする請求項１記載の論理回路。 - 【請求項５】上記のモジュールの第１のモジュールのイ
ネーブル信号出力は上記のモジュールの第２のモジュー
ルのイネーブル信号入力に接続されていることを特徴と
する請求項４記載の論理回路。 - 【請求項６】上記のモジュールの一つは、更に、 上記のモジュールイネーブルラッチに接続され、イネー
ブルシフト信号を受け取るイネーブルシフト入力を備
え、 各々のモジュールイネーブルラッチには、上記のイネー
ブルシフト信号に応答してそのイネーブル信号入力に対
応する論理状態がロードされることを特徴とする請求項
５記載の論理回路。 - 【請求項７】上記のバイパス手段は、 上記のスキャン出力に接続された出力を有するバイパス
ラッチと、 上記のモジュールイネーブルラッチに接続された第１の
入力、上記の第２のデータラッチに接続された第２の入
力、上記のスキャン入力に接続された第３の入力及び上
記のバイパスラッチに接続された出力を有する制御論理
回路とを備え、その結果上記のバイパスラッチは、上記
の第１の論理状態を記憶する上記のモジュールイネーブ
ルラッチに応答して上記の第２のデータラッチに対応す
るデータを記憶し、上記の第２の論理状態を記憶する上
記のモジュールイネーブルラッチに応答して上記のスキ
ャンデータ入力に対応するデータを記憶することを特徴
とする請求項６記載の論理回路。 - 【請求項８】上記のバス制御手段は、 上記の機能回路と上記のシステムバスの間に接続され、
及び上記のバイパスラッチに接続されたバッファ手段を
備え、その結果上記の機能回路は、上記のバス制御ラッ
チに記憶されたデータに応答して上記のシステムバスに
接続され、またはこれから切り離されることを特徴とす
る請求項７記載の論理回路。 - 【請求項９】上記のモジュールの１個は、更に、 上記の論理回路がスキャンモードにあるか否かを示すス
キャンイネーブル信号を受け取るスキャンイネーブル入
力を備え、上記のスキャンモードは上記の論理回路にお
いてモジュールからモジュールにスキャンされているデ
ータに対応し、 上記のバイパス手段は、更に、 上記のバイパスラッチに接続された第１の入力、上記の
スキャンイネーブル入力に接続された第２の入力及び上
記のバッファ手段に接続された出力を有するバッファ制
御ロジックを備え、その結果上記のバッファ手段は、ま
た上記の論理回路が上記のスキャンモードにあることを
示す上記のスキャンイネーブル信号に応答して上記の機
能回路を上記のシステムバスから切り離すことを特徴と
する請求項８記載の論理回路。 - 【請求項１０】上記のモジュールの一つは、更に、 上記の論理回路が通常動作モードにあるか試験モードに
あるかを示す試験制御信号を受け取る試験制御入力を備
え、 上記のバス制御手段は、更に、 上記のバイパスラッチに接続された第１の入力、上記の
試験制御入力に接続された第２の入力、及び上記のバッ
ファ手段に接続された出力を有するバッファ制御ロジッ
クを備え、その結果上記のバッファ手段は、上記のバイ
パスラッチに記憶されたデータに従って、上記の論理回
路が上記のテストモードにあることを示す上記の試験制
御信号に応答して上記の機能回路を上記のシステムバス
から切り離すことを特徴とする請求項８記載の論理回
路。 - 【請求項１１】上記のバイパス手段は、更に、 上記のモジュールイネーブルラッチと上記のシフト信号
に接続された入力、及び上記の複数のラッチの各々に接
続された出力を有するゲートを備え、上記の第２の論理
状態を記憶する上記のモジュールイネーブルラッチに応
答して上記のシフト信号が上記のデータラッチのデータ
をそのラッチを通って直列にシフトさせることをディス
エーブルすることを特徴とする請求項７記載の論理回
路。 - 【請求項１２】複数のモジュールによって構成される論
理回路において、上記のモジュールの少なくとも一つ
は、 予め決められた論理機能を実行するための機能回路と、 シフト信号を受け取るためのシフト入力と、 スキャンデータ入力と、 スキャンデータ出力と、 上記の機能回路の予め決められた位置に接続されたグロ
ーバルデータラッチと、 上記の機能回路の予め決められた位置に接続され、上記
のグローバルデータラッチ、上記のスキャンデータ入力
及び上記のスキャンデータ出力に直列に接続されたロー
カルデータラッチを備え、その結果上記のグローバルラ
ッチ及びローカルデータラッチに記憶されたデータは、
上記のシフト信号に応答して上記のスキャンデータ入力
から上記のスキャンデータ出力に直列にシフトし、 イネーブルされているそのモジュールに対応する第１の
論理状態を記憶し、そしてイネーブルされていないその
モジュールに対応する第２の論理状態を記憶するための
モジュールイネーブルラッチと、 上記のモジュールイネーブルラッチ及び上記のローカル
データラッチに接続され、その第２のデータ状態を記憶
する上記のモジュールイネーブルラッチに応答して上記
のローカルデータラッチを上記の直列から切り離すバイ
パス手段を備え、その結果データは、上記のシフト信号
に応答して上記のスキャンデータ入力から上記のグロー
バルデータラッチを介して上記のスキャンデータ出力に
シフトすることを特徴とする論理回路。 - 【請求項１３】上記のグローバルデータラッチは上記の
スキャンデータ入力に接続され、 上記のローカルデータラッチは上記のグローバルデータ
ラッチと上記のスキャンデータ出力の間に直列に接続さ
れることを特徴とする請求項12記載の論理回路。 - 【請求項１４】複数のモジュールによって構成される論
理回路において、上記のモジュールの少なくとも一つ
は、 予め決められた論理機能を実行するための機能回路と、 シフト信号を受け取るためのシフト入力と、 スキャンデータ入力と、 スキャンデータ出力と、 複数のグローバルデータラッチであって、各グローバル
データラッチは上記の機能回路の予め決められた位置に
接続され、上記の複数のグローバルデータラッチは直列
に接続され、その結果データは上記のシフト信号に応答
してそのラッチを通ってシフトする複数のグローバルデ
ータラッチと、 複数のローカルデータラッチであって、各ローカルデー
タラッチは上記の機能回路の予め決められた位置に接続
され、上記の複数のローカルデータラッチは上記の複数
のグローバルデータラッチ、上記のスキャンデータ入力
及び上記のスキャンデータ出力と直列に接続され、その
結果上記のグローバルとローカルデータラッチに記憶さ
れたデータは上記のシフト信号に応答して上記のスキャ
ンデータ入力から上記のスキャンデータ出力に直列にシ
フトする複数のローカルデータラッチと、 イネーブルされているそのモジュールに対応する第１の
論理状態を記憶し、そしてイネーブルされていないその
モジュールに対応する第２の論理状態を記憶するための
モジュールイネーブルラッチと、 上記のモジュールイネーブルラッチ及び上記の複数のロ
ーカルデータラッチに接続され、その第２のデータ状態
を記憶する上記のモジュールイネーブルラッチに応答し
て上記のローカルデータラッチを上記の直列から切り離
すバイパス手段とを備え、その結果データは、上記のシ
フト信号に応答して上記のスキャンデータ入力から上記
の複数のグローバルデータラッチを介して上記のスキャ
ンデータ出力にシフトすることを特徴とする論理回路。 - 【請求項１５】上記の直列における上記のグローバルデ
ータラッチの最初のラッチは上記のスキャンデータ入力
に接続され、 上記の直列における上記のグローバルデータラッチの最
後のラッチは上記の直列における上記のローカルデータ
ラッチの上記の最初のラッチに接続され、 上記のバイパス手段は上記の直列における上記のグロー
バルデータラッチの上記の最後のラッチ、上記の直列に
おける上記のローカルデータラッチの最後のラッチ、及
び上記のスキャンデータ出力に接続され、上記のバイパ
ス手段は、その第２のデータ状態を記憶する上記のモジ
ュールイネーブルラッチに応答して上記のグローバルデ
ータラッチの上記の最後のラッチを上記のスキャンデー
タ出力に接続し、そしてその第１のデータ状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
ローカルデータラッチの上記の最後のラッチを上記のス
キャンデータ出力に接続することを特徴とする請求項14
記載の論理回路。 - 【請求項１６】上記のバイパス手段は、また上記の第２
の論理状態を記憶する上記のモジュールイネーブル信号
に応答して上記のローカルデータラッチの上記の最初の
ラッチを上記のグローバルデータラッチの上記の最初の
ラッチから切り離すためのものであることを特徴とする
請求項15記載の論理回路。 - 【請求項１７】上記のバイパス手段は、また上記の第２
の論理状態を記憶する上記のモジュールイネーブル信号
に応答して上記の複数のデータラッチがそこに記憶され
たデータをシフトすることをディスエーブルするための
ものである請求項16記載の論理回路。 - 【請求項１８】モジュール論理回路において、上記のモ
ジュールの少なくとも一つは、 機能回路と、 スキャン入力と、 データシフト信号を受け取るためのデータシフト入力
と、 複数のデータラッチであって、上記のデータラッチの最
初のデータラッチは上記のスキャン入力に接続され、上
記のデータラッチの各々は上記の機能回路の予め決めら
れた位置に接続され、上記の複数のデータラッチは直列
に相互に接続され、その結果上記のデータラッチの内容
は上記のデータシフト信号に応答して直列にシフトする
複数のデータラッチと、 上記のスキャン入力に接続され、モジュールイネーブル
ロード信号を受け取るモジュールイネーブルラッチであ
って，上記のモジュールイネーブルロード信号に応答し
て上記のスキャン入力の論理状態を記憶し、上記のスキ
ャン入力の第１の論理状態は選択されているモジュール
に対応し、上記のスキャン入力の第２の論理状態は選択
されていないモジュールに対応するモジュールイネーブ
ルラッチと、 スキャン出力と、 上記のモジュールイネーブルラッチに接続された第１の
入力、第２の入力、上記のスキャン出力に接続された出
力、及びスキャン／セレクト信号を受け取るための選択
入力を有し、その結果上記のモジュールイネーブルラッ
チは、第１の論理状態にある上記のスキャン／セレクト
信号に応答して上記のスキャン出力に接続される出力マ
ルチプレクサと、 上記の直列における上記のデータラッチの最後のラッチ
と上記の出力マルチプレクサの第２の入力の間に接続さ
れ、そして上記のモジュールイネーブルラッチによって
制御されるバイパスロジックを備え、その結果上記のデ
ータラッチの上記の最後のラッチは、上記の第１の論理
状態を記憶する上記のモジュールイネーブルラッチに応
答して上記の出力マルチプレクサの上記の第２の入力に
接続され、上記のデータラッチの上記の最後のラッチは
上記の第２の論理状態を記憶する上記のモジュールイネ
ーブルラッチに応答して上記の出力マルチプレクサの上
記の第２の入力から切り離されることを特徴とする論理
回路。 - 【請求項１９】上記のモジュールの第１のモジュールの
スキャン出力は上記のモジュールの第２のモジュールの
スキャン入力に接続されていることを特徴とする請求項
18記載の論理回路。 - 【請求項２０】上記のバイパスロジックは、また上記の
スキャン入力と上記の直列における上記のデータラッチ
の最初のラッチの間に接続され、上記の第２の論理状態
を記憶する上記のモジュールイネーブル信号に応答して
上記の第１のデータラッチを上記のスキャン入力から切
り離すためのものであることを特徴とする請求項18記載
の論理回路。 - 【請求項２１】上記のモジュールの一つは、更に、 上記の機能回路の予め決められた位置に接続され、及び
上記のスキャン入力とデータラッチの上記の直列の間に
直列に接続されたグローバルデータラッチを備え、その
結果データは上記のシフト信号に応答してこれを通って
シフトし、 上記のバイパスロジックは、また、上記のグローバルデ
ータラッチに接続され、上記の第２の論理状態を記憶す
る上記のモジュールイネーブルラッチに応答して上記の
グローバルデータラッチを上記の出力マルチプレクサの
上記の第２の入力に接続するためのものであることを特
徴とする請求項18記載の論理回路。 - 【請求項２２】上記のモジュールの一つは、更に、 複数のグローバルデータラッチであって、各々は上記の
機能回路の予め決められた位置に接続されると共に、直
列に接続され、その結果上記のグローバルデータラッチ
に記憶されたデータは上記のシフト信号に応答して直列
にシフトする複数のグローバルデータラッチを備え、上
記の直列における最初のグローバルデータラッチは上記
のスキャン入力に接続され、上記のグローバルデータラ
ッチの最後のラッチは上記の直列における上記のデータ
ラッチの上記の最初のラッチに接続されており、 上記のバイパスロジックは上記のグローバルデータラッ
チの上記の最後のラッチに接続され、その結果上記の第
２の論理状態を記憶する上記のモジュールイネーブルラ
ッチに応答し、直列の第２のグローバルデータラッチは
上記の出力マルチプレクサの上記の第２の入力に接続さ
れることを特徴とする請求項18記載の論理回路。 - 【請求項２３】第１の論理モジュールを備えるモジュー
ル論理回路であって、上記の第１の論理モジュールは、 機能回路と、 モジュールスキャン入力と、 モジュールスキャン出力と、 シフト信号を受け取るためのシフト入力と、 複数のデータラッチであって、上記のデータラッチの各
々は上記の機能回路の予め決められた位置に接続され、
上記の複数データラッチは直列に相互接続され、その結
果上記のデータラッチに記憶されたデータは上記のシフ
ト信号に応答して直列にシフトし、上記の直列の最初の
データラッチは上記のスキャンデータ入力に接続されて
いる複数のデータラッチと、 イネーブルされている上記の第１のモジュールに対応す
る第１の論理状態を記憶し、そしてイネーブルされてい
ない上記の第１のモジュールに対応する第２の論理状態
を記憶するためのモジュールイネーブルラッチと、 上記のモジュールイネーブルラッチ、上記のモジュール
スキャン出力及び上記の直列における最後のデータラッ
チに接続され、上記の第１の論理状態を記憶する上記の
モジュールイネーブルラッチに応答して上記の最後のデ
ータラッチを上記のモジュールスキャン出力に接続し、
上記の第２の論理状態を記憶する上記のモジュールイネ
ーブルラッチに応答して上記のモジュールスキャン入力
を上記のモジュールスキャン出力に接続するバイパス手
段とを有し、 更に、第２の論理モジュールを備え、上記第２の論理モ
ジュールは、 機能回路と、 上記の第１のモジュールの上記のモジュールスキャン出
力に接続されたモジュールスキャン入力と、 モジュールスキャン出力と、 シフト信号を受け取るためのシフト入力と、 複数のデータラッチであって、上記のデータラッチの各
々は上記の機能回路の予め決められた位置に接続され、
上記の複数のデータラッチは直列に相互接続され、その
結果上記のデータラッチに記憶されたデータは上記のシ
フト信号に応答して直列にシフトし、上記の直列におけ
る第２のデータラッチは上記のスキャンデータ入力に接
続されている複数のデータラッチと、 イネーブルされている上記の第２のモジュールに対応す
る第１の論理状態を記憶し、そしてイネーブルされてい
ない上記の第２のモジュールに対応する第２の論理状態
を記憶するためのモジュールイネーブルラッチと、 上記のモジュールイネーブルラッチ、上記のモジュール
スキャン出力及び上記の直列における最後のデータラッ
チに接続され、上記の第１の論理状態を記憶する上記の
モジュールイネーブルラッチに応答して上記の最後のデ
ータラッチを上記のモジュールスキャン出力に接続し、
上記の第２の論理状態を記憶する上記のモジュールイネ
ーブルラッチに応答して上記のモジュールスキャン入力
を上記のモジュールスキャンに出力に接続するバイパス
手段とを有することを特徴とする論理回路。 - 【請求項２４】上記の第１と第２のモジュールにおける
上記のモジュールイネーブルラッチは、各々入力と出力
を有し、そして上記のシフト信号によって制御され、 上記の第２のモジュールにおける上記のモジュールイネ
ーブルラッチの入力は上記の第１のモジュールにおける
上記のモジュールイネーブルラッチの出力に接続され、
その結果データは上記のシフト信号に応答して上記のモ
ジュールイネーブルラッチを介して直列にシフトするこ
とを特徴とする請求項23記載の論理回路。 - 【請求項２５】上記の第１と第２のモジュール各々にお
ける上記のバイパス手段は、 上記のモジュールスキャン出力に接続された出力を有す
るバイパスラッチと、 上記のモジュールイネーブルラッチに接続された第１の
入力、上記の直列における上記の最後のデータラッチに
接続された第２の入力、上記のスキャン入力に接続され
た第３の入力及び上記のバイパスラッチに接続された出
力を有する制御ロジックを備え、その結果上記のバイパ
スラッチは、上記の第１の論理状態を記憶する上記のモ
ジュールイネーブルラッチに応答して上記の直列におけ
る上記の最後のデータラッチに対応するデータを記憶
し、上記の第２の論理状態を記憶する上記のモジュール
イネーブルラッチに応答して上記のモジュールスキャン
入力に対応するデータを記憶することを特徴とする請求
項24記載論理回路。 - 【請求項２６】それぞれがある論理動作を行う複数の論
理モジュールを含む論理回路であって、その論理モジュ
ールがデータ、アドレス及び制御リード線を有するシス
テムバスによって接続された論理回路において、 各々の論理モジュールに接続された試験ポートを備え、
各試験ポートは、直列のデータ入力リード線、直列のデ
ータ出力リード線、及び複数の制御リード線を有し、上
記の試験ポートの直列のデータ入力リード線及びデータ
出力リード線は直列に接続され、 前記システムバスから分離され、そして全ての試験ポー
トの制御リード線に接続された制御リード線の試験バス
を備え、上記の試験バスの制御リード線の制御信号が上
記の直列の入力リード線及び出力リード線において上記
の試験ポートのデータの通過を決定することを特徴とす
る論理回路。 - 【請求項２７】各試験ポートが、モジュールイネーブル
信号の状態を記憶するモジュールイネーブルラッチを備
えることを特徴とする請求項26記載の論理回路。 - 【請求項２８】上記の試験バスの制御リード線が、選択
シフトリード線、試験イネーブルリード線、及び走査イ
ネーブルリード線を備え、上記の選択シフトリード線
は、上記のモジュールイネーブルラッチに接続してお
り、上記のモジュールイネーブル信号の状態を上記のモ
ジュールイネーブルラッチにロードする選択シフト信号
を有し、上記の試験イネーブルリード線は、論理モジュ
ールのシステムバスへの接続を制御する試験イネーブル
信号を有し、上記の走査イネーブルリード線は、上記の
システムバスへの、そしてそのシステムバスによる干渉
なしに各論理モジュールの直列レジスタラッチを介して
データを走査させることの可能な走査イネーブル信号を
有することを特徴とする請求項27記載の論理回路。 - 【請求項２９】各試験ポートが、共に上記のモジュール
イネーブルラッチに接続されたモジュールイネーブル入
力リード線及びモジュールイネーブル出力リード線を有
し、そして上記の複数のモジュールのモジュールイネー
ブル入力リード線及びモジュールイネーブル出力リード
線が直列に接続されたことを特徴とする請求項27記載の
論理回路。 - 【請求項３０】上記の直列のデータ入力リード線及びデ
ータ出力リード線が上記のモジュールイネーブルラッチ
に接続され、そして多重化試験パターンデータ及びモジ
ュールイネーブルデータを備えることを特徴とする請求
項27記載の論理回路。 - 【請求項３１】上記の試験ポートが、上記の直列のデー
タ出力リード線に接続された一出力を有するマルチプレ
クサを備え、上記の直列のデータ入力リード線は上記の
モジュールイネーブルラッチ及び一連のレジスタラッチ
に接続され、上記のマルチプレクサは、上記のモジュー
ルイネーブルラッチの出力に接続された一の入力及び上
記の一連のレジスタラッチの出力に接続された他の入力
を有し、そして上記の試験バスは、上記のマルチプレク
サに接続された走査及び選択リード線を有して、上記の
一の入力及び他の入力を上記の出力に付与することを制
御することを特徴とする請求項30記載の論理回路。 - 【請求項３２】各論理モジュールと上記のシステムバス
との間に接続されたバッファであって、上記のシステム
バスに対して上記の論理モジュールを電気的に分離する
バッファを備え、そのバッファは、上記の試験イネーブ
ル信号及び走査イネーブル信号により制御するためにゲ
ージ（gaglng）によって上記の試験イネーブルリード線
及び走査イネーブルリード線に接続されることを特徴と
する請求項28記載の論理回路。 - 【請求項３３】上記の各論理モジュールは、上記の直列
のデータ入力リード線と直列のデータ出力リード線との
間に直列に接続された一連のレジスタラッチを備え、そ
してその一群の直列のレジスタラッチは、上記のモジュ
ールイネーブルラッチに記憶された上記のモジュールイ
ネーブル信号が上記の直列のデータ出力リード線から上
記の直列のレジスタラッチの残りをディスエーブルする
とき、上記の直列のデータ出力リード線に接続された少
なくとも一の出力を有することを特徴とする請求項27記
載の論理回路。 - 【請求項３４】上記の試験バス制御リード線及び外部端
子に接続されたデコーダを備え、このデコーダは、上記
の外部端子から信号を受信し、その試験バス制御リード
線に信号を発生することを特徴とする請求項26記載の論
理回路。 - 【請求項３５】上記の論理モジュールは、中央処理装
置、システムバス制御器、及びインターフェースを備え
ることを特徴とする請求項26記載の論理回路。 - 【請求項３６】論理装置において、 機能ブロックに分割可能な機能回路と、 その機能回路に相互接続されたシステムバスと、 各々が上記の機能ブロックの一つに関連し、直列に相互
接続された試験ポートとを備え、各試験ポートは、 モジュールイネーブルラッチを含み、モジュールイネー
ブル及び制御ビットに対する第１の走査経路と、 上記の機能ブロックの所定の位置に接続された直列に相
互接続されたデータラッチを含み、データラッチビット
に対する第２の走査経路と、 上記の第１の走査経路及び第２の走査経路に接続された
入力と、及び第１の制御線に接続された制御回路とを有
する選択器回路と、 上記の機能回路と上記のシステムバスとの間に接続さ
れ、上記のシステムバスから上記の機能回路を分離する
ように配置可能なバッファとを備え、 上記の論理装置は試験バスも備え、この試験バスは、上
記の選択器回路を制御する上記の第１の制御線と、上記
のシステムバスから上記の機能回路を分離するように上
記のバッファを配置するための他の制御線と、クロック
信号線とを有することを特徴とする論理装置。 - 【請求項３７】上記の第２の走査経路が更にグローバル
データラッチを備えることを特徴とする請求項36記載の
論理装置。 - 【請求項３８】上記の機能回路の所定の位置に接続され
た並列レジスタラッチを更に備えることを特徴とする請
求項36記載の論理装置。 - 【請求項３９】機能ブロックと、その機能ブロックを相
互接続するシステムバスとを有する論理回路を試験する
ときに使用する試験ポートであって、別の試験ポートと
共に使用するために操作可能である試験ポートにおい
て、 走査データ入力と、 モジュールイネーブルラッチを含み、モジュールイネー
ブル及び制御ビットに対する第１の走査経路と、 直列に相互接続されたデータラッチを含み、データラッ
チビットに対する第２の走査経路とを備え、その直列に
相互接続されたデータラッチの一つが上記の走査データ
入力に接続されており、 更に、上記のシステムバスと上記の機能ブロックの一つ
との間に接続され、上記の機能ブロックから上記のシス
テムバスを分離するように動作可能であるバッファ回路
と、 試験バスと、 その試験バスに接続され、上記の試験ポートを制御する
制御回路とを備えることを特徴とする試験ポート。 - 【請求項４０】上記の第１の走査経路及び第２の走査経
路によって供給された入力と、上記の別の試験ポートの
走査データ入力を供給する出力とを有する選択器回路を
備えることを特徴とする請求項39記載の試験ポート。 - 【請求項４１】論理ブロックに機能的に分割可能な回路
を試験するためのシステムにおいて、 上記の論理ブロックを相互接続するシステムバスと、 試験バスと、 別の試験ポートと共に使用する試験ポートとを備え、こ
の試験ポートは、 走査データ入力と、 論理回路と、 モジュールイネーブルラッチを含み、上記の走査データ
入力によって供給されたモジュールイネーブル及び制御
ビットに対する第１の走査経路と、 上記の試験されている回路の所定の位置に接続された直
列に相互接続されたデータラッチを含み、上記の走査デ
ータ入力によって供給されたデータラッチビットに対す
る第２の走査経路とを有し、上記の直列に相互接続され
たデータラッチの一つが上記の走査データ入力に接続さ
れており、 更に、上記の試験バスに接続された制御回路を含み、上
記の第１の走査経路及び第２の走査経路によって供給さ
れた選択器回路と、 上記の選択器回路によって供給され、上記の別のポート
の走査データ入力を供給する走査データ出力とを有し、 更に、上記の試験されている回路と上記のシステムバス
との間に相互接続されたバッファとを備え、そのバッフ
ァは、上記の試験されている回路を上記のシステムバス
に接続する第１の状態と、上記の試験されている回路を
上記のシステムバスから分離する第２の状態とを有し、
上記の試験バスは、上記の試験ポートの上記の選択器回
路及び論理回路に供給する制御線と、上記の相互接続さ
れたデータラッチに供給するクロック線とを有すること
を特徴とするシステム。 - 【請求項４２】上記の制御線は、 上記の選択器回路に接続され、上記の第１の走査経路又
は第２の走査経路が上記の走査データ出力に接続されて
いるかどうかを選択する第１の制御線と、 上記の論理回路に接続され、上記の試験されている回路
を上記のシステムバスから分離するように上記のバッフ
ァを無条件に構成する第２の制御線と、 上記の論理回路に接続され、上記の相互接続されたデー
タラッチのうちの一つの状態により上記の試験されてい
る回路を上記のシステムバスから分離するように上記の
バッファを構成する第３の制御線とを備えることを特徴
とする請求項41記載のシステム。 - 【請求項４３】回路を試験するための方法において、 選択器回路に対する制御モードを選択し、 各々が試験ポートに関連して、モジュールイネーブルラ
ッチを有する第１の連続する走査経路を介して制御ビッ
トを走査し、 上記の試験ポートの各々に対して上記の制御ビットを対
応するモジュールイネーブルラッチにそれぞれラッチす
ることによって、どの試験ポートが選択されるかを選択
し、 上記の選択器回路に対するデータモードを選択し、 各々が試験ポートに関連して、上記の回路の特定の位置
に接続された直列に相互接続されたデータラッチを有す
る第２の連続する走査経路を介してデータビットを走査
し、 上記のデータビットを対応する相互接続されたデータラ
ッチにそれぞれラッチし、 上記の回路を動作させ、 上記の回路の所定のノードの状態を上記の対応する相互
接続されたデータラッチにそれぞれラッチし、 上記の相互接続されたデータラッチにラッチされた上記
の回路のノードの状態を示す出力ビットを、上記の第２
の連続する走査経路から検索し、そして 上記の出力ビットを前もって記憶した出力ビットと比較
することを特徴とする方法。 - 【請求項４４】上記の選択工程が、上記の試験ポートの
各々に接続された試験バスの制御線上の信号により開始
されることを特徴とする請求項43記載の方法。 - 【請求項４５】試験バスの制御線上の信号に応答してシ
ステムバスから上記の回路の部分を分離することを特徴
とする請求項43記載の方法。
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-
1988
- 1988-06-02 JP JP63136641A patent/JP2868213B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4860290A (en) | 1989-08-22 |
| JPS6479834A (en) | 1989-03-24 |
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