JP3304399B2 - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積論理回路の
オフライン試験回路に利用する。特に、半導体集積論理
回路の内部に埋込まれた機能マクロ回路、たとえばＡＬ
Ｕ（Ａｒｉｔｈｍｅｔｉｃ ＆ Ｌｏｇｉｃ Ｕｎｉ
ｔ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）などのオフラインテスト回路に関するものであ
る。
オフライン試験回路に利用する。特に、半導体集積論理
回路の内部に埋込まれた機能マクロ回路、たとえばＡＬ
Ｕ（Ａｒｉｔｈｍｅｔｉｃ ＆ Ｌｏｇｉｃ Ｕｎｉ
ｔ）やＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏ
ｒｙ）などのオフラインテスト回路に関するものであ
る。
【０００２】
【従来の技術】図２は従来例の半導体集積論理回路のブ
ロック構成図である。
ロック構成図である。
【０００３】従来、半導体集積論理回路は、同一の半導
体基板上にランダム論理回路とともに機能マクロ回路が
埋め込まれこの機能マクロ回路のテストを行う場合にテ
ストベクトル生成の労力低減のために、一般に図２に示
すようにランダム論理回路に対して機能マクロ回路を独
立にテストするオフライン（ｏｆｆｌｉｎｅ）のテスト
回路が付加されてきた。
体基板上にランダム論理回路とともに機能マクロ回路が
埋め込まれこの機能マクロ回路のテストを行う場合にテ
ストベクトル生成の労力低減のために、一般に図２に示
すようにランダム論理回路に対して機能マクロ回路を独
立にテストするオフライン（ｏｆｆｌｉｎｅ）のテスト
回路が付加されてきた。
【０００４】すなわち、テストモード設定用外部入力ピ
ン１０４に与える信号を制御することにより通常動作モ
ード（半導体集積論理回路チップの実装時におけるモー
ド）、またはテスト動作モードにすることができる。た
とえば与える信号を「Ｌ」にすることにより通常動作モ
ードにし、または「Ｈ」にすることによりテスト動作モ
ードにして機能マクロ回路１４０を独立にテストするこ
とができる。
ン１０４に与える信号を制御することにより通常動作モ
ード（半導体集積論理回路チップの実装時におけるモー
ド）、またはテスト動作モードにすることができる。た
とえば与える信号を「Ｌ」にすることにより通常動作モ
ードにし、または「Ｈ」にすることによりテスト動作モ
ードにして機能マクロ回路１４０を独立にテストするこ
とができる。
【０００５】次に、各動作モードにおける回路動作につ
いて説明する。
いて説明する。
【０００６】通常動作モードでは、外部入力ピン１０
１、１０３に与えられた信号はランダム論理回路１５０
に入力されるとともにランダム論理回路１５０の出力信
号は外部出力ピン１９１から出力されることができ、ま
た、選択回路１３２を介して選択的に外部出力ピン１９
３から出力されることができる。
１、１０３に与えられた信号はランダム論理回路１５０
に入力されるとともにランダム論理回路１５０の出力信
号は外部出力ピン１９１から出力されることができ、ま
た、選択回路１３２を介して選択的に外部出力ピン１９
３から出力されることができる。
【０００７】さらに、機能マクロ回路１４０の出力信号
はバッファ回路１２８を介してランダム論理回路１５０
に入力され、ランダム論理回路１５０の出力信号は選択
回路１３１を介して選択的に機能マクロ回路１４０に入
力される。
はバッファ回路１２８を介してランダム論理回路１５０
に入力され、ランダム論理回路１５０の出力信号は選択
回路１３１を介して選択的に機能マクロ回路１４０に入
力される。
【０００８】上述のように、ランダム論理回路１５０と
機能マクロ回路１４０との間で信号のやり取りを行うこ
とができる。
機能マクロ回路１４０との間で信号のやり取りを行うこ
とができる。
【０００９】一方、テスト動作モードでは、外部入力ピ
ン１０３に与えられた信号はバッファ回路１１４、１２
２を経由し選択回路１３１を介して選択的に機能マクロ
回路１４０に入力され、さらに機能マクロ回路１４０の
出力信号はバッファ回路１２４を経由し選択回路１３２
を介して選択的に外部出力ピン１９３から出力されるこ
とができる。
ン１０３に与えられた信号はバッファ回路１１４、１２
２を経由し選択回路１３１を介して選択的に機能マクロ
回路１４０に入力され、さらに機能マクロ回路１４０の
出力信号はバッファ回路１２４を経由し選択回路１３２
を介して選択的に外部出力ピン１９３から出力されるこ
とができる。
【００１０】上述のように、テスト動作モードでは、ラ
ンダム論理回路１５０とは独立して、しかも機能マクロ
回路１４０を外部入力ピン１０３および外部出力ピン１
９３により半導体回路チップ外部から直接にテストする
ことができ、かつテスト専用に使用される外部ピンはテ
ストモード設定用信号を入力するためのテストモード設
定用外部入力ピン１０４だけとなる。
ンダム論理回路１５０とは独立して、しかも機能マクロ
回路１４０を外部入力ピン１０３および外部出力ピン１
９３により半導体回路チップ外部から直接にテストする
ことができ、かつテスト専用に使用される外部ピンはテ
ストモード設定用信号を入力するためのテストモード設
定用外部入力ピン１０４だけとなる。
【００１１】このように、テストモード設定用信号を制
御することにより、テスト動作モードでは機能マクロ回
路１４０のみをテストするテストベクトルを考慮し、通
常動作モードでは機能マクロ回路１４０をテストするこ
とは考慮する必要がなく、ランダム論理回路１５０のみ
をテストできるテストベクトルを考慮すればよいので、
ランダム論理回路１５０の規模が大きくなった場合に、
またその論理が複雑になった場合などにランダム論理回
路１５０を介して機能マクロ回路１４０をテストする必
要がないことによりテストベクトル生成の労力を軽減で
きる。
御することにより、テスト動作モードでは機能マクロ回
路１４０のみをテストするテストベクトルを考慮し、通
常動作モードでは機能マクロ回路１４０をテストするこ
とは考慮する必要がなく、ランダム論理回路１５０のみ
をテストできるテストベクトルを考慮すればよいので、
ランダム論理回路１５０の規模が大きくなった場合に、
またその論理が複雑になった場合などにランダム論理回
路１５０を介して機能マクロ回路１４０をテストする必
要がないことによりテストベクトル生成の労力を軽減で
きる。
【００１２】
【発明が解決しようとする課題】しかし、このような従
来例の半導体集積論理回路では、テスト動作モードにお
いて、外部入力ピン１０３に信号を与えることにより、
半導体集積回路チップ外部よりランダム論理回路１５０
を介せず直接に機能マクロ回路１４０をアクセスするこ
とができるが、それとともにバッファ回路１１４、１２
７を介してランダム論理回路１５０にも信号が入力され
るのでテスト動作モード中もランダム論理回路１５０の
内部回路は動作する要因となる。
来例の半導体集積論理回路では、テスト動作モードにお
いて、外部入力ピン１０３に信号を与えることにより、
半導体集積回路チップ外部よりランダム論理回路１５０
を介せず直接に機能マクロ回路１４０をアクセスするこ
とができるが、それとともにバッファ回路１１４、１２
７を介してランダム論理回路１５０にも信号が入力され
るのでテスト動作モード中もランダム論理回路１５０の
内部回路は動作する要因となる。
【００１３】また、機能マクロ回路１４０の出力信号も
テスト動作モード中はバッファ回路１２８を介してラン
ダム論理回路１５０に入力されるので、ランダム論理回
路１５０の内部回路がテスト動作モード中に動作する要
因となる。これらの要因により次のような問題点が生じ
る。 テスト動作モードが終了して通常動作モードに
戻った直後のランダム論理回路１５０の内部状態は、上
記のテスト動作モードになる直前の通常動作モードにお
けるランダム論理回路１５０の内部状態と異なる。
テスト動作モード中はバッファ回路１２８を介してラン
ダム論理回路１５０に入力されるので、ランダム論理回
路１５０の内部回路がテスト動作モード中に動作する要
因となる。これらの要因により次のような問題点が生じ
る。 テスト動作モードが終了して通常動作モードに
戻った直後のランダム論理回路１５０の内部状態は、上
記のテスト動作モードになる直前の通常動作モードにお
けるランダム論理回路１５０の内部状態と異なる。
【００１４】したがって、通常動作モードにおけるテス
ト中に、テスト動作モードを行うと連続して通常動作モ
ードのテストができなくなり、テスト動作モードが終了
するごとに回路初期化を行い、初めから通常動作モード
のテストを行わなければならなくなる。 ランダム論
理回路１５０が外部双方向ピン１０２、１９２を介して
信号のやり取りを行い、かつ外部双方向ピン１０２、１
９２の入出力属性を切換えるための信号をランダム論理
回路１５０が制御している場合に、テスト動作モード中
はこの外部双方向ピン１０２、１９２の入出力属性は予
測できなくなる。したがって、テスト動作モード中はこ
の外部双方向ピン１０２、１９２に接続されるＬＳＩ
（大規模集積回路）テスタのドライバとコンパレータと
の切換えも不可能となるので、ＬＳＩテスタと半導体回
路チップの外部双方向ピンの入出力属性とに不一致が生
じ半導体回路チップ自体を破壊する可能性がある。
テスト動作モード中にランダム論理回路１５０が予測で
きない回路動作をした結果として、それに接続する出力
インタフェース用のバッファ回路１８１が同時に同信号
を出力した場合に、供給電源に多大な電流が同時に流れ
ることがある。この大電流によりノイズが発生して供給
電源の電圧レベルが変動してテスト動作モード中の機能
マクロ回路のテストに影響を与える、すなわち誤動作を
する危険がある。
ト中に、テスト動作モードを行うと連続して通常動作モ
ードのテストができなくなり、テスト動作モードが終了
するごとに回路初期化を行い、初めから通常動作モード
のテストを行わなければならなくなる。 ランダム論
理回路１５０が外部双方向ピン１０２、１９２を介して
信号のやり取りを行い、かつ外部双方向ピン１０２、１
９２の入出力属性を切換えるための信号をランダム論理
回路１５０が制御している場合に、テスト動作モード中
はこの外部双方向ピン１０２、１９２の入出力属性は予
測できなくなる。したがって、テスト動作モード中はこ
の外部双方向ピン１０２、１９２に接続されるＬＳＩ
（大規模集積回路）テスタのドライバとコンパレータと
の切換えも不可能となるので、ＬＳＩテスタと半導体回
路チップの外部双方向ピンの入出力属性とに不一致が生
じ半導体回路チップ自体を破壊する可能性がある。
テスト動作モード中にランダム論理回路１５０が予測で
きない回路動作をした結果として、それに接続する出力
インタフェース用のバッファ回路１８１が同時に同信号
を出力した場合に、供給電源に多大な電流が同時に流れ
ることがある。この大電流によりノイズが発生して供給
電源の電圧レベルが変動してテスト動作モード中の機能
マクロ回路のテストに影響を与える、すなわち誤動作を
する危険がある。
【００１５】本発明は上記の問題点を解決するもので、
テスト動作モードから通常動作モードに戻ったときに前
回の通常動作状態の回路動作から連続したランダム論理
回路の内部回路の動作状態が得られ、テスタと半導体回
路チップの外部入出力属性との不一致により半導体チッ
プ自体を破壊することがなく、かつ出力インタフェース
用のバッファ回路の出力同時動作による機能マクロ回路
のテスト中の誤動作を防止できる半導体集積論理回路を
提供することを目的とする。
テスト動作モードから通常動作モードに戻ったときに前
回の通常動作状態の回路動作から連続したランダム論理
回路の内部回路の動作状態が得られ、テスタと半導体回
路チップの外部入出力属性との不一致により半導体チッ
プ自体を破壊することがなく、かつ出力インタフェース
用のバッファ回路の出力同時動作による機能マクロ回路
のテスト中の誤動作を防止できる半導体集積論理回路を
提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、オフラインテ
スト単位としての機能マクロ回路と、複数の外部入力ピ
ンと、複数の外部出力ピンと、上記複数の外部入力ピン
からの信号を入力しこの複数の外部出力ピンから出力信
号を出力するランダム論理回路と、オフラインテストの
モード設定信号を入力するテスト動作モード設定用入力
ピンと、上記複数の内の一つの外部入力ピンからの出力
信号を上記ランダム論理回路に与える第一の供給手段
と、上記機能マクロ回路の出力信号を上記ランダム論理
回路に与える第二の供給手段と、上記モード設定信号に
基づき上記複数の内の一つの外部入力ピンと上記ランダ
ム論理回路との出力信号を選択して上記機能マクロ回路
に出力する第一の選択回路と、上記モード設定信号に基
づき上記機能マクロ回路と上記ランダム論理回路との出
力信号を選択して上記複数の内の一つの外部出力ピンに
出力する第二の選択回路とを備えた半導体集積論理回路
において、上記第一の供給手段および上記第二の供給手
段は上記モード設定信号に基づきテスト動作モードが有
効の場合に上記ランダム論理回路の内部回路の動作状態
をそれぞれモード切換直前の状態に保持する手段を含む
ことを特徴とする。
スト単位としての機能マクロ回路と、複数の外部入力ピ
ンと、複数の外部出力ピンと、上記複数の外部入力ピン
からの信号を入力しこの複数の外部出力ピンから出力信
号を出力するランダム論理回路と、オフラインテストの
モード設定信号を入力するテスト動作モード設定用入力
ピンと、上記複数の内の一つの外部入力ピンからの出力
信号を上記ランダム論理回路に与える第一の供給手段
と、上記機能マクロ回路の出力信号を上記ランダム論理
回路に与える第二の供給手段と、上記モード設定信号に
基づき上記複数の内の一つの外部入力ピンと上記ランダ
ム論理回路との出力信号を選択して上記機能マクロ回路
に出力する第一の選択回路と、上記モード設定信号に基
づき上記機能マクロ回路と上記ランダム論理回路との出
力信号を選択して上記複数の内の一つの外部出力ピンに
出力する第二の選択回路とを備えた半導体集積論理回路
において、上記第一の供給手段および上記第二の供給手
段は上記モード設定信号に基づきテスト動作モードが有
効の場合に上記ランダム論理回路の内部回路の動作状態
をそれぞれモード切換直前の状態に保持する手段を含む
ことを特徴とする。
【００１７】また、本発明は、上記保持する手段は、上
記モード設定信号に基づきテスト動作モードが有効の場
合にそれぞれモード切換直前の入力信号を保持するラッ
チ回路を含むことができる。
記モード設定信号に基づきテスト動作モードが有効の場
合にそれぞれモード切換直前の入力信号を保持するラッ
チ回路を含むことができる。
【００１８】
【作用】第一の供給手段および第二の供給手段の保持す
る手段は、モード設定信号に基づきテスト動作モードが
有効の場合にランダム論理回路の内部回路の動作状態を
モード切換直前の状態に保持する。
る手段は、モード設定信号に基づきテスト動作モードが
有効の場合にランダム論理回路の内部回路の動作状態を
モード切換直前の状態に保持する。
【００１９】以上によりテスト動作モードから通常動作
モードに戻ったときに前回の通常動作状態の回路動作か
ら連続したランダム論理回路の内部回路の回路動作が得
られ、テスタと半導体回路チップの外部入出力属性との
不一致により半導体チップ自体を破壊することがなく、
かつ出力インタフェース用のバッファ回路の出力同時動
作による機能マクロ回路のテスト中の誤動作を防止でき
る。
モードに戻ったときに前回の通常動作状態の回路動作か
ら連続したランダム論理回路の内部回路の回路動作が得
られ、テスタと半導体回路チップの外部入出力属性との
不一致により半導体チップ自体を破壊することがなく、
かつ出力インタフェース用のバッファ回路の出力同時動
作による機能マクロ回路のテスト中の誤動作を防止でき
る。
【００２０】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明一実施例半導体集積論理回路のブロ
ック構成図である。
する。図１は本発明一実施例半導体集積論理回路のブロ
ック構成図である。
【００２１】図１において、半導体集積論理回路は、オ
フラインテスト単位としての機能マクロ回路１４０と、
複数の外部入力ピン１０１、１０３と、外部入力ピン１
０１、１０３にそれぞれ接続された入力インタフェース
用のバッファ回路１１１、１１４と、バッファ回路１１
４に接続されたバッファ回路１２２と、複数の外部出力
ピン１９１、１９３と、外部出力ピン１９１、１９３に
接続された出力インタフェース用のバッファ回路１８
１、１８４と、外部入力ピン１０１、１０３からの信号
を入力しバッファ回路１８１、１８４を介して外部出力
ピン１９１、１９３から出力信号を出力するランダム論
理回路１５０と、オフラインテストのモード設定信号を
入力するテスト動作モード設定用入力ピンとして外部入
力ピン１０４と、外部入力ピン１０４に接続された入力
インタフェース用のバッフア回路１１５と、上記複数の
内の一つの外部入力ピン１０３の出力信号をバッファ回
路１１４を介して入力しランダム論理回路１５０に与え
る第一の供給手段と、機能マクロ回路１４０の出力信号
をランダム論理回路１５０に与える第二の供給手段と、
外部入力ピン１０３の出力信号をバッファ回路１１４、
１２２を介して入力しまたランダム論理回路１５０の出
力信号を入力し、上記モード設定信号に基づき通常動作
モードが有効の場合にランダム論理回路１５０の出力信
号を選択して機能マクロ回路１４０に出力し、テスト動
作モードが有効の場合に外部入力ピン１０３の出力信号
を選択して機能マクロ回路１４０に出力する第一の選択
回路として選択回路１３１と、機能マクロ回路１４０の
出力信号をバッファ回路１２４を介して入力しまたラン
ダム論理回路１５０の出力信号を入力し、上記モード設
定信号に基づき通常動作モードが有効の場合にランダム
論理回路１５０の出力信号を選択してバッファ回路１８
４を介して外部出力ピン１９３に出力し、テスト動作モ
ードが有効の場合に機能マクロ回路１４０の出力信号を
外部出力ピン１９３に出力する第二の選択回路として選
択回路１３２と、ランダム論理回路１５０に入力インタ
フェース用のバッファ回路１１２およびイネーブル制御
付入力インタフェース用のバッファ回路１１３を介して
接続された外部双方向ピン１０２と、ランダム論理回路
１５０に入力インタフェース用のバッファ回路１８３お
よびイネーブル制御付出力インタフェース用のバッファ
回路１８２を介して接続された外部双方向ピン１９２と
を備える。
フラインテスト単位としての機能マクロ回路１４０と、
複数の外部入力ピン１０１、１０３と、外部入力ピン１
０１、１０３にそれぞれ接続された入力インタフェース
用のバッファ回路１１１、１１４と、バッファ回路１１
４に接続されたバッファ回路１２２と、複数の外部出力
ピン１９１、１９３と、外部出力ピン１９１、１９３に
接続された出力インタフェース用のバッファ回路１８
１、１８４と、外部入力ピン１０１、１０３からの信号
を入力しバッファ回路１８１、１８４を介して外部出力
ピン１９１、１９３から出力信号を出力するランダム論
理回路１５０と、オフラインテストのモード設定信号を
入力するテスト動作モード設定用入力ピンとして外部入
力ピン１０４と、外部入力ピン１０４に接続された入力
インタフェース用のバッフア回路１１５と、上記複数の
内の一つの外部入力ピン１０３の出力信号をバッファ回
路１１４を介して入力しランダム論理回路１５０に与え
る第一の供給手段と、機能マクロ回路１４０の出力信号
をランダム論理回路１５０に与える第二の供給手段と、
外部入力ピン１０３の出力信号をバッファ回路１１４、
１２２を介して入力しまたランダム論理回路１５０の出
力信号を入力し、上記モード設定信号に基づき通常動作
モードが有効の場合にランダム論理回路１５０の出力信
号を選択して機能マクロ回路１４０に出力し、テスト動
作モードが有効の場合に外部入力ピン１０３の出力信号
を選択して機能マクロ回路１４０に出力する第一の選択
回路として選択回路１３１と、機能マクロ回路１４０の
出力信号をバッファ回路１２４を介して入力しまたラン
ダム論理回路１５０の出力信号を入力し、上記モード設
定信号に基づき通常動作モードが有効の場合にランダム
論理回路１５０の出力信号を選択してバッファ回路１８
４を介して外部出力ピン１９３に出力し、テスト動作モ
ードが有効の場合に機能マクロ回路１４０の出力信号を
外部出力ピン１９３に出力する第二の選択回路として選
択回路１３２と、ランダム論理回路１５０に入力インタ
フェース用のバッファ回路１１２およびイネーブル制御
付入力インタフェース用のバッファ回路１１３を介して
接続された外部双方向ピン１０２と、ランダム論理回路
１５０に入力インタフェース用のバッファ回路１８３お
よびイネーブル制御付出力インタフェース用のバッファ
回路１８２を介して接続された外部双方向ピン１９２と
を備える。
【００２２】ここで本発明の特徴とするところは、上記
第一の供給手段および上記第二の供給手段は上記モード
設定信号に基づきテスト動作モードが有効の場合にラン
ダム論理回路１５０の内部回路の動作状態をモード切換
直前の状態に保持する手段を含むことにある。
第一の供給手段および上記第二の供給手段は上記モード
設定信号に基づきテスト動作モードが有効の場合にラン
ダム論理回路１５０の内部回路の動作状態をモード切換
直前の状態に保持する手段を含むことにある。
【００２３】また、上記保持する手段は、上記モード設
定信号に基づきテスト動作モードが有効の場合にそれぞ
れモード切換直前の入力信号を保持するラッチ回路１２
１、１２３を含む。
定信号に基づきテスト動作モードが有効の場合にそれぞ
れモード切換直前の入力信号を保持するラッチ回路１２
１、１２３を含む。
【００２４】このような構成の半導体集積論理回路の動
作について説明する。
作について説明する。
【００２５】図１において、外部入力ピン１０４にテス
ト動作モード設定用信号を入力することにより、たとえ
ば、「Ｌ」で通常動作モードに、「Ｈ」でテスト動作モ
ードにモード設定することができる。
ト動作モード設定用信号を入力することにより、たとえ
ば、「Ｌ」で通常動作モードに、「Ｈ」でテスト動作モ
ードにモード設定することができる。
【００２６】まず、テスト動作モード設定用の外部入力
ピン１０４に「Ｌ」の信号を入力すると通常動作モード
となり、ランダム論理回路１５０は、外部入力ピン１０
１に与えられた信号を入力し、外部出力ピン１９１に出
力する。
ピン１０４に「Ｌ」の信号を入力すると通常動作モード
となり、ランダム論理回路１５０は、外部入力ピン１０
１に与えられた信号を入力し、外部出力ピン１９１に出
力する。
【００２７】また、外部双方向ピン１０２、１９２は、
ランダム論理回路１５０が出力する入出力属性制御信号
に応答して、外部入力ピンまたは外部出力ピンとなり、
各々、ランダム論理回路１５０に対して信号入力または
信号出力を行う。
ランダム論理回路１５０が出力する入出力属性制御信号
に応答して、外部入力ピンまたは外部出力ピンとなり、
各々、ランダム論理回路１５０に対して信号入力または
信号出力を行う。
【００２８】さらに、通常動作モードでは、テスト動作
モード設定用信号を「Ｌ」にすることにより、ラッチ回
路１２１、１２３はスルー状態となるために、ラッチ回
路１２１は外部入力ピン１０３に与えられた信号をラン
ダム論理回路１５０に出力し、ラッチ回路１２３は機能
マクロ回路１４０の出力信号をランダム論理回路１５０
に出力する。選択回路１３１は、ランダム論理回路１５
０の出力信号を選択的に機能マクロ回路１４０に出力
し、選択回路１３２は、入力した信号を選択的に外部出
力ピン１９３へ出力する。
モード設定用信号を「Ｌ」にすることにより、ラッチ回
路１２１、１２３はスルー状態となるために、ラッチ回
路１２１は外部入力ピン１０３に与えられた信号をラン
ダム論理回路１５０に出力し、ラッチ回路１２３は機能
マクロ回路１４０の出力信号をランダム論理回路１５０
に出力する。選択回路１３１は、ランダム論理回路１５
０の出力信号を選択的に機能マクロ回路１４０に出力
し、選択回路１３２は、入力した信号を選択的に外部出
力ピン１９３へ出力する。
【００２９】上述の通常動作モードからテスト動作モー
ド設定用信号を「Ｈ」にすることにより、今度はテスト
動作モードに切換える。このときにラッチ回路１２１、
１２３は、ラッチ状態となり、直前の通常動作モードの
最終状態における入力信号をラッチし、このテスト動作
モード中は、そのラッチした信号をランダム論理回路１
５０へ出力し続ける。
ド設定用信号を「Ｈ」にすることにより、今度はテスト
動作モードに切換える。このときにラッチ回路１２１、
１２３は、ラッチ状態となり、直前の通常動作モードの
最終状態における入力信号をラッチし、このテスト動作
モード中は、そのラッチした信号をランダム論理回路１
５０へ出力し続ける。
【００３０】また、外部入力ピン１０１および外部双方
向ピン１０２、１９２の内入力属性状態にある外部ピン
は、直前の通常動作モードにおける最終の信号値をテス
ト動作モード中入力し続けることにより、ランダム論理
回路１５０内部回路も直前の通常動作モードの最終状態
を保持し続けることができる。テスト動作モード中は、
選択回路１３１は外部入力ピン１０３に入力された信号
を選択的に機能マクロ回路１４０に出力するとともに、
選択回路１３２は機能マクロ回路１４０の出力信号を選
択的に外部出力ピン１９３から出力し、独立に機能マク
ロ回路１４０を半導体チップ外部より直接テストするこ
とができる。
向ピン１０２、１９２の内入力属性状態にある外部ピン
は、直前の通常動作モードにおける最終の信号値をテス
ト動作モード中入力し続けることにより、ランダム論理
回路１５０内部回路も直前の通常動作モードの最終状態
を保持し続けることができる。テスト動作モード中は、
選択回路１３１は外部入力ピン１０３に入力された信号
を選択的に機能マクロ回路１４０に出力するとともに、
選択回路１３２は機能マクロ回路１４０の出力信号を選
択的に外部出力ピン１９３から出力し、独立に機能マク
ロ回路１４０を半導体チップ外部より直接テストするこ
とができる。
【００３１】さらに、今度は、テスト動作モードからテ
スト動作モード設定用信号を「Ｌ」にすることにより通
常動作モードに切換えると、ラッチ回路１２１、１２３
はまたスルー状態となるが、通常動作モードになる直前
で、１サイクル前の通常動作モードの最終信号をラッチ
しているので、ランダム論理回路１５０の内部状態も１
サイクル前の通常動作モードの最終状態を保持してお
り、引続き連続した通常動作モードでのテストを実行す
ることができる。
スト動作モード設定用信号を「Ｌ」にすることにより通
常動作モードに切換えると、ラッチ回路１２１、１２３
はまたスルー状態となるが、通常動作モードになる直前
で、１サイクル前の通常動作モードの最終信号をラッチ
しているので、ランダム論理回路１５０の内部状態も１
サイクル前の通常動作モードの最終状態を保持してお
り、引続き連続した通常動作モードでのテストを実行す
ることができる。
【００３２】
【発明の効果】以上説明したように、本発明は、テスト
動作モードから通常動作モードに戻ったときに前回の通
常動作状態の回路動作から連続したランダム論理回路の
内部回路の回路動作が得られ、テスタと半導体回路チッ
プの外部入出力属性との不一致により半導体チップ自体
を破壊することがなく、かつ出力インタフェース用のバ
ッファ回路の出力同時動作による機能マクロ回路のテス
ト中の誤動作を防止できる優れた効果がある。
動作モードから通常動作モードに戻ったときに前回の通
常動作状態の回路動作から連続したランダム論理回路の
内部回路の回路動作が得られ、テスタと半導体回路チッ
プの外部入出力属性との不一致により半導体チップ自体
を破壊することがなく、かつ出力インタフェース用のバ
ッファ回路の出力同時動作による機能マクロ回路のテス
ト中の誤動作を防止できる優れた効果がある。
【図１】本発明一実施例半導体集積論理回路のブロック
構成図。
構成図。
【図２】従来例の半導体集積論理回路のブロック構成
図。
図。
１０１ 外部入力ピン １０２、１９２ 外部双方向ピン １０３ 通常動作モードテスト動作モード共用の外部入
力ピン １０４ テスト動作モード設定用の外部入力ピン １１１、１１２、１１４、１１５、１８３ 入力インタ
フェース用のバッファ回路 １１３、１８２ イネーブル制御付出力インタフェース
用のバッファ回路 １２１、１２３ ラッチ回路 １２２、１２４、１２７、１２８ バッファ回路 １３１、１３２ 選択回路 １４０ 機能マクロ回路 １５０ ランダム論理回路 １８１、１８４ 出力インタフェース用のバッファ回路 １９１ 外部出力ピン １９３ 通常動作モードテスト動作モード共用の外部出
力ピン
力ピン １０４ テスト動作モード設定用の外部入力ピン １１１、１１２、１１４、１１５、１８３ 入力インタ
フェース用のバッファ回路 １１３、１８２ イネーブル制御付出力インタフェース
用のバッファ回路 １２１、１２３ ラッチ回路 １２２、１２４、１２７、１２８ バッファ回路 １３１、１３２ 選択回路 １４０ 機能マクロ回路 １５０ ランダム論理回路 １８１、１８４ 出力インタフェース用のバッファ回路 １９１ 外部出力ピン １９３ 通常動作モードテスト動作モード共用の外部出
力ピン
Claims (2)
- 【請求項１】 オフラインテスト単位としての機能マク
ロ回路と、複数の外部入力ピンと、複数の外部出力ピン
と、上記複数の外部入力ピンからの信号を入力しこの複
数の外部出力ピンから出力信号を出力するランダム論理
回路と、オフラインテストのモード設定信号を入力する
テスト動作モード設定用入力ピンと、上記複数の内の一
つの外部入力ピンからの出力信号を上記ランダム論理回
路に与える第一の供給手段と、上記機能マクロ回路の出
力信号を上記ランダム論理回路に与える第二の供給手段
と、上記モード設定信号に基づき上記複数の内の一つの
外部入力ピンと上記ランダム論理回路との出力信号を選
択して上記機能マクロ回路に出力する第一の選択回路
と、上記モード設定信号に基づき上記機能マクロ回路と
上記ランダム論理回路との出力信号を選択して上記複数
の内の一つの外部出力ピンに出力する第二の選択回路と
を備えた半導体集積論理回路において、 上記第一の供給手段および上記第二の供給手段は上記モ
ード設定信号に基づきテスト動作モードが有効の場合に
上記ランダム論理回路の内部回路の動作状態をモード切
換直前の状態に保持する手段を含むことを特徴とする半
導体集積論理回路。 - 【請求項２】 上記保持する手段は、上記モード設定信
号に基づきテスト動作モードが有効の場合にそれぞれモ
ード切換直前の入力信号を保持するラッチ回路を含む請
求項１記載の半導体集積論理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376292A JP3304399B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積論理回路 |
| EP93109481A EP0574026A3 (en) | 1992-06-12 | 1993-06-14 | Semiconductor integrated logic circuit with a test mode |
| US08/075,798 US5406567A (en) | 1992-06-12 | 1993-06-14 | Off-line test circuit of a semiconnector integrated logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376292A JP3304399B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05341019A JPH05341019A (ja) | 1993-12-24 |
| JP3304399B2 true JP3304399B2 (ja) | 2002-07-22 |
Family
ID=15569581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15376292A Expired - Fee Related JP3304399B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体集積論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5406567A (ja) |
| EP (1) | EP0574026A3 (ja) |
| JP (1) | JP3304399B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729553A (en) * | 1994-08-29 | 1998-03-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit with a testable block |
| US5619461A (en) * | 1995-07-28 | 1997-04-08 | Micron Quantum Devices, Inc. | Memory system having internal state monitoring circuit |
| JPH09171060A (ja) * | 1995-12-21 | 1997-06-30 | Nec Corp | 半導体集積回路 |
| US5740182A (en) * | 1996-07-01 | 1998-04-14 | Sun Microsystems, Inc. | Method and apparatus for testing a circuit with reduced test pattern constraints |
| KR100207511B1 (ko) * | 1996-10-18 | 1999-07-15 | 윤종용 | 다수개의 테스트 모드 설정 방법 및 그에 따른 장치 |
| WO1999015909A1 (en) * | 1997-09-22 | 1999-04-01 | Duet Technologies, Inc. | Method for building a testing infrastructure for a system on a semiconductor chip |
| US6362015B1 (en) * | 1998-10-30 | 2002-03-26 | Texas Instruments Incorporated | Process of making an integrated circuit using parallel scan paths |
| JP3145976B2 (ja) * | 1998-01-05 | 2001-03-12 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| US6272657B1 (en) * | 1999-10-19 | 2001-08-07 | Atmel Corporation | Apparatus and method for progammable parametric toggle testing of digital CMOS pads |
| JP2002368114A (ja) * | 2001-06-12 | 2002-12-20 | Mitsubishi Electric Corp | スキャンパス内蔵の半導体集積回路 |
| JP2004355362A (ja) * | 2003-05-29 | 2004-12-16 | Nec Electronics Corp | マイクロコンピュータおよびその初期設定方法 |
| US8255707B2 (en) * | 2008-03-06 | 2012-08-28 | Fujitsu Limited | System and method for providing a one-step testing architecture |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4602210A (en) * | 1984-12-28 | 1986-07-22 | General Electric Company | Multiplexed-access scan testable integrated circuit |
| US4860290A (en) * | 1987-06-02 | 1989-08-22 | Texas Instruments Incorporated | Logic circuit having individually testable logic modules |
| NL8800374A (nl) * | 1988-02-16 | 1989-09-18 | Philips Nv | Geintegreerde monolithische schakeling met een testbus. |
| WO1990013043A1 (en) * | 1989-04-18 | 1990-11-01 | Vlsi Technology, Inc. | Method for automatic isolation of functional blocks within integrated circuits |
| US5115435A (en) * | 1989-10-19 | 1992-05-19 | Ncr Corporation | Method and apparatus for bus executed boundary scanning |
| US5226047A (en) * | 1990-10-03 | 1993-07-06 | Chips And Technologies, Inc. | In-circuit emulation of a microprocessor mounted on a circuit board |
| US5166937A (en) * | 1990-12-26 | 1992-11-24 | Ag Communication System Corporation | Arrangement for testing digital circuit devices having tri-state outputs |
| US5260948A (en) * | 1991-03-13 | 1993-11-09 | Ncr Corporation | Bidirectional boundary-scan circuit |
| US5198758A (en) * | 1991-09-23 | 1993-03-30 | Digital Equipment Corp. | Method and apparatus for complete functional testing of a complex signal path of a semiconductor chip |
-
1992
- 1992-06-12 JP JP15376292A patent/JP3304399B2/ja not_active Expired - Fee Related
-
1993
- 1993-06-14 US US08/075,798 patent/US5406567A/en not_active Expired - Fee Related
- 1993-06-14 EP EP93109481A patent/EP0574026A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| US5406567A (en) | 1995-04-11 |
| EP0574026A3 (en) | 1996-12-18 |
| EP0574026A2 (en) | 1993-12-15 |
| JPH05341019A (ja) | 1993-12-24 |
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