JPH1144738A

JPH1144738A - 半導体集積回路

Info

Publication number: JPH1144738A
Application number: JP9216026A
Authority: JP
Inventors: Omihiro Mano; 臣弘眞野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-07-25
Filing date: 1997-07-25
Publication date: 1999-02-16
Anticipated expiration: 2017-07-25
Also published as: US6202184B1; JP3156644B2

Abstract

(57)【要約】【課題】ダイナミックＢＴを行う際に、外部パターンジ
ェネレータからクロック入力や多数のコントロール入力
を行うことを回避して、ダイナミックＢＴに要するコス
トを低減する半導体集積回路の提供。【解決手段】半導体集積回路内のクロック発生回路から
出力されたクロック信号を、前記半導体集積回路外部に
一旦出力してからクロック入力端子へ入力し、入力され
た前記クロック信号によりデータ発生回路にバイアステ
スト用データ信号を発生させて、前記データ信号を前記
半導体集積回路内部のレジスタ群に伝搬させる、ように
構成してなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特にダイナミックバイアステストを行うための機
能を有する半導体集積回路に関する。

【０００２】

【従来の技術】ダイナミックバイアステストを行うため
の機能を有する半導体集積回路（以下、「ＬＳＩ」とい
う）では、例えば特開平７−１９８７９６号公報に示さ
れるように、ダイナミックなバイアステスト（「ＢＴ」
と略記する）を行う際に、外部パターンジェネレータか
らクロック入力や多数のコントロール入力を行うことを
回避し、ダイナミックＢＴに要するコストを低減するこ
とを目的としている。

【０００３】図９は、従来の半導体集積回路の一例を示
すブロック図である。ＢＴボード９２からは、唯一のＢ
Ｔ入力８７と電源とが半導体集積回路９０に入力されて
いる。

【０００４】ＢＴ入力８７は、半導体集積回路９０の内
部において、ＢＴ入力検出回路８０に入力され、ＢＴ入
力検出回路８０の出力は、クロック発生回路８１の入力
に接続されている。クロック発生回路８１の出力は、複
数の内部パターン発生回路８２の入力に接続され、切換
回路８３を介して本来の回路機能である内部回路８５に
入力されている。

【０００５】次に、動作を説明する。ダイナミックＢＴ
を行う時に、半導体集積回路９０は、その信号入出力ピ
ンがＢＴボード９２の図示されないソケットピンに挿入
されて、ＢＴボード９２に搭載される。ＢＴボード９２
の入力端子にはＢＴ入力８７のみが入力される。また、
ＢＴに必要な電源及びグランドも、ソケットピンを介し
て半導体集積回路９０の電源およびグランドに入力され
る。ダイナミックＢＴを開始するために、ＢＴ入力８７
に信号“Ｌ”を与えると、ＢＴ入力検出回路８０でテス
ト信号ありと検知され、クロック発生回路８１からクロ
ック信号が出力される。各内部パターン発生回路８２で
はそれぞれ、クロック信号を基に内部パターン信号を生
成する。

【０００６】一方、切換回路８３および切換回路８４
は、ＢＴ入力が“Ｌ”のとき、切換回路８３をオン、切
換回路８４をオフとし、一方ＢＴ入力が“Ｈ”のとき、
切換回路８３をオフ、切換回路８４をオンとする。この
ため、ＢＴ入力８７の信号が“Ｌ”のときには、切換回
路８３がオンとなり、内部パターン信号が内部回路８５
に入力され、内部回路８５のバイアステストが行われ
る。また、ＢＴ入力が“Ｈ”のとき、切換回路８４によ
り通常の作動信号が入力され、内部回路８５は通常の動
作を行う。

【０００７】

【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。

【０００８】第１の問題点は、従来技術において、ダイ
ナミックＢＴを行うために必要とされるハードウェア量
が多い、ということである。

【０００９】その理由は、ダイナミックＢＴ専用の内部
パターン発生回路と、切換回路とを各々複数個ずつ半導
体集積回路に搭載している、ためである。

【００１０】第２の問題点は、半導体集積回路内部の配
線性が悪い、ということである。

【００１１】その理由は、半導体集積回路内部に設けら
れたダイナミックＢＴ専用の内部パターン発生回路と切
換回路とを、各々接続する信号配線が必要であるため、
この配線によってＬＳＩ内の総配線長が増加するためで
ある。

【００１２】第３の問題点は、半導体集積回路の遅延性
能を悪化させる、ということである。

【００１３】その理由は、入力端子から内部回路までの
間に切換回路が挿入されているため、その分回路遅延時
間と、切換回路の出力配線における配線遅延時間が増え
るためである。

【００１４】したがって本発明は、上記問題点に鑑みて
なされたものであって、その目的は、ダイナミックＢＴ
を行う際に、外部パターンジェネレータからクロック入
力や多数のコントロール入力を行うことを回避して、ダ
イナミックＢＴに要するコストを低減する半導体集積回
路を提供することにある。

【００１５】本発明の他の目的は、ダイナミックＢＴの
ためのハードウェア量が少ない半導体集積回路を提供す
ることにある。

【００１６】また、本発明の他の目的は、ダイナミック
ＢＴのための回路を搭載しても、ＬＳＩ内部の配線性を
悪化しない半導体集積回路を提供することにある。

【００１７】さらに、本発明の他の目的は、遅延性能の
悪化の少ないダイナミックＢＴ用回路を備えた半導体集
積回路を提供することにある。

【００１８】

【課題を解決するための手段】前記目的を達成する本発
明の半導体集積回路は、その概略を述べれば、クロック
発生回路と、クロック入力端子に与えられたクロック信
号によってデータを発生するダイナミックＢＴ用データ
発生回路と、を有する。

【００１９】本発明においては、好ましくは、クロック
発生回路から出力されたクロックを一旦半導体集積回路
から出力して再びクロック入力端子に入力する手段と、
ＬＳＩの内部機能部のレジスタをスキャンする手段とを
有する。

【００２０】また、本発明においては、好ましくは、ダ
イナミックＢＴ用データ発生回路の出力信号かスキャン
入力端子の信号のいずれかを選択して内部機能部のスキ
ャン手段のスキャン入力部へ伝達する手段と、クロック
発生回路の出力信号か内部機能部のスキャン手段のスキ
ャン出力信号のいずれかを選択して半導体集積回路のス
キャン出力に伝達する手段とを有する。

【００２１】また、本発明は、好ましくは、ＢＴボード
に電源電圧を印加して半導体集積回路の内部状態が安定
した後、時間的な遅れを置いてからダイナミックＢＴを
開始するようにする手段を含む。

【００２２】［発明の概要］本発明においては、半導体
集積回路内のクロック発生回路、ダイナミックＢＴ用デ
ータ発生回路を備えているため、ＬＳＩ外部からパター
ンジェネレータなどの装置を使ってクロックや多数のコ
ントロール信号を与える必要がなく、ダイナミックＢＴ
に要するコストを低減できる。

【００２３】また、単一のデータ生成回路を使うため、
ダイナミックＢＴのために半導体集積回路内に必要とさ
れるハードウェア量が少ない。

【００２４】そして、ダイナミックＢＴのために必要と
されるハードウェア量が少ないため、その配線によって
ＬＳＩ本来の機能を形成するための配線領域を食いつぶ
すことがなく、配線性が良い。

【００２５】本発明によればデータ生成回路を、ＬＳＩ
本来の機能を形成する内部機能部とは独立に構成し、ス
キャン手段を利用して内部機能部へそのデータを送るた
め、ダイナミックＢＴ用データ生成のための配線を、直
接内部機能部に接続する必要がなく、回路負荷が増加す
ることを防止して遅延時間の増加を防ぐことができる。

【００２６】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。図１は、本発明の実施の形態
の構成を示す図である。図１を参照すると、本発明の半
導体集積回路は、その好ましい実施の形態において、半
導体集積回路１０のクロック入力端子１２に入力された
クロック信号は、ＬＳＩ内の本来の論理機能を構成する
内部機能部１の各レジスタに分配されると同時に、ダイ
ナミックＢＴ用データ生成回路５にも与えられる。デー
タ生成回路５では、１クロック与えられる毎に、Ｈｉｇ
ｈとＬｏｗの信号レベルを交互に出力する働きをする。

【００２７】内部機能部１は、スキャン手段を有してお
り、これにより、スキャンモード制御端子１５に信号が
与えられると、内部機能部１内のレジスタ内容をスキャ
ンすることができる。スキャン手段が活性化されたとき
の内部機能部１のスキャン入力には、第１の選択回路２
の出力信号が接続される。第１の選択回路２は、選択制
御端子１４の値により、データ生成器５の出力信号か、
あるいは、半導体集積回路のスキャン入力端子１３の入
力信号のいずれかを選択する。

【００２８】また第２の選択回路３は、選択制御端子１
４の値により、内部クロック発生回路４の出力信号か、
あるいは、スキャン手段によって内部機能部１から出力
されるスキャン出力信号のいずれかを選択し、半導体集
積回路１０のスキャン出力端子１６に出力する。第１の
選択回路２の動作と第２の選択回路３の動作は、第１の
選択回路２でダイナミックＢＴ用データ生成器５の出力
信号が選択されているときには、第２の選択回路３は内
部クロック発生回路４の出力信号を選択し、第１の選択
回路２で半導体集積回路のスキャン入力端子１５の入力
信号が選択されているときには、第２の選択回路３は内
部機能部１のスキャン出力信号を選択する。

【００２９】内部クロック発生回路４は、半導体集積回
路１０のクロック発生制御端子１１に信号が与えられる
とクロックを発生する。配線パターン２０は、ＢＴボー
ド２８上に設けられたパターンであり、半導体集積回路
１０をＢＴボード２８上のＬＳＩソケット（図示せず）
に挿入することによって、スキャン出力端子１６とクロ
ック入力端子１２とを接続する。

【００３０】またＢＴボード２８からは、ＢＴに必要な
電源及びグランドが、ＬＳＩソケットを介して半導体集
積回路１０の電源及びグランドに入力される。

【００３１】次に本発明の実施の形態の動作について、
図１を参照して詳細に説明する。

【００３２】ダイナミックＢＴを行う場合、半導体集積
回路１０をＢＴボード２８に装着し、恒温装置等の中に
入れて、ＢＴボード２８に電源電圧を供給する。これに
より、半導体集積回路１０に電源電圧が供給される。こ
のときクロック発生制御端子１１は、クロック発生指示
信号レベルが与えられるように、ＢＴボード２８でレベ
ルクランプされている。

【００３３】また選択制御端子１４は、第１の選択回路
２がデータ生成回路５の出力信号を選択し、且つ第２の
選択回路が内部クロック発生回路４の出力信号を選択す
るような信号レベルに、ＢＴボード２８でレベルクラン
プされている。さらにスキャンモード制御端子１５は、
内部機能部１のスキャン手段が活性化されるような信号
レベルに、ＢＴボード２８でレベルクランプされてい
る。

【００３４】このような状態のとき、本発明の実施の形
態は次のように動作する。クロック発生制御端子１１か
らクロック発生指示信号を与えられた内部クロック発生
回路４では、クロック信号が発生される。このクロック
信号は、第２の選択回路３を通ってスキャン出力端子１
６から出力され、ＢＴボードの配線パターン２０を通っ
てクロック入力端子１２に入力される。クロック入力端
子１２から入力されたクロックは、データ生成回路５
と、内部機能部１内の各レジスタに供給される。

【００３５】データ生成回路５では、１クロック毎に、
ＨｉｇｈとＬｏｗの信号レベルを交互に生成し、第１の
選択回路２を介して内部機能部１へ送る。内部機能部１
では、スキャン手段が活性化されているため、第１の選
択回路２から送られてくるデータがスキャン入力データ
となって、レジスタ内にＨｉｇｈとＬｏｗの信号データ
が１クロックごとに交互にスキャン入力されていく。内
部機能部１の各レジスタの出力は、ＬＳＩ本来の論理機
能部にも接続されているため、レジスタの内容がスキャ
ン動作により変化することによって、レジスタより後段
にある論理回路も変化する。従って、恒温装置の内部に
収めて電源電圧を供給するだけで、半導体集積回路１０
の内部機能部が自走的に論理動作するため、ダイナミッ
クＢＴを行うことができる。

【００３６】

【実施例】次に、上記した実施の形態について更に具体
例をもって説明すべく、本発明の実施例について、図面
を参照して詳細に説明する。

【００３７】図２は、本発明の一実施例の構成を示す図
である。図２を参照すると、半導体集積回路４０内のレ
ジスタ３１、３２、３３は、半導体集積回路４０の内部
回路に使用されているレジスタ（フリップフロップ）で
あり、通常は集積回路本来の論理機能を果たしている
が、スキャンモード制御端子４５に信号を与えることに
よりシフトレジスタ状に直列接続され（スキャンパスを
形成する）、シリアルスキャン動作を行なうようにな
る。

【００３８】図２には、スキャンモード時の接続状態が
示されている。すなわち、レジスタ３１、３２、３３が
シフトレジスタを構成しており、レジスタ３１のスキャ
ン入力には第１のセレクタ３４の出力が接続されてい
る。レジスタ３３のスキャン出力は第２のセレクタ３５
の入力に接続されている。

【００３９】第１のセレクタ３４は、セレクタ制御端子
４４に与えられた論理値が“Ｌ”のときスキャン入力端
子４３から入力される信号を選択し、“Ｈ”のときレジ
スタ３８の出力信号を選択してレジスタ３１のスキャン
入力に供給する。レジスタ３８の出力信号はまた、信号
反転器３７に入力され、信号反転器３７では入力された
信号の論理反転値を発生して、レジスタ３８のスキャン
入力端子へ送る。レジスタ３８と信号反転器３７により
ＢＴ用データ発生回路が構成されている。

【００４０】第２のセレクタ３５は、セレクタ制御端子
４４に与えられた論理値が“Ｌ”のときレジスタ３３の
スキャン出力信号を選択し、“Ｈ”のときクロック発生
回路３６の出力信号を選択して半導体集積回路４０のス
キャン出力端子４６に出力する。クロック発生回路３６
は、クロック発生制御端子４１の入力信号が“Ｌ”のと
きはクロックを発生せず、“Ｈ”になるとクロックを発
生する回路である。

【００４１】以上のように接続された半導体集積回路４
０について、ＢＴを行なう場合には、半導体集積回路４
０をＢＴボードに装着することにより、スキャン出力端
子４６とクロック入力端子４２が配線パターン５０によ
り接続され、スキャンモード制御端子４３に論理値
“Ｈ”が与えられてレジスタ３１、３２、３３がシフト
レジスタ状態になると共に、セレクタ制御端子４４に論
理値“Ｈ”が与えられ、さらにクロック発生制御端子１
１に論理値“Ｈ”が与えられる。

【００４２】クロック発生回路３６がクロック信号の発
生を開始し、このクロック信号が第２のセレクタ３５を
通ってスキャン出力端子４６に出力され、ＢＴボード上
の配線パターン５０を通って、クロック入力端子４２に
到達し、レジスタ３１、３２、３３およびレジスタ３８
に供給される。このときレジスタ３１，３２，３３はシ
フトレジスタとして動作し、１クロック毎にレジスタ３
１内の論理値はレジスタ３２へ、レジスタ３２内の論理
値はレジスタ３３へと伝搬する。

【００４３】レジスタ３８は、半導体集積回路４０に電
源電圧を印加した時に、フリップフロップの一般的な特
性として、“Ｈ”状態または“Ｌ”状態に落ち着いてい
る。ここで、レジスタ３８の入力はスキャンモード制御
端子４５の信号により、信号反転器３７の出力信号が選
択されているため、レジスタ３８の出力は、１クロック
与えられる毎に、クロック入力直前のレジスタ３８の論
理値の反転されたものがセットされる、という動きをす
る。従って、レジスタ３８には、“Ｌ”と“Ｈ”が１ク
ロックごとに交互にセットされ、このレジスタ３８の論
理値は、第１のセレクタ３４を介してレジスタ３１に１
クロック遅れで伝わり、レジスタ３２には２クロック遅
れで伝わる。

【００４４】これらの動作のタイムチャートを図３に示
す。図３において、Ｂはセレクタ制御端子４４の入力信
号、Ｃはクロック発生制御端子４１の入力信号、ＳＯは
端子４６の出力信号、ＣＫはクロック入力端子４２のク
ロック信号、Ｔ１はレジスタ３８の出力信号、Ｔ０はＴ
１の反転器３７による反転信号、Ｔ２は第１セレクタ３
４の出力、Ｔ３はレジスタ３１の出力、Ｔ４はレジスタ
３２の出力信号である。

【００４５】このように、レジスタ３１、３２、３３の
論理値は、１クロック毎に、“Ｌ”と“Ｈ”に変化を繰
り返すので、これらのレジスタの出力に接続されている
半導体集積回路４０の内部論理回路もこれに伴って論理
動作するため、ＢＴボード外部からパルスジェネレータ
などによってクロックや論理信号を供給しなくとも、容
易に半導体集積回路内の回路を論理動作させることがで
きる。

【００４６】図４は、本発明の別の実施例として、実際
の使用方法の一例を示す図であり、本発明の一実施例に
よる半導体集積回路４０をＢＴボード５２に装着したと
きの信号接続を示している。なお、半導体集積回路４０
の内部については、図２と同一であるため、ここでは図
示していない。

【００４７】図４を参照すると、ＢＴボード５２上に
は、半導体集積回路４０のスキャン出力端子４６の出力
信号ＳＯをクロック入力端子４２へ接続する配線パター
ン５０が設けられており、また、端子４１、４４、４５
に論理値“Ｈ”を与えるための電源クランプ配線と、４
３、４７に論理値“Ｌ”を与えるためのグランドクラン
プ配線が設けられている。このほか、図示されてはいな
いが、半導体集積回路４０にはＢＴボード５２から電源
とグランドとが供給されている。

【００４８】半導体集積回路４０をＢＴボード５２に装
着し、ＢＴボード５２を恒温槽の中に入れ、電源電圧を
印加すれば自動的に半導体集積回路が論理動作を開始す
るため、特別なテスト装置やパルスジェネレータなどの
設備を用意する必要もなく、またパルスジェネレータ等
から半導体集積回路までの間の複雑かつ煩雑な信号分配
の接続を行なうこともなく、容易にダイナミックＢＴを
行なうことができる。

【００４９】また、通常の半導体集積回路検査を行なう
場合には、セレクタ制御端子４４の信号を“Ｌ”にし、
クロック入力端子４２に外部よりクロック信号を供給す
れば、スキャン入力端子４３から第１のセレクタ３４を
介してレジスタ３１、３２、３３に任意の論理値をセッ
トすることができ、また第２のセレクタ３５を介してレ
ジスタ３１、３２、３３の論理値をスキャン出力端子４
６へ読み出すことができるため、スキャンモードを使っ
たＬＳＩ機能検査を実施することも可能である。出力端
子４６が、ＬＳＩ機能検査時のスキャン出力ピンと、ダ
イナミックＢＴ時のクロック発生回路出力ピンとを兼ね
ているため、信号ピンをより有効に使うことができる。

【００５０】図５は、図４とは別の使用方法の一例を示
す図である。図５を参照すると、ＢＴボード５２上に抵
抗５５とコンデンサ５６を搭載して電源とグランドの間
に直列接続し、抵抗５５とコンデンサ５６の接続点を、
半導体集積回路４０のクロック発生制御端子４１に接続
している。図５に示した状態で、ＢＴボードを恒温槽に
納め、電源電圧を印加する。電源投入直後はコンデンサ
５５に電荷が蓄えられていないため、４１は“Ｌ”電位
となり、クロック発生回路３６はクロックを発生しな
い。時間が経過するにつれてコンデンサ５６に電化が蓄
積し、４１に与えられる電位が上昇して“Ｈ”電位に達
すると、クロック発生回路３６がクロックの発生を開始
し、ダイナミックＢＴ動作を始める。この例では、まず
半導体集積回路４０に電源電圧を与えることで、クロッ
ク発生回路３６を非発生状態に確定させ、且つレジスタ
３１、３２、３３、３８の値を安定させ、その後でクロ
ック発生回路３６へ動作開始を指示するクロック発生回
路信号を与えることで、より安定した動作を行うことが
できる。

【００５１】図６は、図５とは別の使用方法の一例を示
す図である。図６を参照すると、抵抗５７とコンデンサ
５８による直列接続回路を、ＢＴボード５２上の、スキ
ャンモード制御端子４５にも接続している。

【００５２】抵抗とコンデンサの直列接続回路におい
て、その接続点の電位上昇時間は、抵抗値Ｒとコンデン
サの静電容量Ｃの積によって決定されるため、抵抗５５
と５７、容量５６と５８の値を適当に設定することで、
クロック発生制御端子４１の電位レベルが“Ｈ”に立ち
上がった後、スキャンモード制御端子４５の電位レベル
を“Ｈ”に立ち上げるよう設定する。これにより、先に
クロック印加が開始されることによって、レジスタ３８
がデータ入力端子４７からの入力信号を取り込み、その
後で、レジスタ３１、３２、３３、３８がスキャンモー
ドになってシフト動作を開始するようになるため、レジ
スタ３８の初期値設定を確実に行うことができ、より安
定した動作を得ることができる。これらの動作のタイム
チャートを図７に示す。

【００５３】図８は、本発明の別の実施例の構成を示す
図である。図８を参照すると、本実施例においては、レ
ジスタ３８の入力端子４７からの入力信号を、半導体集
積回路４０の本来の論理動作を行うための内部回路６０
にも接続している。これにより、入力端子４７は、ダイ
ナミックＢＴを行っていない時には、内部回路６０の入
力信号端子として使用できるため、半導体集積回路４０
の信号ピンをより有効に使うことができる。

【００５４】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００５５】本発明の第１の効果は、ダイナミックＢＴ
に要するコストを低減できる、ということである。

【００５６】その理由は、本発明においては、半導体集
積回路内にクロック発生回路、ダイナミックＢＴ用デー
タ発生回路を備えているため、ＬＳＩ外部からパターン
ジェネレータなどの装置を使ってクロックや多数のコン
トロール信号を与える必要がない、ためである。

【００５７】本発明の第２の効果は、ダイナミックＢＴ
を実現するために設ける回路規模や配線を、縮減するこ
とができる、ということである。

【００５８】その理由は、本発明においては、ＬＳＩ検
査のために設けられた内部機能部のスキャン機能を利用
しており、そのスキャン先頭に単一のデータ発生回路で
発生させたＢＴ用データを流し込むという方法を採るた
めである。またこのように、ダイナミックＢＴを実現す
るためのハードウェア量が少ないので、その配線も少な
い、ＬＳＩの配線性を悪化させないためである。

【００５９】本発明の第３の効果は、ＬＳＩの端子数を
有効に使うことができるということである。

【００６０】その理由は、本発明においては、ダイナミ
ックＢＴのときに使用する端子を、ＬＳＩ機能検査用の
スキャン動作用の端子や内部回路の端子と兼用している
ためである。

【００６１】本発明の第４の効果は、ＬＳＩ本来の論理
機能に対する遅延増加の影響が少ない、ということであ
る。

【００６２】その理由は、本発明においては、ダイナミ
ックＢＴ用データ発生回路を内部機能部とは独立させて
設け、ＢＴ用データをスキャン手段を利用して内部機能
部へ送るため、ＢＴ用データ生成回路の配線を内部機能
部に直接接続したり、また内部機能部自身にＢＴデータ
発生のためのフィードバック配線などを設けたりするこ
とがないためである。このため、内部機能部には余分な
配線や負荷が付かないので、遅延の増加を招くことがな
い。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成を示すブロック図で
ある。

【図２】本発明の一実施例の構成を示すブロック図であ
る。

【図３】本発明の一実施例の動作を示すタイムチャート
である。

【図４】本発明の一実施例の実際の使用例を示す図であ
る。

【図５】本発明の一実施例の実際の別の使用例を示す図
である。

【図６】本発明の一実施例の実際のさらに別の使用例を
示す図である。

【図７】図６に示した例の動作を示すタイムチャートで
ある。

【図８】本発明の別の実施例の構成を示すブロック図で
ある。

【図９】従来技術の構成を示すブロック図である。

【符号の説明】

１内部機能部２第１の選択回路３第２の選択回路４内部クロック発生回路５データ発生回路１０、４０、９０半導体集積回路１１、４１クロック発生制御端子１２、４２クロック入力端子１３、４３スキャン入力端子１４選択制御端子１５、４５スキャンモード制御端子１６、４６スキャン出力端子２０、５０配線パターン２１〜２３信号レベルクランプ２８、５２、９２ＢＴボード３１〜３３、３８レジスタ３４第１のセレクタ３５第２のセレクタ３６、８１クロック発生回路３７信号反転器４４セレクタ制御端子４７データ入力端子５５、５７抵抗５６、５８コンデンサ６０、８５内部回路８７ＢＴ入力８８入力端子８０ＢＴ入力検出回路８２内部パターン発生回路８３、８４切換回路

Claims

【特許請求の範囲】

【請求項１】半導体集積回路内のクロック発生回路から
出力されたクロック信号を、前記半導体集積回路外部に
一旦出力してからクロック入力端子へ入力し、入力され
た前記クロック信号によりデータ発生回路にバイアステ
スト用データ信号を発生させて、前記データ信号を前記
半導体集積回路内部のレジスタ群に伝搬させる、ように
構成してなることを特徴とする半導体集積回路。
【請求項２】前記データ発生回路が、前記クロック信号
のバイアスを入力するごとに、ＨｉｇｈとＬｏｗの論理
値を交互に発生して、前記バイアステスト用データ信号
とする、ことを特徴とする請求項１記載の半導体集積回
路。
【請求項３】前記半導体集積回路内部のレジスタ群への
データ信号伝搬をスキャン手段によって行う、ことを特
徴とする請求項１記載の半導体集積回路。
【請求項４】前記スキャン手段のスキャン入力部におい
て、前記データ発生回路からのデータ信号、もしくは前
記半導体集積回路のスキャン入力端子からの信号のいず
れかを選択して、前記スキャン手段のスキャン入力とす
る、ことを特徴とする請求項３記載の半導体集積回路。
【請求項５】前記スキャン手段のスキャン出力部におい
て、スキャン出力信号、もしくは前記クロック発生回路
のクロック信号のいずれかを選択して、前記半導体集積
回路から出力する、ことを特徴とする請求項１記載の半
導体集積回路。
【請求項６】請求項４記載の前記スキャン入力部の信号
選択と、請求項５記載の前記スキャン出力部の信号選択
において、前記スキャン入力部で前記データ発生回路か
らのデータ信号が選択されたときには前記スキャン出力
部で、前記クロック発生回路のクロック信号が選択さ
れ、前記スキャン入力部で半導体集積回路のスキャン入
力端子からの信号が選択されたときには前記スキャン出
力部でスキャン出力信号が選択されることを特徴とする
半導体集積回路。
【請求項７】前記クロック信号において、バイアステス
ト用ボード上に設けられた配線パターンによって、半導
体集積回路から出力されたクロック信号を前記クロック
入力端子へ入力することを特徴とする請求項１記載の半
導体集積回路。
【請求項８】前記クロック発生回路において、前記半導
体集積回路のクロック発生制御端子がバイアステスト用
ボード上に設けられたレベルクランプパターンに接続さ
れ、バイアステスト用ボードに電源電圧が印加されるこ
とによってクロック発生開始の制御が行われることを特
徴とする請求項１記載の半導体集積回路。
【請求項９】前記スキャン手段において、前記半導体集
積回路のスキャンモード制御端子がバイアステスト用ボ
ード上に設けられた信号レベルクランプパターンに接続
され、前記バイアステスト用ボードに電源電圧が印加さ
れることによってスキャンモードへの制御が行われるこ
とを特徴とする請求項３記載の半導体集積回路。
【請求項１０】前記スキャン入力部でのスキャン入力信
号の選択において、前記半導体集積回路の選択制御端子
がバイアステスト用ボード上に設けられた信号レベルク
ランプパターンに接続され、バイアステスト用ボードに
電源電圧が印加されることによって、前記データ発生回
路からのデータ信号がスキャン入力信号として選択され
るように制御が行われることを特徴とする請求項４記載
の半導体集積回路。
【請求項１１】前記スキャン出力部での信号の選択にお
いて、前記半導体集積回路の選択制御端子がバイアステ
スト用ボード上に設けられた信号レベルクランプパター
ンに接続され、バイアステスト用ボードに電源電圧が印
加されることによって、前記クロック発生回路のクロッ
ク信号が選択されるように制御が行われることを特徴と
する請求項５記載の半導体集積回路。
【請求項１２】クロック発生開始の制御において、前記
バイアステスト用ボードに電源電圧が印加されてからク
ロック発生制御端子にクロック発生開始の電位レベルが
印加されるまでに、時間的な遅れを発生させることを特
徴とする請求項８記載の半導体集積回路。
【請求項１３】スキャンモードの制御において、前記バ
イアステスト用ボードに電源電圧が印加されてからスキ
ャンモード制御端子に電位レベルが印加されるまでに、
時間的な遅れを発生させることを特徴とする請求項９記
載の半導体集積回路。
【請求項１４】請求項１２記載の前記クロック発生開始
の制御における時間的な遅れよりも、請求項１３記載の
前記スキャンモードの制御における時間的な遅れの方を
大きくしたことを特徴とする半導体集積回路。
【請求項１５】請求項１２または請求項１３に記載の時
間的な遅れを生成するために、抵抗器とコンデンサによ
る直列接続回路を用いたことを特徴とする半導体集積回
路。
【請求項１６】前記データ生成回路において、レジスタ
と、前記レジスタの出力の論理反転値を前記レジスタの
スキャン入力端子に入力する信号反転器とによって構成
されることを特徴とする請求項２記載の半導体集積回
路。
【請求項１７】クロック入力端子に入力されるクロック
信号に基づきバイアステスト用データ信号を発生させる
データ生成手段と、前記データ生成手段の出力信号とスキャン入力端子の入
力信号のいずれか一方を選択制御信号に基づき選択して
内部機能部に供給する第１の選択手段と、前記内部機能部の出力信号と内部クロック発生手段の出
力信号のいずれか一方を前記選択制御信号に基づき出力
端子を介して選択出力する第２の選択手段と、を含み、前記内部機能部はスキャンモード制御信号により内部フ
リップフロップがスキャンパスを構成し、前記第２の選択手段に接続する前記出力端子からの出力
信号が再び前記クロック入力端子に接続される、ことを
特徴とする半導体集積回路。