JP3070455B2 - 半導体集積回路の試験装置 - Google Patents
半導体集積回路の試験装置Info
- Publication number
- JP3070455B2 JP3070455B2 JP7251569A JP25156995A JP3070455B2 JP 3070455 B2 JP3070455 B2 JP 3070455B2 JP 7251569 A JP7251569 A JP 7251569A JP 25156995 A JP25156995 A JP 25156995A JP 3070455 B2 JP3070455 B2 JP 3070455B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- group
- circuit
- flop
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の試
験装置に係わり、特にバウンダリスキャンテスト回路を
用いて簡単にダイナミックバーンインテスト（以下、Ｂ
Ｔと称す）における半導体集積回路の試験装置に関す
る。
験装置に係わり、特にバウンダリスキャンテスト回路を
用いて簡単にダイナミックバーンインテスト（以下、Ｂ
Ｔと称す）における半導体集積回路の試験装置に関す
る。
【０００２】
【従来の技術】半導体集積回路は、故障率の高い初期故
障を除き高信頼性を得るためにスクリーニングが一般的
に行われる。半導体集積回路は、設計上の問題、製造上
の問題、検査上の問題等あらゆるところに故障が発生す
る要因が存在している。主な故障モードは、イオン汚染
などの表面欠陥、ピンホールなどの酸化膜欠陥、金属配
線欠陥、拡散欠陥、入力回路欠陥などがある。これらの
故障に対して効果的なスクリーニング方法はバーンイン
である。バーンインには、内部を動作させないスタティ
ックバーンインと内部を動作させるダイナミックバーン
インがあり、酸化膜欠陥、コンタクト欠陥、エレクトロ
マイグレーションにはダイナミックバーンインがより有
効といわれている。
障を除き高信頼性を得るためにスクリーニングが一般的
に行われる。半導体集積回路は、設計上の問題、製造上
の問題、検査上の問題等あらゆるところに故障が発生す
る要因が存在している。主な故障モードは、イオン汚染
などの表面欠陥、ピンホールなどの酸化膜欠陥、金属配
線欠陥、拡散欠陥、入力回路欠陥などがある。これらの
故障に対して効果的なスクリーニング方法はバーンイン
である。バーンインには、内部を動作させないスタティ
ックバーンインと内部を動作させるダイナミックバーン
インがあり、酸化膜欠陥、コンタクト欠陥、エレクトロ
マイグレーションにはダイナミックバーンインがより有
効といわれている。
【０００３】ＢＴを行うには入力信号を与える必要があ
り、高価なテスト設備が必要となるため次のような簡易
的な回路で行うことがある。この種の試験装置の従来例
の一例が特開昭６１−６８３７号公報に記載されてい
る。同公報記載の試験装置のブロック図を示した図６を
参照すると、ダイナミックＢＴ指令によって内部にシフ
ト（以下シフトとスキャンは同意に扱う）クロックを供
給するクロック発生手段と前記ダイナミックＢＴ指令に
よってシフトインデータを生成しシフトパス回路の入力
に供給するデータ生成手段とＮＡＮＤ回路７０および７
２の出力がＮＡＮＤ回路７１に供給される組み合せ回路
およびＮＡＮＤ回路７３および７５の出力がＮＡＮＤ回
路７４に供給される組み合せ回路とを有し、ＢＴ端子６
５がインバータ６８とＮＡＮＤ回路７２および７３とシ
フトクロック発生回路６１とシフトインデータ発生回路
６２とＯＲ回路６９とに接続される。
り、高価なテスト設備が必要となるため次のような簡易
的な回路で行うことがある。この種の試験装置の従来例
の一例が特開昭６１−６８３７号公報に記載されてい
る。同公報記載の試験装置のブロック図を示した図６を
参照すると、ダイナミックＢＴ指令によって内部にシフ
ト（以下シフトとスキャンは同意に扱う）クロックを供
給するクロック発生手段と前記ダイナミックＢＴ指令に
よってシフトインデータを生成しシフトパス回路の入力
に供給するデータ生成手段とＮＡＮＤ回路７０および７
２の出力がＮＡＮＤ回路７１に供給される組み合せ回路
およびＮＡＮＤ回路７３および７５の出力がＮＡＮＤ回
路７４に供給される組み合せ回路とを有し、ＢＴ端子６
５がインバータ６８とＮＡＮＤ回路７２および７３とシ
フトクロック発生回路６１とシフトインデータ発生回路
６２とＯＲ回路６９とに接続される。
【０００４】シフトクロック発生回路６１の出力はＮＡ
ＮＤ回路７２の他方の入力端に、シフトインデータ発生
回路６２の出力はＮＡＮＤ回路７３の他方の入力端にそ
れぞれ接続される。インバータ６８の出力はＮＡＮＤ回
路７０および７５の各一方の入力端にそれぞれ接続され
る。ＮＡＮＤ回路７０の他方の入力端にはクロックＣＬ
Ｋ端子６４が接続される。ＮＡＮＤ回路７５の他方の入
力端にはシフトデータのＳＩＮ端子６７が接続される。
さらにＯＲ回路６９の他方の入力端にはシフト制御端子
ＳＦＴ６６が接続されて構成されている。
ＮＤ回路７２の他方の入力端に、シフトインデータ発生
回路６２の出力はＮＡＮＤ回路７３の他方の入力端にそ
れぞれ接続される。インバータ６８の出力はＮＡＮＤ回
路７０および７５の各一方の入力端にそれぞれ接続され
る。ＮＡＮＤ回路７０の他方の入力端にはクロックＣＬ
Ｋ端子６４が接続される。ＮＡＮＤ回路７５の他方の入
力端にはシフトデータのＳＩＮ端子６７が接続される。
さらにＯＲ回路６９の他方の入力端にはシフト制御端子
ＳＦＴ６６が接続されて構成されている。
【０００５】通常動作時、ＢＴ端子６５の入力は論理レ
ベルのロウレベル（以下、“０”と称し、ハイレベルを
“１”と称す）インバータ６８の出力が“１”になりＮ
ＡＮＤゲート７０を介してＣＬＫ端子６４からシフトク
ロックを受け、またＮＡＮＤゲート７５を介してＳＩＮ
端子６７からシフトインデータを受ける状態になってお
り、ＳＦＴ端子６６が“１”になるとシフト動作を行う
ようになっている。
ベルのロウレベル（以下、“０”と称し、ハイレベルを
“１”と称す）インバータ６８の出力が“１”になりＮ
ＡＮＤゲート７０を介してＣＬＫ端子６４からシフトク
ロックを受け、またＮＡＮＤゲート７５を介してＳＩＮ
端子６７からシフトインデータを受ける状態になってお
り、ＳＦＴ端子６６が“１”になるとシフト動作を行う
ようになっている。
【０００６】ダイナミックＢＴを行う時は、ＢＴ端子６
５の入力を“１”にすることにより、シフトクロック発
生回路６１及びシフトインデータ生成回路６２の動作を
開始させ、シフトクロック発生回路６１の出力をＮＡＮ
Ｄゲート７２、７１を介して、フリップフロップ７７〜
８０に供給し、シフトインデータ生成回路６２の出力
を、ＮＡＮＤゲート７３、７４を介して、フリップフロ
ップ７７のシフトイン入力に供給し、またＯＲゲート６
９の出力を“１”にして、フリップフロップ７７〜８０
のシフト動作を開始させる。
５の入力を“１”にすることにより、シフトクロック発
生回路６１及びシフトインデータ生成回路６２の動作を
開始させ、シフトクロック発生回路６１の出力をＮＡＮ
Ｄゲート７２、７１を介して、フリップフロップ７７〜
８０に供給し、シフトインデータ生成回路６２の出力
を、ＮＡＮＤゲート７３、７４を介して、フリップフロ
ップ７７のシフトイン入力に供給し、またＯＲゲート６
９の出力を“１”にして、フリップフロップ７７〜８０
のシフト動作を開始させる。
【０００７】この例では、主回路６３内の大部分の回路
はフリップフロップ７７〜８０と一緒に動くようになっ
ている。つまり、フリップフロップ７７〜８０がシフト
動作を始めると、主回路６３内の他の回路も一緒に動作
し始める。なお、この時の回路動作は論理的になんの意
味ももたないが、回路素子をオン、オフさせながらバー
ンインを行なうダイナミックＢＴの目的は、果たしてい
る。
はフリップフロップ７７〜８０と一緒に動くようになっ
ている。つまり、フリップフロップ７７〜８０がシフト
動作を始めると、主回路６３内の他の回路も一緒に動作
し始める。なお、この時の回路動作は論理的になんの意
味ももたないが、回路素子をオン、オフさせながらバー
ンインを行なうダイナミックＢＴの目的は、果たしてい
る。
【０００８】
【発明が解決しようとする課題】上述した従来例の試験
装置では、ＳＦＴ端子、ＳＩＮ端子があらかじめ試験装
置に用意されていることを前提に考えられており、そう
でない場合はＢＴ端子を含めダイナミックＢＴのテスト
端子として３端子必要となる。
装置では、ＳＦＴ端子、ＳＩＮ端子があらかじめ試験装
置に用意されていることを前提に考えられており、そう
でない場合はＢＴ端子を含めダイナミックＢＴのテスト
端子として３端子必要となる。
【０００９】またダイナミック時の動作は主回路６３内
は動作するが、一般に同期式論理回路の場合、本発明の
図１、図４で述べるように、例えば入力バッファ→組み
合わせ回路１→フリップフロップ→組み合わせ回路２→
フリップフロップ→組み合わせ回路３→出力バッファの
構成となり、上述した従来例では組み合わせ回路２が主
回路６３に相当し、ＢＴ試験において全ての回路が動作
していることにならない。
は動作するが、一般に同期式論理回路の場合、本発明の
図１、図４で述べるように、例えば入力バッファ→組み
合わせ回路１→フリップフロップ→組み合わせ回路２→
フリップフロップ→組み合わせ回路３→出力バッファの
構成となり、上述した従来例では組み合わせ回路２が主
回路６３に相当し、ＢＴ試験において全ての回路が動作
していることにならない。
【００１０】本発明の目的は、ＢＴ端子が１ピンだけで
通常のスタティックバーンインテストを実行させ、かつ
内部回路を全て動作させることが出来る半導体試験装置
を提供することにある。
通常のスタティックバーンインテストを実行させ、かつ
内部回路を全て動作させることが出来る半導体試験装置
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体集積回路
の試験装置の特徴は、半導体集積回路の酸化膜欠陥およ
びコンタクト欠陥等の初期故障を除くために前記半導体
集積回路の内部回路を動作させながらスクリーニングを
行なうダイナミックバーンインを対象とした半導体集積
回路の試験装置において、テスト端子に与えられる論理
レベルに応答して、前記ダイナミックバーンインのテス
ト状態へ移行するための制御信号がクロック発生手段で
生成され、前記制御信号が入力バッファ群を介して、こ
れら入力バッファ群のもつフリップフロップに供給され
たときに、前記入力バッファ群のもつフリップフロップ
である記憶手段をシリアル接続してループ状態を形成す
るとともにシリアル出力をシリアル入力へ戻すスキャン
状態と前記記憶手段の記憶内容を出力バッファ群からパ
ラレル出力する内部動作状態とを交互に繰り返えすよう
に制御するスキャンモード信号と、前記スキャン状態の
ときにアクティブとなるスキャンクロックと、前記内部
動作状態のときにアクティブとなるノーマルクロックと
を発生する多相クロック発生回路を備え、前記スキャン
クロックに同期して、前記入力バッファ群および前記出
力バッファ群間で形成する第１のループ接続回路で所定
のデータをスキャンさせる第１のスキャン手段と前記内
部回路の第１のフリップフロップ群および前記入力バッ
ファ群で形成する第２のループ接続回路と前記内部回路
の第２のフリップフロップ群および前記出力バッファ群
間で形成する第３のループ接続回路とでそれぞれ所定の
データをスキャンさせる第２のスキャン手段とのいずれ
かと、前記ノーマルクロックに同期して前記パラレル出
力を第１の組み合せ回路群と前記第１のフリップフロッ
プ群と第２の組み合せ回路群と前記第２のフリップフロ
ップ群と第３の組み合せ回路群とで所定の値に変化させ
て前記出力バッファ群へ出力する内部動作手段とを交互
に動作させて前記内部回路のすべてをランダムに動作さ
せることにある。
の試験装置の特徴は、半導体集積回路の酸化膜欠陥およ
びコンタクト欠陥等の初期故障を除くために前記半導体
集積回路の内部回路を動作させながらスクリーニングを
行なうダイナミックバーンインを対象とした半導体集積
回路の試験装置において、テスト端子に与えられる論理
レベルに応答して、前記ダイナミックバーンインのテス
ト状態へ移行するための制御信号がクロック発生手段で
生成され、前記制御信号が入力バッファ群を介して、こ
れら入力バッファ群のもつフリップフロップに供給され
たときに、前記入力バッファ群のもつフリップフロップ
である記憶手段をシリアル接続してループ状態を形成す
るとともにシリアル出力をシリアル入力へ戻すスキャン
状態と前記記憶手段の記憶内容を出力バッファ群からパ
ラレル出力する内部動作状態とを交互に繰り返えすよう
に制御するスキャンモード信号と、前記スキャン状態の
ときにアクティブとなるスキャンクロックと、前記内部
動作状態のときにアクティブとなるノーマルクロックと
を発生する多相クロック発生回路を備え、前記スキャン
クロックに同期して、前記入力バッファ群および前記出
力バッファ群間で形成する第１のループ接続回路で所定
のデータをスキャンさせる第１のスキャン手段と前記内
部回路の第１のフリップフロップ群および前記入力バッ
ファ群で形成する第２のループ接続回路と前記内部回路
の第２のフリップフロップ群および前記出力バッファ群
間で形成する第３のループ接続回路とでそれぞれ所定の
データをスキャンさせる第２のスキャン手段とのいずれ
かと、前記ノーマルクロックに同期して前記パラレル出
力を第１の組み合せ回路群と前記第１のフリップフロッ
プ群と第２の組み合せ回路群と前記第２のフリップフロ
ップ群と第３の組み合せ回路群とで所定の値に変化させ
て前記出力バッファ群へ出力する内部動作手段とを交互
に動作させて前記内部回路のすべてをランダムに動作さ
せることにある。
【００１２】また、前記第１のスキャン手段は、自身の
パラレル入力端およびシリアル入力端に供給される信号
を記憶しパラレル出力端から次段へ出力するかまたはシ
リアル出力端から前記出力バッファ群のシリアル入力端
へシリアルデータを出力する機能をもつ前記入力バッフ
ァ群と、これらの入力バッファ群のパラレル出力が供給
される前記第１の組み合わせ回路と、これらの第１の組
み合わせ回路の出力が供給される前記第１の内部フリッ
プフロップ群と、これらの第１の内部フリップフロップ
群の出力が供給される前記第２の組み合わせ回路と、こ
れらの第２の組み合わせ回路の出力が供給される前記第
２の内部フリップフロップ群と、これらの第２の内部フ
リップフロップ群の出力が供給される前記第３の組み合
せ回路群と、これらの第３の組み合せ回路群から自身の
パラレル入力端へ供給される合成出力を記憶し出力端子
へ出力するかまたは前記入力バッファ群からシリアル入
力端へ供給されるシリアルデータを記憶し前記入力バッ
ファ群のシリアル入力端へシリアルデータを出力する機
能をもつ前記出力バッファ群とを有し、前記シリアルス
キャン信号に応答して前記入力バッファ群のシリアルデ
ータが前記出力バッファ群のシリアル入力端へ、前記出
力バッファ群のシリアルデータが前記入力バッファ群の
シリアル入力端へそれぞれ出力され、前記ノーマルクロ
ックに同期して前記入力バッファ群のデータが前記第１
の組み合せ回路にパラレル出力されて前記内部動作手段
により前記出力バッファ群からパラレル出力されるよう
に構成することができる。
パラレル入力端およびシリアル入力端に供給される信号
を記憶しパラレル出力端から次段へ出力するかまたはシ
リアル出力端から前記出力バッファ群のシリアル入力端
へシリアルデータを出力する機能をもつ前記入力バッフ
ァ群と、これらの入力バッファ群のパラレル出力が供給
される前記第１の組み合わせ回路と、これらの第１の組
み合わせ回路の出力が供給される前記第１の内部フリッ
プフロップ群と、これらの第１の内部フリップフロップ
群の出力が供給される前記第２の組み合わせ回路と、こ
れらの第２の組み合わせ回路の出力が供給される前記第
２の内部フリップフロップ群と、これらの第２の内部フ
リップフロップ群の出力が供給される前記第３の組み合
せ回路群と、これらの第３の組み合せ回路群から自身の
パラレル入力端へ供給される合成出力を記憶し出力端子
へ出力するかまたは前記入力バッファ群からシリアル入
力端へ供給されるシリアルデータを記憶し前記入力バッ
ファ群のシリアル入力端へシリアルデータを出力する機
能をもつ前記出力バッファ群とを有し、前記シリアルス
キャン信号に応答して前記入力バッファ群のシリアルデ
ータが前記出力バッファ群のシリアル入力端へ、前記出
力バッファ群のシリアルデータが前記入力バッファ群の
シリアル入力端へそれぞれ出力され、前記ノーマルクロ
ックに同期して前記入力バッファ群のデータが前記第１
の組み合せ回路にパラレル出力されて前記内部動作手段
により前記出力バッファ群からパラレル出力されるよう
に構成することができる。
【００１３】さらに、前記第２のスキャン手段は、パラ
レル入力端およびシリアル入力端に供給される信号を記
憶しパラレル出力端から次段へ出力するかまたはシリア
ル出力端から前記第１の内部フリップフロップ群のシリ
アル入力端へ第１のシリアルデータを出力する機能をも
つ前記入力バッファ群と、これらの入力バッファ群から
からパラレルデータが供給される前記第１の組み合わせ
回路と、これらの第１の組み合わせ回路からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは前記入力バッファ群から供給される前記
第１のシリアルデータを記憶し前記入力バッファ群のシ
リアル入力端へ出力する機能をもつ前記第１の内部フリ
ップフロップ群と、これらの第１の内部フリップフロッ
プ群のパラレル出力が供給される前記第２の組み合わせ
回路と、これらの第２の組み合わせ回路からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは前記出力バッファ群から供給される第２
のシリアルデータを記憶し前記出力バッファ群のシリア
ル入力端へ出力する機能をもつ前記第２の内部フリップ
フロップ群と、これらの第２のフリップフロップ群の出
力が供給される前記第３の組み合せ回路群と、これらの
第３の組み合せ回路群から供給される合成出力を記憶し
出力端子へ出力するかまたは前記第２のフリップフロッ
プ群から供給される第３のシリアルデータを記憶し前記
第２のフリップフロップ群のシリアル入力端へシリアル
出力する機能をもつ前記出力バッファ群とを有し、前記
スキャンクロックに同期して前記入力バッファ群のシリ
アル出力が前記第１の内部フリップフロップ回路のシリ
アル入力端へ、前記第２の内部フリップフロップ群のシ
リアル出力が前記出力バッファ群のシリアル入力端へそ
れぞれ供給され、これらの入力バッファ群、前記第１お
よび前記第２の内部フリップフロップ群の各出力がそれ
ぞれ前記ノーマルクロックに同期して前記第１、前記第
２および前記第３の組み合せ回路にそれぞれ供給されて
前記第１、第２および第３の組み合せ回路のそれぞれが
ランダムに動作するとともに前記内部動作手段により前
記出力バッファ群からパラレル出力されるように構成す
ることもできる。
レル入力端およびシリアル入力端に供給される信号を記
憶しパラレル出力端から次段へ出力するかまたはシリア
ル出力端から前記第１の内部フリップフロップ群のシリ
アル入力端へ第１のシリアルデータを出力する機能をも
つ前記入力バッファ群と、これらの入力バッファ群から
からパラレルデータが供給される前記第１の組み合わせ
回路と、これらの第１の組み合わせ回路からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは前記入力バッファ群から供給される前記
第１のシリアルデータを記憶し前記入力バッファ群のシ
リアル入力端へ出力する機能をもつ前記第１の内部フリ
ップフロップ群と、これらの第１の内部フリップフロッ
プ群のパラレル出力が供給される前記第２の組み合わせ
回路と、これらの第２の組み合わせ回路からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは前記出力バッファ群から供給される第２
のシリアルデータを記憶し前記出力バッファ群のシリア
ル入力端へ出力する機能をもつ前記第２の内部フリップ
フロップ群と、これらの第２のフリップフロップ群の出
力が供給される前記第３の組み合せ回路群と、これらの
第３の組み合せ回路群から供給される合成出力を記憶し
出力端子へ出力するかまたは前記第２のフリップフロッ
プ群から供給される第３のシリアルデータを記憶し前記
第２のフリップフロップ群のシリアル入力端へシリアル
出力する機能をもつ前記出力バッファ群とを有し、前記
スキャンクロックに同期して前記入力バッファ群のシリ
アル出力が前記第１の内部フリップフロップ回路のシリ
アル入力端へ、前記第２の内部フリップフロップ群のシ
リアル出力が前記出力バッファ群のシリアル入力端へそ
れぞれ供給され、これらの入力バッファ群、前記第１お
よび前記第２の内部フリップフロップ群の各出力がそれ
ぞれ前記ノーマルクロックに同期して前記第１、前記第
２および前記第３の組み合せ回路にそれぞれ供給されて
前記第１、第２および第３の組み合せ回路のそれぞれが
ランダムに動作するとともに前記内部動作手段により前
記出力バッファ群からパラレル出力されるように構成す
ることもできる。
【００１４】前記入力バッファ群は初期設定期間のみ入
力端子に設定された所定の信号をパラレル入力とし、前
記ノーマルクロックによる前記内部動作状態の期間は前
記シリアル入力のみを入力信号とすることもできる。
力端子に設定された所定の信号をパラレル入力とし、前
記ノーマルクロックによる前記内部動作状態の期間は前
記シリアル入力のみを入力信号とすることもできる。
【００１５】また、前記第２の組み合せ回路の前段また
は後段のいずれかまたは両方にループ状にシリアル接続
された前記内部フリップフロップ群を複数組備え、これ
らの内部フリップフロップ群のうち前段の内部フリップ
フロップ群がそれぞれの次段に接続される前記第２の組
み合せ回路にパラレル出力を供給しかつこの組み合せ回
路から次段に接続される前記内部フリップフロップ群に
パラレル出力を供給することもできる。
は後段のいずれかまたは両方にループ状にシリアル接続
された前記内部フリップフロップ群を複数組備え、これ
らの内部フリップフロップ群のうち前段の内部フリップ
フロップ群がそれぞれの次段に接続される前記第２の組
み合せ回路にパラレル出力を供給しかつこの組み合せ回
路から次段に接続される前記内部フリップフロップ群に
パラレル出力を供給することもできる。
【００１６】
【発明の実施の形態】本発明の第１の実施の形態を図面
を参照しながら説明する。図１は本発明の第１の実施の
形態を示すブロック図であり、図２は第１の実施の形態
における多相クロック発生回路のタイミングチャートで
あり、図３は第１の実施の形態の動作説明用タイミング
チャートである。
を参照しながら説明する。図１は本発明の第１の実施の
形態を示すブロック図であり、図２は第１の実施の形態
における多相クロック発生回路のタイミングチャートで
あり、図３は第１の実施の形態の動作説明用タイミング
チャートである。
【００１７】図１を参照すると、ダイナミックＢＴ用の
テスト端子ＢＴからスキャンモードＳＭ、内部論理を動
作させるノーマルクロックＣＫ、バウンダリスキャンを
動作させるスキャンクロックＳＣＫを各々生成する多相
クロック発生回路４と、パラレル入力端およびシリアル
入力端に供給される信号を記憶しパラレル出力端から次
段へ出力するかまたはシリアル出力端から出力バッファ
群Ａ６〜Ａ１０のシリアル入力端へシリアルデータを出
力する機能をもつ入力バッファ群Ａ１〜Ａ５と、これら
の入力バッファ群のパラレル出力が供給される組み合わ
せ回路１と、これらの組み合わせ回路１の出力が供給さ
れる内部フリップフロップ（以下、Ｆ／Ｆと称す）群Ｂ
１〜Ｂ５と、これらの内部Ｆ／Ｆ群の出力が供給される
組み合わせ回路２と、これらの組み合わせ回路２の出力
が供給される内部Ｆ／Ｆ群Ｂ６〜Ｂ１０と、これらの内
部Ｆ／Ｆ群の出力が供給される組み合せ回路群３と、こ
れらの組み合せ回路群３からパラレル入力端へ供給され
る合成出力を記憶し出力端子へ出力するかまたは入力バ
ッファ群Ａ１〜Ａ５からシリアル入力端へ供給されるシ
リアルデータを記憶し、入力バッファ群のシリアル入力
端へシリアルデータを出力する機能をもつ出力バッファ
群Ｂ１〜Ｂ５と有して構成される。
テスト端子ＢＴからスキャンモードＳＭ、内部論理を動
作させるノーマルクロックＣＫ、バウンダリスキャンを
動作させるスキャンクロックＳＣＫを各々生成する多相
クロック発生回路４と、パラレル入力端およびシリアル
入力端に供給される信号を記憶しパラレル出力端から次
段へ出力するかまたはシリアル出力端から出力バッファ
群Ａ６〜Ａ１０のシリアル入力端へシリアルデータを出
力する機能をもつ入力バッファ群Ａ１〜Ａ５と、これら
の入力バッファ群のパラレル出力が供給される組み合わ
せ回路１と、これらの組み合わせ回路１の出力が供給さ
れる内部フリップフロップ（以下、Ｆ／Ｆと称す）群Ｂ
１〜Ｂ５と、これらの内部Ｆ／Ｆ群の出力が供給される
組み合わせ回路２と、これらの組み合わせ回路２の出力
が供給される内部Ｆ／Ｆ群Ｂ６〜Ｂ１０と、これらの内
部Ｆ／Ｆ群の出力が供給される組み合せ回路群３と、こ
れらの組み合せ回路群３からパラレル入力端へ供給され
る合成出力を記憶し出力端子へ出力するかまたは入力バ
ッファ群Ａ１〜Ａ５からシリアル入力端へ供給されるシ
リアルデータを記憶し、入力バッファ群のシリアル入力
端へシリアルデータを出力する機能をもつ出力バッファ
群Ｂ１〜Ｂ５と有して構成される。
【００１８】一般に同期式論理回路でバウンダリスキャ
ン機能をもつ場合、Ｆ／ＦＡ１〜Ａ５をもつ入力バッフ
ァ群→組み合わせ回路１→内部Ｆ／ＦＢ１〜Ｂ５群→組
み合わせ回路２→内部Ｆ／ＦＢ６〜Ｂ１０群→組み合わ
せ回路３→Ａ６〜Ａ１０のＦ／Ｆをもつ出力バッファ群
で構成されている。
ン機能をもつ場合、Ｆ／ＦＡ１〜Ａ５をもつ入力バッフ
ァ群→組み合わせ回路１→内部Ｆ／ＦＢ１〜Ｂ５群→組
み合わせ回路２→内部Ｆ／ＦＢ６〜Ｂ１０群→組み合わ
せ回路３→Ａ６〜Ａ１０のＦ／Ｆをもつ出力バッファ群
で構成されている。
【００１９】スキャンクロックＳＣＫは、入出力バッフ
ァ内のＦ／ＦＡ１〜Ａ１０に分配され、ノーマルクロッ
クはＡ１〜Ａ１０と内部Ｆ／ＦＢ１〜Ｂ１０に分配され
ている。
ァ内のＦ／ＦＡ１〜Ａ１０に分配され、ノーマルクロッ
クはＡ１〜Ａ１０と内部Ｆ／ＦＢ１〜Ｂ１０に分配され
ている。
【００２０】スキャンモード信号ＳＭは全Ｆ／ＦＡ１〜
Ａ１０、Ｂ１〜Ｂ１０に配線され、スキャンモード／ノ
ーマルモードの切り替え信号である。バウンダリスキャ
ンの最終段Ｆ／ＦＡ１０の出力が、初段Ｆ／ＦＡ１の入
力に接続されバウンダリスキャンがループとなってい
る。
Ａ１０、Ｂ１〜Ｂ１０に配線され、スキャンモード／ノ
ーマルモードの切り替え信号である。バウンダリスキャ
ンの最終段Ｆ／ＦＡ１０の出力が、初段Ｆ／ＦＡ１の入
力に接続されバウンダリスキャンがループとなってい
る。
【００２１】次に図２を参照しながら動作を説明する。
通常動作（ノーマル）時は、ＢＴ＝０でノーマルクロッ
クＣＫは有効状態となる。ＢＴモード（ＢＴ＝１）にな
ると、多相クロック発生回路４によりスキャンクロック
ＳＣＫとノーマルクロックＣＫがノンオーバーラップで
交互に出力される。
通常動作（ノーマル）時は、ＢＴ＝０でノーマルクロッ
クＣＫは有効状態となる。ＢＴモード（ＢＴ＝１）にな
ると、多相クロック発生回路４によりスキャンクロック
ＳＣＫとノーマルクロックＣＫがノンオーバーラップで
交互に出力される。
【００２２】スキャンモード信号ＳＭはＳＣＫを包含
し、ＳＭバーはＣＫを包含した波形となる。
し、ＳＭバーはＣＫを包含した波形となる。
【００２３】図３のタイミングチャートを用いてさらに
詳細な動作を説明する。まず、ＢＴモード（ＢＴ＝１）
になると、スキャンモードとノーマルモードが交互にか
わる。スキャンモードになると（ＳＭ＝１）、スキャン
クロックＳＣＫがはいり（ＳＣＫ＝１）、入出力バッフ
ァのＦ／Ｆ（以下、バウンダリスキャンのＦ／Ｆと同
意）は、各々Ａ６＝ａ０６１、Ａ７＝ａ０７１、Ａ８＝
ａ０８１、Ａ９＝ａ０９１、Ａ１０＝ａ１０１、Ａ１＝
ａ０１１、Ａ２＝ａ０２１、Ａ３＝ａ０３１、Ａ４＝ａ
０４１、Ａ５＝ａ０５１とする。
詳細な動作を説明する。まず、ＢＴモード（ＢＴ＝１）
になると、スキャンモードとノーマルモードが交互にか
わる。スキャンモードになると（ＳＭ＝１）、スキャン
クロックＳＣＫがはいり（ＳＣＫ＝１）、入出力バッフ
ァのＦ／Ｆ（以下、バウンダリスキャンのＦ／Ｆと同
意）は、各々Ａ６＝ａ０６１、Ａ７＝ａ０７１、Ａ８＝
ａ０８１、Ａ９＝ａ０９１、Ａ１０＝ａ１０１、Ａ１＝
ａ０１１、Ａ２＝ａ０２１、Ａ３＝ａ０３１、Ａ４＝ａ
０４１、Ａ５＝ａ０５１とする。
【００２４】次に、ノーマルモードになり（ＳＭ＝
０）、ノーマルクロックがはいり（ＣＫ＝１）、組み合
わせ回路１、２、３が動作する。組み合わせ回路１が動
作することによって、例えばＢ１＝ｂ０１２、Ｂ２＝ｂ
０２２、組み合わせ回路２が動作することによって例え
ばＢ６＝ｂ０６２、Ｂ７＝ｂ０７２、組み合わせ回路３
が動作することによってＡ６＝ａ０６２、Ａ７＝ａ０７
２、Ａ８＝ａ０８２、Ａ９＝ａ０９２、Ａ１０＝ａ１０
２となる。この時入力バッファのＦ／ＦＡ１〜Ａ５のみ
はバウンダリスキャンの値をそのまま取り込むように
し、ノーマルの値は取り込まないようにしている。
０）、ノーマルクロックがはいり（ＣＫ＝１）、組み合
わせ回路１、２、３が動作する。組み合わせ回路１が動
作することによって、例えばＢ１＝ｂ０１２、Ｂ２＝ｂ
０２２、組み合わせ回路２が動作することによって例え
ばＢ６＝ｂ０６２、Ｂ７＝ｂ０７２、組み合わせ回路３
が動作することによってＡ６＝ａ０６２、Ａ７＝ａ０７
２、Ａ８＝ａ０８２、Ａ９＝ａ０９２、Ａ１０＝ａ１０
２となる。この時入力バッファのＦ／ＦＡ１〜Ａ５のみ
はバウンダリスキャンの値をそのまま取り込むように
し、ノーマルの値は取り込まないようにしている。
【００２５】すなわち、ＢＴ開始の初期状態のとき、入
力端子は、接続されたプルアップ抵抗（図示せず）によ
りプルアップまたは接地電位にプルダウンすることによ
って所望の値になるように設定されている。したがっ
て、ＢＴモードになった最初のタイミングではこれらの
設定値が入力バッファ群Ａ１〜Ａ５に設定され、それ以
降のタイミングではスキャンされたデータが入力され
る。
力端子は、接続されたプルアップ抵抗（図示せず）によ
りプルアップまたは接地電位にプルダウンすることによ
って所望の値になるように設定されている。したがっ
て、ＢＴモードになった最初のタイミングではこれらの
設定値が入力バッファ群Ａ１〜Ａ５に設定され、それ以
降のタイミングではスキャンされたデータが入力され
る。
【００２６】次に、またスキャンモードになり（ＳＭ＝
１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、図中の矢印で示すようにデータがスキャン（シフ
トと同意）し、Ａ５のＡ０５１がＡ６の第２番目のＳＣ
Ｋに同期した位置にシフトしＡ６＝Ａ０５１、同様にＡ
７＝ａ０６２、Ａ８＝ａ０７２、Ａ９＝ａ０８２、Ａ１
０＝ａ０９２へそれぞれシフトする。同様にＡ１０のａ
１０２がＡ１の第２番目のＳＣＫに同期した位置にシフ
トし、それぞれＡ１＝ａ１０２、Ａ２＝ａ０１１、Ａ３
＝ａ０２１、Ａ４＝ａ０３１、Ａ５＝ａ０４１となり、
バウンダリスキャンのＦ／ＦＡ１〜Ａ１０のデータは１
ビットスキャンする。
１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、図中の矢印で示すようにデータがスキャン（シフ
トと同意）し、Ａ５のＡ０５１がＡ６の第２番目のＳＣ
Ｋに同期した位置にシフトしＡ６＝Ａ０５１、同様にＡ
７＝ａ０６２、Ａ８＝ａ０７２、Ａ９＝ａ０８２、Ａ１
０＝ａ０９２へそれぞれシフトする。同様にＡ１０のａ
１０２がＡ１の第２番目のＳＣＫに同期した位置にシフ
トし、それぞれＡ１＝ａ１０２、Ａ２＝ａ０１１、Ａ３
＝ａ０２１、Ａ４＝ａ０３１、Ａ５＝ａ０４１となり、
バウンダリスキャンのＦ／ＦＡ１〜Ａ１０のデータは１
ビットスキャンする。
【００２７】出力バッファのＦ／ＦＡ１０の値が入力バ
ッファのＦ／ＦＡ１にスキャンされＡ１０の出力値が入
力に戻ることになる。以下同様に、ノーマルモードにな
り（ＳＭ＝０）、ノーマルクロックがはいり（ＣＫ＝
１）、組み合わせ回路１、２、３が動作（内部動作）、
スキャンモード（ＳＭ＝１、ＳＣＫ＝１）でＩ／Ｏスキ
ャンを交互に繰り返し常に組み合わせ回路１、２、３の
入力はランダムに変わり、ランダムに内部動作する。
ッファのＦ／ＦＡ１にスキャンされＡ１０の出力値が入
力に戻ることになる。以下同様に、ノーマルモードにな
り（ＳＭ＝０）、ノーマルクロックがはいり（ＣＫ＝
１）、組み合わせ回路１、２、３が動作（内部動作）、
スキャンモード（ＳＭ＝１、ＳＣＫ＝１）でＩ／Ｏスキ
ャンを交互に繰り返し常に組み合わせ回路１、２、３の
入力はランダムに変わり、ランダムに内部動作する。
【００２８】本発明の第２の実施の形態をブロック図で
示した図４および第２の実施の形態の動作説明用タイミ
ングチャートを示した図５を参照すると、第１の実施の
形態との相違点は、一部のバウンダリスキャンのシリア
ル出力を内部の一部のフリップフロップのシフトレジス
タとループさせる回路にしたことである。
示した図４および第２の実施の形態の動作説明用タイミ
ングチャートを示した図５を参照すると、第１の実施の
形態との相違点は、一部のバウンダリスキャンのシリア
ル出力を内部の一部のフリップフロップのシフトレジス
タとループさせる回路にしたことである。
【００２９】すなわち、パラレル入力端およびシリアル
入力端に供給される信号を記憶しパラレル出力端から次
段へ出力するかまたはシリアル出力端から内部Ｆ／Ｆ群
１のシリアル入力端Ｂ１へシリアルデータを出力する機
能をもつ入力バッファ群Ａ１〜Ａ５と、これらの入力バ
ッファ群からからパラレルデータが供給される組み合わ
せ回路２と、これらの組み合わせ回路２からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは入力バッファ群Ａ１〜Ａ５から供給され
るシリアルデータを記憶し、入力バッファ群Ａ１〜Ａ５
のシリアル入力端Ａ１へ出力する機能をもつ内部Ｆ／Ｆ
群Ｂ１〜Ｂ５と、これらの内部Ｆ／Ｆ群Ｂ１〜Ｂ５のパ
ラレル出力が供給される組み合わせ回路３と、これらの
組み合わせ回路３からそれぞれ供給される合成出力を記
憶しパラレル出力端から次段へ出力するかまたは出力バ
ッファ群から供給されるシリアルデータを記憶し、出力
バッファ群Ａ６〜Ａ１０のシリアル入力端Ａ６へ出力す
る機能をもつ内部Ｆ／Ｆ群Ｂ６〜Ｂ１０と、これらのＦ
／Ｆ群の出力が供給される組み合せ回路群３と、これら
の組み合せ回路群３から供給される合成出力を記憶し出
力端子へ出力するかまたはＦ／Ｆ群Ｂ６〜Ｂ１０から供
給されるシリアルデータを記憶し３Ｆ／Ｆ群Ｂ６〜Ｂ１
０のシリアル入力端Ｂ１０へシリアル出力する機能をも
つ出力バッファ群Ａ６〜Ａ１０とを有して構成される。
入力端に供給される信号を記憶しパラレル出力端から次
段へ出力するかまたはシリアル出力端から内部Ｆ／Ｆ群
１のシリアル入力端Ｂ１へシリアルデータを出力する機
能をもつ入力バッファ群Ａ１〜Ａ５と、これらの入力バ
ッファ群からからパラレルデータが供給される組み合わ
せ回路２と、これらの組み合わせ回路２からそれぞれ供
給される合成出力を記憶しパラレル出力端から次段へ出
力するかまたは入力バッファ群Ａ１〜Ａ５から供給され
るシリアルデータを記憶し、入力バッファ群Ａ１〜Ａ５
のシリアル入力端Ａ１へ出力する機能をもつ内部Ｆ／Ｆ
群Ｂ１〜Ｂ５と、これらの内部Ｆ／Ｆ群Ｂ１〜Ｂ５のパ
ラレル出力が供給される組み合わせ回路３と、これらの
組み合わせ回路３からそれぞれ供給される合成出力を記
憶しパラレル出力端から次段へ出力するかまたは出力バ
ッファ群から供給されるシリアルデータを記憶し、出力
バッファ群Ａ６〜Ａ１０のシリアル入力端Ａ６へ出力す
る機能をもつ内部Ｆ／Ｆ群Ｂ６〜Ｂ１０と、これらのＦ
／Ｆ群の出力が供給される組み合せ回路群３と、これら
の組み合せ回路群３から供給される合成出力を記憶し出
力端子へ出力するかまたはＦ／Ｆ群Ｂ６〜Ｂ１０から供
給されるシリアルデータを記憶し３Ｆ／Ｆ群Ｂ６〜Ｂ１
０のシリアル入力端Ｂ１０へシリアル出力する機能をも
つ出力バッファ群Ａ６〜Ａ１０とを有して構成される。
【００３０】スキャンクロックＳＣＫ及びノーマルクロ
ックＣＫはバウンダリスキャンのＦ／ＦＡ１〜Ａ１０と
内部Ｆ／ＦＢ１〜Ｂ１０に分配されている。バウンダリ
スキャンの途中のＦ／ＦＡ５の出力が内部Ｆ／ＦＢ５
に、内部Ｆ／ＦＢ１の出力が入力バッファのＦ／ＦＡ１
に接続されＡ１〜Ａ５〜Ｂ５〜Ｂ１〜Ａ１でループ（以
下ループ１という）となっている。同様に、バウンダリ
スキャンのＦ／ＦＡ１０の出力が内部Ｆ／ＦＢ１０に、
内部Ｆ／ＦＢ６の出力がバウンダリスキャンのＦ／ＦＡ
６に接続されＡ１０〜Ｂ１０〜Ｂ６〜Ａ６〜Ａ１０でル
ープ（以下ループ２という）となっている。
ックＣＫはバウンダリスキャンのＦ／ＦＡ１〜Ａ１０と
内部Ｆ／ＦＢ１〜Ｂ１０に分配されている。バウンダリ
スキャンの途中のＦ／ＦＡ５の出力が内部Ｆ／ＦＢ５
に、内部Ｆ／ＦＢ１の出力が入力バッファのＦ／ＦＡ１
に接続されＡ１〜Ａ５〜Ｂ５〜Ｂ１〜Ａ１でループ（以
下ループ１という）となっている。同様に、バウンダリ
スキャンのＦ／ＦＡ１０の出力が内部Ｆ／ＦＢ１０に、
内部Ｆ／ＦＢ６の出力がバウンダリスキャンのＦ／ＦＡ
６に接続されＡ１０〜Ｂ１０〜Ｂ６〜Ａ６〜Ａ１０でル
ープ（以下ループ２という）となっている。
【００３１】図５を参照すると、通常動作（ノーマル）
時は、第１の実施の形態と同様である。ＢＴモード（Ｂ
Ｔ＝１）になると、スキャンクロックＳＣＫ、ノーマル
クロックＣＫ、スキャンモード信号ＳＭが生成される。
ＢＴモード（ＢＴ＝１）時、スキャンモードになり（Ｓ
Ｍ＝１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、組み合わせ回路１を囲むループ１の各Ｆ／Ｆ群
は、Ｂ５＝ｂ０５１、Ｂ４＝ｂ０４１、Ｂ３＝ｂ０３
１、Ｂ２＝ｂ０２１、Ｂ１＝ｂ０１１、Ａ１＝ａ０１
１、Ａ２＝ａ０２１、Ａ３＝ａ０３１、Ａ４＝ａ０４
１、Ａ５＝ａ０５１である。
時は、第１の実施の形態と同様である。ＢＴモード（Ｂ
Ｔ＝１）になると、スキャンクロックＳＣＫ、ノーマル
クロックＣＫ、スキャンモード信号ＳＭが生成される。
ＢＴモード（ＢＴ＝１）時、スキャンモードになり（Ｓ
Ｍ＝１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、組み合わせ回路１を囲むループ１の各Ｆ／Ｆ群
は、Ｂ５＝ｂ０５１、Ｂ４＝ｂ０４１、Ｂ３＝ｂ０３
１、Ｂ２＝ｂ０２１、Ｂ１＝ｂ０１１、Ａ１＝ａ０１
１、Ａ２＝ａ０２１、Ａ３＝ａ０３１、Ａ４＝ａ０４
１、Ａ５＝ａ０５１である。
【００３２】組み合わせ回路３を取り囲むループ２の各
Ｆ／Ｆ群は、Ｂ１０〜Ｂ６〜Ａ６〜Ａ１０〜Ｂ１０（以
降ループ２という）では、Ａ６＝ａ０６１、Ａ７＝ａ０
７１、Ａ８＝ａ０８１、Ａ９＝ａ０９１、Ａ１０＝ａ１
０１、Ｂ１０＝ｂ１０１、Ｂ０９＝ｂ０９１、Ｂ０８＝
ｂ０８１、Ｂ０７＝ｂ０７１、Ｂ０６＝ｂ０６１とす
る。
Ｆ／Ｆ群は、Ｂ１０〜Ｂ６〜Ａ６〜Ａ１０〜Ｂ１０（以
降ループ２という）では、Ａ６＝ａ０６１、Ａ７＝ａ０
７１、Ａ８＝ａ０８１、Ａ９＝ａ０９１、Ａ１０＝ａ１
０１、Ｂ１０＝ｂ１０１、Ｂ０９＝ｂ０９１、Ｂ０８＝
ｂ０８１、Ｂ０７＝ｂ０７１、Ｂ０６＝ｂ０６１とす
る。
【００３３】ノーマルモードになり（ＳＭ＝０）、ノー
マルクロックがはいり（ＣＫ＝１）、組み合わせ回路
１、２、３が動作する。組み合わせ回路１が動作するこ
とによって、例えばＢ２＝ｂ０２２、Ｂ１＝ｂ０１２と
なり、組み合わせ回路２が動作することによってＢ１０
＝ｂ１０２、Ｂ０９＝ｂ０９２となり、組み合わせ回路
３が動作することによってＡ９＝ａ０９２、Ａ１０＝ａ
１０２となる。この時入力バッファのＦ／ＦＡ１〜Ａ５
のみは第１の実施の形態と同様にスキャンの値をそのま
ま取り込むようにし、ノーマルの値は取り込まない。
マルクロックがはいり（ＣＫ＝１）、組み合わせ回路
１、２、３が動作する。組み合わせ回路１が動作するこ
とによって、例えばＢ２＝ｂ０２２、Ｂ１＝ｂ０１２と
なり、組み合わせ回路２が動作することによってＢ１０
＝ｂ１０２、Ｂ０９＝ｂ０９２となり、組み合わせ回路
３が動作することによってＡ９＝ａ０９２、Ａ１０＝ａ
１０２となる。この時入力バッファのＦ／ＦＡ１〜Ａ５
のみは第１の実施の形態と同様にスキャンの値をそのま
ま取り込むようにし、ノーマルの値は取り込まない。
【００３４】次にまたスキャンモードになり（ＳＭ＝
１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、各Ｆ／Ｆのデータがループ１およびループ２で１
ビットスキャンし、Ａ５のａ０５１が第２番目のＳＣＫ
に同期した位置のＢ５にシフトし、Ｂ５のｂ０５２がＢ
４に順次シフトし、Ｂ１のｂ０１２がＡ１にシフトシす
る。
１）、スキャンクロックＳＣＫがはいり（ＳＣＫ＝
１）、各Ｆ／Ｆのデータがループ１およびループ２で１
ビットスキャンし、Ａ５のａ０５１が第２番目のＳＣＫ
に同期した位置のＢ５にシフトし、Ｂ５のｂ０５２がＢ
４に順次シフトし、Ｂ１のｂ０１２がＡ１にシフトシす
る。
【００３５】入力バッファ群Ａ１〜Ａ５においてもＡ１
のａ０１１がＡ２へ、Ａ２のａ０２１がＡ３へと順次シ
フトする。すなわち、各Ｆ／ＦはＢ５＝ｂ０５１、Ｂ４
＝ｂ０５２、Ｂ３＝ｂ０４２、Ｂ２＝ｂ０３２、Ｂ１＝
ｂ０２２、Ａ１＝ｂ０１２、Ａ２＝ａ０１１、Ａ３＝ｂ
０２１、Ａ４＝ａ０３１、Ａ５＝ａ０４１、およびＡ６
はＢ６のｂ０６２がシフトしＡ６のａ０６２がＡ７へ、
同様に順次Ａ６＝ｂ０６２、Ａ７＝ａ０６２、Ａ８＝ａ
０７２、Ａ９＝ａ０８２、Ａ１０＝ａ０９２、Ｂ１０＝
ａ１０２、Ｂ０９＝ｂ１０２、Ｂ８＝ｂ０９２、Ｂ７＝
ｂ０８２、Ｂ６＝ｂ０７２となる。
のａ０１１がＡ２へ、Ａ２のａ０２１がＡ３へと順次シ
フトする。すなわち、各Ｆ／ＦはＢ５＝ｂ０５１、Ｂ４
＝ｂ０５２、Ｂ３＝ｂ０４２、Ｂ２＝ｂ０３２、Ｂ１＝
ｂ０２２、Ａ１＝ｂ０１２、Ａ２＝ａ０１１、Ａ３＝ｂ
０２１、Ａ４＝ａ０３１、Ａ５＝ａ０４１、およびＡ６
はＢ６のｂ０６２がシフトしＡ６のａ０６２がＡ７へ、
同様に順次Ａ６＝ｂ０６２、Ａ７＝ａ０６２、Ａ８＝ａ
０７２、Ａ９＝ａ０８２、Ａ１０＝ａ０９２、Ｂ１０＝
ａ１０２、Ｂ０９＝ｂ１０２、Ｂ８＝ｂ０９２、Ｂ７＝
ｂ０８２、Ｂ６＝ｂ０７２となる。
【００３６】すなわち内部Ｆ／ＦＢ１の値が入力バッフ
ァのＦ／ＦＡ１にスキャンされて戻り、同様に出力バッ
ファのＦ／ＦＡ１０の値が内部Ｆ／ＦＢ１０にスキャン
されて戻ることになる。ノーマルモードになり（ＳＭ＝
０）、ノーマルクロックがはいり（ＣＫ＝１）、組み合
わせ回路１、２、３が動作（内部動作）、スキャンモー
ド（ＳＭ＝１、ＳＣＫ＝１）でスキャン動作を交互に繰
り返し常に組み合わせ回路１、２、３の入力はランダム
に変わり、ランダムに内部動作する。
ァのＦ／ＦＡ１にスキャンされて戻り、同様に出力バッ
ファのＦ／ＦＡ１０の値が内部Ｆ／ＦＢ１０にスキャン
されて戻ることになる。ノーマルモードになり（ＳＭ＝
０）、ノーマルクロックがはいり（ＣＫ＝１）、組み合
わせ回路１、２、３が動作（内部動作）、スキャンモー
ド（ＳＭ＝１、ＳＣＫ＝１）でスキャン動作を交互に繰
り返し常に組み合わせ回路１、２、３の入力はランダム
に変わり、ランダムに内部動作する。
【００３７】また上述のようなＦ／Ｆのループはさらに
複数のループ化も可能であり、例えば、組み合せ回路２
の前段または後段のいずれかまたは両方に、所定の組み
合せ回路にパラレル出力を供給しかつこの組み合せ回路
からパラレル出力が供給されるループ状にシリアル接続
された内部Ｆ／Ｆ群を複数組備えることもでき、同様に
スキャン動作とノーマル動作を繰り返すことにより、組
み合わせ回路１、２、３をランダムに内部動作させるこ
とができる。
複数のループ化も可能であり、例えば、組み合せ回路２
の前段または後段のいずれかまたは両方に、所定の組み
合せ回路にパラレル出力を供給しかつこの組み合せ回路
からパラレル出力が供給されるループ状にシリアル接続
された内部Ｆ／Ｆ群を複数組備えることもでき、同様に
スキャン動作とノーマル動作を繰り返すことにより、組
み合わせ回路１、２、３をランダムに内部動作させるこ
とができる。
【００３８】上述したように、本発明の第１および第２
の実施の形態によれば、いずれの場合も１ピンのダイナ
ミックＢＴ端子を用いて半導体集積回路の内部回路すべ
てをランダムに動作させることができ、信頼性の向上に
寄与する。
の実施の形態によれば、いずれの場合も１ピンのダイナ
ミックＢＴ端子を用いて半導体集積回路の内部回路すべ
てをランダムに動作させることができ、信頼性の向上に
寄与する。
【００３９】
【発明の効果】以上説明したように、本発明の集積回路
の試験方法は、ダイナミックＢＴ端子から入力バッファ
群を介して供給されるＢＴ制御信号に応答して、記憶手
段をシリアル接続してループ状態を形成するとともにシ
リアル出力をシリアル入力へ戻すスキャン状態と記憶手
段の記憶内容を出力バッファ群からパラレル出力する内
部動作状態とを交互に繰り返えすように制御するスキャ
ンモード信号と、スキャン状態のときにアクティブとな
るスキャンクロックと、内部動作状態のときにアクティ
ブとなるノーマルクロックとを発生する多相クロック発
生回路を備え、スキャンクロックに応答して、入力バッ
ファ群および出力バッファ群間で形成する第１のループ
接続回路で所定のデータをスキャンさせる第１のスキャ
ン手段と内部回路の第１のＦ／Ｆ群からなる記憶手段お
よび入力バッファ群で形成する第２のループ接続回路と
内部回路の第２のＦ／Ｆ群および出力バッファ群間で形
成する第３のループ接続回路とでそれぞれ所定のデータ
をスキャンさせる第２のスキャン手段とのいずれかと、
ノーマル信号に応答してパラレル出力を第１の組み合せ
回路と第１のＦ／Ｆ群と第２の組み合せ回路群と第２の
Ｆ／Ｆ群と第３の組み合せ回路とを介して出力バッファ
群へ出力する内部動作手段とを交互に動作させて内部回
路のすべてをランダムに動作させるようにしたので、１
ピンのダイナミックＢＴ端子を用いて半導体集積回路の
内部回路すべてをランダムに動作させることができ、信
頼性の向上に寄与する効果がある。
の試験方法は、ダイナミックＢＴ端子から入力バッファ
群を介して供給されるＢＴ制御信号に応答して、記憶手
段をシリアル接続してループ状態を形成するとともにシ
リアル出力をシリアル入力へ戻すスキャン状態と記憶手
段の記憶内容を出力バッファ群からパラレル出力する内
部動作状態とを交互に繰り返えすように制御するスキャ
ンモード信号と、スキャン状態のときにアクティブとな
るスキャンクロックと、内部動作状態のときにアクティ
ブとなるノーマルクロックとを発生する多相クロック発
生回路を備え、スキャンクロックに応答して、入力バッ
ファ群および出力バッファ群間で形成する第１のループ
接続回路で所定のデータをスキャンさせる第１のスキャ
ン手段と内部回路の第１のＦ／Ｆ群からなる記憶手段お
よび入力バッファ群で形成する第２のループ接続回路と
内部回路の第２のＦ／Ｆ群および出力バッファ群間で形
成する第３のループ接続回路とでそれぞれ所定のデータ
をスキャンさせる第２のスキャン手段とのいずれかと、
ノーマル信号に応答してパラレル出力を第１の組み合せ
回路と第１のＦ／Ｆ群と第２の組み合せ回路群と第２の
Ｆ／Ｆ群と第３の組み合せ回路とを介して出力バッファ
群へ出力する内部動作手段とを交互に動作させて内部回
路のすべてをランダムに動作させるようにしたので、１
ピンのダイナミックＢＴ端子を用いて半導体集積回路の
内部回路すべてをランダムに動作させることができ、信
頼性の向上に寄与する効果がある。
【図１】本発明の第１の実施の形態を示すブロック図で
ある、
ある、
【図２】第１の実施の形態における多相クロック発生回
路のタイミングチャートである。
路のタイミングチャートである。
【図３】第１の実施の形態の動作説明用タイミングチャ
ートである。
ートである。
【図４】本発明の第２の実施の形態を示すブロック図で
ある。
ある。
【図５】第２の実施の形態の動作説明用タイミングチャ
ートである。
ートである。
【図６】従来のＢＴ試験回路の一例を示すブロック図で
ある。
ある。
１，２，３ 組み合わせ回路 ４ 多相クロック発生回路 Ａ１〜Ａ１０ 入力バッファおよびび出力バッファの
Ｆ／Ｆ（バウンダリスキャンレジスタ） Ｂ１〜Ｂ１０ 内部のＦ／Ｆ ＢＴ ダイナミックＢＴ端子 ＳＭ スキャンモード切り替え信号 ＣＫ ノーマルクロック ＳＣＫ スキャンクロック ６１ シフトクロック発生回路 ６２ シフトインデータ生成回路 ６３ 主回路 ６４ ＣＬＫ端子 ６５ ＢＴ端子 ６６ ＳＦＴ端子 ６７ ＳＩＮ端子 ６８ インバータ ６９ ＯＲゲート
Ｆ／Ｆ（バウンダリスキャンレジスタ） Ｂ１〜Ｂ１０ 内部のＦ／Ｆ ＢＴ ダイナミックＢＴ端子 ＳＭ スキャンモード切り替え信号 ＣＫ ノーマルクロック ＳＣＫ スキャンクロック ６１ シフトクロック発生回路 ６２ シフトインデータ生成回路 ６３ 主回路 ６４ ＣＬＫ端子 ６５ ＢＴ端子 ６６ ＳＦＴ端子 ６７ ＳＩＮ端子 ６８ インバータ ６９ ＯＲゲート
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ
Claims (5)
- 【請求項１】 半導体集積回路の酸化膜欠陥およびコン
タクト欠陥等の初期故障を除くために前記半導体集積回
路の内部回路を動作させながらスクリーニングを行なう
ダイナミックバーンインを対象とした半導体集積回路の
試験装置において、テスト端子に与えられる論理レベル
に応答して、前記ダイナミックバーンインのテスト状態
へ移行するための制御信号がクロック発生手段で生成さ
れ、前記制御信号が入力バッファ群を介して、これら入
力バッファ群のもつフリップフロップに供給されたとき
に、前記入力バッファ群のもつフリップフロップである
記憶手段をシリアル接続してループ状態を形成するとと
もにシリアル出力をシリアル入力へ戻すスキャン状態と
前記記憶手段の記憶内容を出力バッファ群からパラレル
出力する内部動作状態とを交互に繰り返えすように制御
するスキャンモード信号と、前記スキャン状態のときに
アクティブとなるスキャンクロックと、前記内部動作状
態のときにアクティブとなるノーマルクロックとを発生
する多相クロック発生回路を備え、前記スキャンクロッ
クに同期して、前記入力バッファ群および前記出力バッ
ファ群間で形成する第１のループ接続回路で所定のデー
タをスキャンさせる第１のスキャン手段と前記内部回路
の第１のフリップフロップ群および前記入力バッファ群
で形成する第２のループ接続回路と前記内部回路の第２
のフリップフロップ群および前記出力バッファ群間で形
成する第３のループ接続回路とでそれぞれ所定のデータ
をスキャンさせる第２のスキャン手段とのいずれかと、
前記ノーマルクロックに同期して前記パラレル出力を第
１の組み合せ回路群と前記第１のフリップフロップ群と
第２の組み合せ回路群と前記第２のフリップフロップ群
と第３の組み合せ回路群とで所定の値に変化させて前記
出力バッファ群へ出力する内部動作手段とを交互に動作
させて前記内部回路のすべてをランダムに動作させるこ
とを特徴とする半導体集積回路の試験装置。 - 【請求項２】 前記第１のスキャン手段は、自身のパラ
レル入力端およびシリアル入力端に供給される信号を記
憶しパラレル出力端から次段へ出力するかまたはシリア
ル出力端から前記出力バッファ群のシリアル入力端へシ
リアルデータを出力する機能をもつ前記入力バッファ群
と、これらの入力バッファ群のパラレル出力が供給され
る前記第１の組み合わせ回路と、これらの第１の組み合
わせ回路の出力が供給される前記第１の内部フリップフ
ロップ群と、これらの第１の内部フリップフロップ群の
出力が供給される前記第２の組み合わせ回路と、これら
の第２の組み合わせ回路の出力が供給される前記第２の
内部フリップフロップ群と、これらの第２の内部フリッ
プフロップ群の出力が供給される前記第３の組み合せ回
路群と、これらの第３の組み合せ回路群から自身のパラ
レル入力端へ供給される合成出力を記憶し出力端子へ出
力するかまたは前記入力バッファ群からシリアル入力端
へ供給されるシリアルデータを記憶し前記入力バッファ
群のシリアル入力端へシリアルデータを出力する機能を
もつ前記出力バッファ群とを有し、前記シリアルスキャ
ン信号に応答して前記入力バッファ群のシリアルデータ
が前記出力バッファ群のシリアル入力端へ、前記出力バ
ッファ群のシリアルデータが前記入力バッファ群のシリ
アル入力端へそれぞれ出力され、前記ノーマルクロック
に同期して前記入力バッファ群のデータが前記第１の組
み合せ回路にパラレル出力されて前記内部動作手段によ
り前記出力バッファ群からパラレル出力されるように構
成される請求項１記載の半導体集積回路の試験装置。 - 【請求項３】 前記第２のスキャン手段は、パラレル入
力端およびシリアル入力端に供給される信号を記憶しパ
ラレル出力端から次段へ出力するかまたはシリアル出力
端から前記第１の内部フリップフロップ群のシリアル入
力端へ第１のシリアルデータを出力する機能をもつ前記
入力バッファ群と、これらの入力バッファ群からからパ
ラレルデータが供給される前記第１の組み合わせ回路
と、これらの第１の組み合わせ回路からそれぞれ供給さ
れる合成出力を記憶しパラレル出力端から次段へ出力す
るかまたは前記入力バッファ群から供給される前記第１
のシリアルデータを記憶し前記入力バッファ群のシリア
ル入力端へ出力する機能をもつ前記第１の内部フリップ
フロップ群と、これらの第１の内部フリップフロップ群
のパラレル出力が供給される前記第２の組み合わせ回路
と、これらの第２の組み合わせ回路からそれぞれ供給さ
れる合成出力を記憶しパラレル出力端から次段へ出力す
るかまたは前記出力バッファ群から供給される第２のシ
リアルデータを記憶し前記出力バッファ群のシリアル入
力端へ出力する機能をもつ前記第２の内部フリップフロ
ップ群と、これらの第２のフリップフロップ群の出力が
供給される前記第３の組み合せ回路群と、これらの第３
の組み合せ回路群から供給される合成出力を記憶し出力
端子へ出力するかまたは前記第２のフリップフロップ群
から供給される第３のシリアルデータを記憶し前記第２
のフリップフロップ群のシリアル入力端へシリアル出力
する機能をもつ前記出力バッファ群とを有し、前記スキ
ャンクロックに同期して前記入力バッファ群のシリアル
出力が前記第１の内部フリップフロップ回路のシリアル
入力端へ、前記第２の内部フリップフロップ群のシリア
ル出力が前記出力バッファ群のシリアル入力端へそれぞ
れ供給され、これらの入力バッファ群、前記第１および
前記第２の内部フリップフロップ群の各出力がそれぞれ
前記ノーマルクロックに同期して前記第１、前記第２お
よび前記第３の組み合せ回路にそれぞれ供給されて前記
第１、第２および第３の組み合せ回路のそれぞれがラン
ダムに動作するとともに前記内部動作手段により前記出
力バッファ群からパラレル出力されるように構成される
請求項１記載の半導体集積回路の試験装置。 - 【請求項４】 前記入力バッファ群は初期設定期間のみ
入力端子に設定された所定の信号をパラレル入力とし、
前記ノーマルクロックによる前記内部動作状態の期間は
前記シリアル入力のみを入力信号とする請求項１記載の
半導体集積回路の試験装置。 - 【請求項５】 前記第２の組み合せ回路の前段または後
段のいずれかまたは両方にループ状にシリアル接続され
た前記内部フリップフロップ群を複数組備え、これらの
内部フリップフロップ群のうち前段の内部フリップフロ
ップ群がそれぞれの次段に接続される前記第２の組み合
せ回路にパラレル出力を供給しかつこの組み合せ回路か
ら次段に接続される前記内部フリップフロップ群にパラ
レル出力を供給する請求項３記載の半導体集積回路の試
験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251569A JP3070455B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251569A JP3070455B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0989996A JPH0989996A (ja) | 1997-04-04 |
| JP3070455B2 true JP3070455B2 (ja) | 2000-07-31 |
Family
ID=17224772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251569A Expired - Lifetime JP3070455B2 (ja) | 1995-09-28 | 1995-09-28 | 半導体集積回路の試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070455B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008941A1 (fr) * | 1998-08-11 | 2000-02-24 | Japan Tabacco Inc. | Pate a gateaux congelee levant bien |
| KR200479941Y1 (ko) * | 2011-12-23 | 2016-03-25 | 대우조선해양 주식회사 | 공구대와 작업대 겸용의 회전테이블 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| JP2010203898A (ja) | 2009-03-03 | 2010-09-16 | Renesas Electronics Corp | 半導体装置のテスト回路、半導体装置及びその製造方法 |
-
1995
- 1995-09-28 JP JP7251569A patent/JP3070455B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000008941A1 (fr) * | 1998-08-11 | 2000-02-24 | Japan Tabacco Inc. | Pate a gateaux congelee levant bien |
| KR200479941Y1 (ko) * | 2011-12-23 | 2016-03-25 | 대우조선해양 주식회사 | 공구대와 작업대 겸용의 회전테이블 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0989996A (ja) | 1997-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8145964B2 (en) | Scan test circuit and scan test control method | |
| WO1985001825A1 (en) | A scannable asynchronous/synchronous cmos latch | |
| JPH06109816A (ja) | 論理集積回路 | |
| JP3070455B2 (ja) | 半導体集積回路の試験装置 | |
| JP2550837B2 (ja) | スキャンパスのテスト制御回路 | |
| JP2768910B2 (ja) | 半導体集積装置におけるスキャンテスト回路 | |
| JPH04313119A (ja) | 疑似乱数パタン発生器 | |
| JP5806050B2 (ja) | 出力制御スキャンフリップフロップ、それを備えた半導体集積回路及び半導体集積回路の設計方法 | |
| US6629277B1 (en) | LSSD interface | |
| JP2003139824A (ja) | 低消費電力テスト回路 | |
| US6272656B1 (en) | Semiconductor integrated circuit including test facilitation circuit and test method thereof | |
| JP2547281B2 (ja) | 半導体集積回路 | |
| JP3328160B2 (ja) | 論理集積回路のテスト装置 | |
| JP2002139557A (ja) | 半導体装置 | |
| JPH05101689A (ja) | シフトレジスタ及びこれを用いたイメージセンサ | |
| JPH05210485A (ja) | 疑似乱数パタン発生回路 | |
| JP3156644B2 (ja) | 半導体集積回路 | |
| JP2924521B2 (ja) | 並列パタン圧縮器 | |
| JPH11108995A (ja) | 関数クロック発生回路およびそれを用いたシフトレジスタ回路 | |
| JPH0763824A (ja) | Ｌｓｉテスト時の出力抑止制御方法 | |
| JP3251748B2 (ja) | 半導体集積回路 | |
| JPS6330773A (ja) | 試験パタ−ン発生器 | |
| JP3327413B2 (ja) | パルス幅変調回路 | |
| JPS6291871A (ja) | 同期非同期回路の診断方式 | |
| JP2710476B2 (ja) | クロック発生回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000425 |