JP2003139824A - 低消費電力テスト回路 - Google Patents

低消費電力テスト回路

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JP2003139824A JP2001339716A JP2001339716A JP2003139824A JP 2003139824 A JP2003139824 A JP 2003139824A JP 2001339716 A JP2001339716 A JP 2001339716A JP 2001339716 A JP2001339716 A JP 2001339716A JP 2003139824 A JP2003139824 A JP 2003139824A
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正博 金沢
Masayoshi Usami
公良 宇佐美
Naoyuki Kawabe
直之 河邉
Takeshi Kitahara
健 北原
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Abstract

(57)【要約】 【課題】 この発明は、スキャンＦ／Ｆを使用した半導
体装置のテストにおいて、消費電力を低減した低消費電
力テスト回路を提供することを課題とする。 【解決手段】 この発明は、スキャンＦ／Ｆ１１，１２
と遅延要素１４との間に、テスト動作時又はテスト動作
におけるスキャン動作時にのみスキャンデータを遅延要
素１４に与えるゲート回路１３を挿入して構成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、シリアルに接続
されたフリップフロップ（Ｆ／Ｆ）を用いて、半導体集
積回路のテストを低消費電力で行う低消費電力テスト回
路に関する。
【０００２】
【従来の技術】半導体集積回路のテスト容易化設計にお
いて、回路内部のＦ／Ｆをシリアルに接続してシフトレ
ジスタとなるように構成するスキャン方式がある。この
方式で使用されるＦ／Ｆ（以下、スキャンＦ／Ｆと呼
ぶ）のタイプの１つとして、１相スキャンＦ／Ｆと呼ば
れるものがある。この１相スキャンＦ／Ｆは、データを
スキャンさせる専用のスキャン出力端子（ＳＯ）を備え
ていないＦ／Ｆである。
【０００３】このようなスキャンＦ／Ｆを用いたスキャ
ン設計においては、例えば図８に示すように、半導体集
積回路８０のスキャンイン端子８１が初段のＦ／Ｆ８２
のテスト入力（ＴＩ）端子に接続され、そのＦ／Ｆ８２
の反転出力端子ＱＮ（図８では反転出力端子ＱＮである
が、出力端子Ｑであってもよく、以下同様である）が次
段のＦ／Ｆ８３のＴＩ端子に接続されている。さらに、
Ｆ／Ｆ８３の出力端子ＱＮが次段のＦ／Ｆ８４のＴＩ端
子に接続されて、すべてのスキャンＦ／Ｆがこのように
シリアルに接続され、最終段のＦ／Ｆ８５の反転出力端
子ＱＮが半導体集積回路８０のスキャンアウト端子８６
に接続されている。
【０００４】このようなスキャンＦ／Ｆのスキャン接続
においては、前段のスキャンＦ／Ｆから出力されたデー
タがＴＩ端子からスキャンＦ／Ｆに入力され、入力され
たデータがスキャンＦ／Ｆの出力端子Ｑあるいは反転出
力端子ＱＮから出力されることがそれぞれのＦ／Ｆで行
われる。これにより、半導体集積回路８０のテストイン
端子８１に与えられたスキャンデータがスキャンＦ／Ｆ
を順次シフトされてスキャンＦ／Ｆに設定され、スキャ
ンＦ／Ｆに保持されたデータは、スキャンＦ／Ｆを順次
シフトされて半導体集積回路８０のスキャンアウト端子
８６に与えられ、半導体集積回路８０の外部に出力され
る。
【０００５】このような１相のスキャンＦ／Ｆを用いた
スキャン方式において、図９に示すように、前段のスキ
ャンＦ／Ｆ９０の反転出力端子ＱＮから次段のスキャン
Ｆ／Ｆ９１のＴＩ端子の間には、スキャンＦ／Ｆを同期
して動作させるためにクロック（ＣＰ）端子に与えられ
るクロック信号のスキューを考慮して、ホールド対策用
の遅延要素９２が挿入されている。この遅延要素９２
は、インバータが直列接続されてなるインバータチェー
ン、あるいはバッファが直列接続されてなるバッファチ
ェーン等の信号を遅延させる回路、もしくは配線の容量
で構成され、スキャンＦ／Ｆ９０の出力データのスキャ
ンＦ／Ｆ９１への入力タイミングを調整し、前段のスキ
ャンＦ／Ｆ９０から出力されたデータが確実に次段のス
キャンＦ／Ｆ９１に取り込まれて保持されるために、ス
キャンＦ／Ｆ９０から出力されたデータに遅延を与える
ものである。
【０００６】このような構成において、スキャンＦ／Ｆ
がテスト動作に用いられていない時の動作、すなわち通
常動作時には、スキャンＦ／Ｆの動作にともなって出力
端子Ｑ、ＱＮに与えられる出力も変化するため、遅延要
素９２では充放電が繰り返し行われることになる。した
がって、通常動作時には、多数のスキャンＦ／Ｆ間にそ
れぞれ設けられた遅延要素において充放電が繰り返し行
われるため、消費電力が著しく増大していた。
【０００７】一方、ホールド対策用のスキャンＦ／Ｆと
いう、スキャンＦ／Ｆ内のＴＩ端子の直後にあらかじめ
遅延用のバッファ等が挿入されているスキャンＦ／Ｆも
ある。しかし、このスキャンＦ／Ｆを使用した場合で
も、前段のスキャンＦ／Ｆの出力Ｑ、ＱＮと次段のスキ
ャンＦ／ＦのＴＩ端子を接続する配線における配線容量
の充放電や、スキャンＦ／Ｆ内のＴＩ端子直後に接続さ
れたバッファの充放電は行われることになり、無駄な電
力が消費されることになり、消費電力が増加していた。
【０００８】
【発明が解決しようとする課題】以上説明したように、
スキャンＦ／Ｆを使用した従来のテスト容易化設計にお
いては、直列接続されたスキャンＦ／Ｆの間にホールド
対策用の遅延要素が設けられていた。このため、通常動
作時には、この遅延要素も動作して充放電が行われい
た。したがって、消費電力が増大するといった不具合を
招いていた。
【０００９】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、スキャンＦ／
Ｆを使用した半導体装置のテストにおいて、消費電力を
低減した低消費電力テスト回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、課題を解決する手段は、テスト動作時に、テスト入
力端子に与えられたスキャンデータを入力し、入力され
たスキャンデータを、通常動作時に出力を与える第１の
出力端子又は第２の出力端子から出力する１相のスキャ
ンフリップフロップと、前記スキャンフリップフロップ
から出力されたスキャンデータを遅延して次段のスキャ
ンフリップフリップのテスト入力端子に与える遅延要素
と、スキャンデータが出力される前記スキャンフリップ
フロップの第１の出力端子又は第２の出力端子と前記遅
延要素との間に、テスト動作時又はテスト動作における
スキャン動作時にのみスキャンデータを前記遅延要素に
与えるゲート回路とを有することを特徴とする。
【００１１】
【発明の実施の形態】以下、図面を用いてこの発明の実
施形態を説明する。
【００１２】図１はこの発明の一実施形態に係る低消費
電力テスト回路の構成を示す図である。図１において、
この実施形態の特徴とするところは、前述した１相のス
キャンＦ／Ｆがシリアルに多数接続されてシフトレジス
タとなるように構成されたスキャン方式のテスト回路に
おいて、多数のスキャンＦ／Ｆの接続をスキャンＦ／Ｆ
１１，１２の接続に代表すると、前段のスキャンＦ／Ｆ
１１と次段のスキャンＦ／Ｆ１２とをＡＮＤゲート１３
ならびに前述したと同様のホールド用の遅延要素１４を
介して接続するようにしたことにある。
【００１３】スキャンＦ／Ｆ１１，１２は、通常動作時
の入力が与えられる入力端子Ｄと、同期用のクロックが
与えられるクロック（ＣＰ）端子と、スキャンＦ／Ｆ１
１，１２に通常動作あるいはテスト動作を指示する信号
が与えられるＴＥ端子と、テスト動作におけるスキャン
動作時に前段のスキャンＦ／Ｆから出力されるスキャン
データを入力するテスト入力（ＴＩ）端子と、スキャン
Ｆ／Ｆ１１，１２に取り込まれて保持された内容を出力
する出力端子Ｑと反転出力端子ＱＮを備えている。スキ
ャンＦ／Ｆ１１，１２は、例えば図２に示すように、ス
キャンＦ／Ｆ１１，１２の入力端子ＤとＴＩ端子を入力
とし、これらの入力をスキャンＦ／Ｆ１１，１２のＴＥ
端子から与えられる信号にしたがって選択するマルチプ
レクサ（ＭＵＸ）１６と、入力端子ＤがＭＵＸ１６の出
力端に接続され、クロック端子ＣＰがスキャンＦ／Ｆ１
１，１２のＣＰ端子に接続され、出力端子Ｑ、反転出力
端子ＱＮがスキャンＦ／Ｆ１１，１２の出力端子Ｑ、反
転出力端子ＱＮとなるＤタイプのＦ／Ｆ１７を備えて構
成されている。
【００１４】スキャンＦ／Ｆ１１，１２は、ＴＥ端子に
例えばロウレベルの信号が与えられて通常動作、又はテ
スト動作においてスキャンＦ／Ｆ１１，１２にスキャン
シフトされて保持されたスキャンデータがテスト対象に
与えられるテストベクトル動作時には、保持された内容
をクロックに同期して出力端子Ｑから出力する。一方、
スキャンＦ／Ｆ１１，１２は、ＴＥ端子に例えばハイレ
ベルの信号が与えられてテスト動作におけるスキャン動
作時には、ＴＩ端子から与えられたスキャンデータを反
転出力端子ＱＮから出力する。
【００１５】このようなＦ／Ｆ１１，１２の反転出力端
子ＱＮには、ＡＮＤゲート１３の一方の入力端子が接続
され、このＡＮＤゲート１３の他方の入力端子には、ス
キャン動作と他の動作を区別する信号が与えられるＳＥ
端子１５が接続され、ＡＮＤゲート１３の出力端子は、
前述したと同様のホールド用の遅延要素１４の入力端に
接続されている。遅延要素１４は、その出力端が次段の
Ｆ／Ｆ１１，１２のＴＩ端子に接続されている。
【００１６】このような構成において、テスト動作にお
けるスキャン動作時には、ＳＥ端子１５にハイレベルの
信号が与えられる。この状態では、ＴＩ端子に与えられ
たスキャンデータは、スキャンＦ／Ｆ１１，１２の反転
出力端子ＱＮから出力され、反転出力端子ＱＮから出力
されたスキャンデータは、ＡＮＤゲート１３ならびに遅
延要素１４を介して次段のスキャンＦ／Ｆ１１，１２の
ＴＩ端子に与えられ、スキャンＦ／Ｆ１１，１２に取り
込まれる。このような動作がクロックに同期して繰り返
し行われることにより、スキャンデータが多数のスキャ
ンＦ／Ｆをシフトされて転送される。
【００１７】一方、スキャン動作以外の動作時には、Ｓ
Ｅ端子１５にはロウレベルの信号が与えられる。この状
態では、スキャンＦ／Ｆ１１，１２が動作して保持内容
が反転出力端子ＱＮから出力されてＡＮＤゲート１３の
一方の入力に与えられても、ＡＮＤゲート１３の他方の
入力はロウレベルにあるため、ＡＮＤゲート１３の出力
はロウレベルが保たれる。したがって、スキャンＦ／Ｆ
１１，１２がスキャン動作以外で動作した場合には、遅
延要素１４は動作することはなく、また配線の充放電も
行われない。これにより、従来のように、スキャン動作
以外の動作であっても遅延要素１４が動作していた場合
に比べて、動作時に消費されていた電力を削減すること
が可能となり、低消費電力のテスト回路を実現すること
ができる。
【００１８】なお、上記実施形態において、ＡＮＤゲー
ト１３の他方の入力端子に与えられる信号は、スキャン
Ｆ／Ｆ１１，１２のＴＥ端子に与えられる信号と同様の
信号を与えるようにしてもよい。また、通常動作時に
は、ロウレベルの信号をＳＥ端子１５に与え、スキャン
動作を含むテスト動作時には、ハイレベルの信号をＳＥ
端子１５に与えるようにしてもよい。このような制御
は、スキャン動作を他の動作と区別して制御することが
難しい場合に有効である。
【００１９】図３はこの発明の他の実施形態に係る低消
費電力テスト回路の構成を示す図である。図３に示す実
施形態の特徴とするところは、図１に示す実施形態のＡ
ＮＤゲート１３に代えてＯＲゲート２１を設け、スキャ
ン動作時はＳＥ端子１５にロウレベルの信号を与え、ス
キャン動作以外の動作時にはＳＥ端子１５にハイレベル
の信号を与えるようにしたことにあり、他は図１に示す
実施形態と同様である。このような実施形態において
も、図１に示す実施形態と同様の効果を得ることができ
る。
【００２０】なお、スキャンＦ／Ｆ１１，１２，の反転
出力端子ＱＮと遅延要素１４の入力端との間に挿入され
る論理ゲートは、ＡＮＤゲート１３やＯＲゲート２１以
外の他の論理ゲートで構成できることは、図１ならびに
図３に示す実施形態から容易に類推することができる図
４はこの発明の他の実施形態に係る低消費電力テスト回
路の構成を示す図である。図４に示す実施形態の特徴と
するところは、図１に示す実施形態のＡＮＤゲートをス
キャンＦ／Ｆの内部に設けたことにある。スキャンＦ／
Ｆ３１，３２の内部に設けられたＡＮＤゲート３３は、
その一方の入力端子にスキャンＦ／Ｆ３１，３２のＴＥ
端子に与えられると同様の信号が与えられ、他方の入力
端子はスキャンＦ／Ｆ３１，３２の反転出力端子ＱＮに
接続され、ＡＮＤゲート３３の出力端子は、スキャンＦ
／Ｆ３１，３２に新たに設けられたＳＯ端子に接続され
ている。スキャンＦ／Ｆ３１，３２のＳＯ端子は、図１
に示すと同様の遅延要素１４の入力端に接続されてい
る。
【００２１】このような実施形態においても、先の実施
形態と同様の効果を得ることができる。さらに、スキャ
ンＦ／Ｆ３１，３２の内部にＡＮＤゲート３３を備える
ことにより、テスト回路をレイアウトする際に、図１に
示す実施形態では、スキャンＦ／Ｆ１１，１２とＡＮＤ
ゲート１３とが離れて配置される場合が想定されるが、
この実施形態ではそのようなことは回避される。このた
め、スキャンＦ／Ｆ１１，１２とＡＮＤゲート１３が離
れて配置された場合に、両者を接続する配線が充放電さ
れる際の消費電力を削減することができる。
【００２２】なお、上記実施形態において、スキャンＦ
／Ｆ３１，３２の出力端子Ｑからスキャンデータを出力
する場合には、ＡＮＤゲート３３の他方の入力端子をス
キャンＦ／Ｆ３１，３２の反転出力端子ＱＮに代えて出
力端子Ｑに接続するようにすればよい。
【００２３】図５はこの発明の他の実施形態に係る低消
費電力テスト回路の構成を示す図である。図５に示す実
施形態の特徴とするところは、図３に示す実施形態のＯ
ＲゲートをスキャンＦ／Ｆの内部に設けたことにある。
スキャンＦ／Ｆ４１，４２の内部に設けられたＯＲゲー
ト４３は、その一方の入力端子にスキャンＦ／Ｆ４１，
４２のＴＥ端子に与えられる信号をインバータ４４で反
転した信号が与えられ、他方の入力端子はスキャンＦ／
Ｆ４１，４２の反転出力端子ＱＮに接続され、ＯＲゲー
ト４３の出力端子は、スキャンＦ／Ｆ４１，４２に新た
に設けられたＳＯ端子に接続されている。スキャンＦ／
Ｆ４１，４２のＳＯ端子は、図１に示すと同様の遅延要
素１４の入力端に接続されている。
【００２４】このような実施形態においても、先の実施
形態と同様の効果を得ることができる。さらに、スキャ
ンＦ／Ｆ４１，４２の内部にＯＲゲート４３を備えるこ
とにより、テスト回路をレイアウトする際に、図３に示
す実施形態では、スキャンＦ／Ｆ１１，１２とＯＲゲー
ト２１とが離れて配置される場合が想定されるが、この
実施形態ではそのようなことは回避される。このため、
スキャンＦ／Ｆ１１，１２とＯＲゲート２１が離れて配
置された場合に、両者を接続する配線が充放電される際
の消費電力を削減することができる。また、上述したよ
うに様々なタイプのスキャンＦ／Ｆを設けることによ
り、様々なデザインのテスト回路に対応することが可能
となる。
【００２５】なお、上記実施形態において、スキャンＦ
／Ｆ４１，４２の出力端子Ｑからスキャンデータを出力
する場合には、ＯＲゲート４３の他方の入力端子をスキ
ャンＦ／Ｆ４１，４２の反転出力端子ＱＮに代えて出力
端子Ｑに接続するようにすればよい。
【００２６】図６はこの発明の他の実施形態に係る低消
費電力テスト回路の構成を示す図である。この実施形態
の特徴とするところは、図１に示す実施形態において、
遅延要素１４の遅延量を減らしたことにある。図１の実
施形態においては、スキャンＦ／Ｆ１１，１２と遅延要
素１４との間にはＡＮＤゲート１３が挿入されている
が、ＡＮＤゲート１３を挿入することによりＡＮＤゲー
ト１段分の遅延が生じることになる。この遅延分だけ遅
延要素１４の遅延量を減らした遅延要素５１を設け、前
段のスキャンＦ／Ｆ１１の反転出力端ＱＮと次段のスキ
ャンＦ／Ｆ１２のＴＩ端子間の遅延量を、必要最低限の
量に設定している。
【００２７】このような実施形態においては、先の実施
形態と同様の効果を得ることができるとともに、遅延要
素５１を縦続接続されたバッファ回路やインバータ回路
で構成した場合には、回路の段数を削減することがで
き、ＡＮＤゲート１３の面積増加のオーバーヘッドを緩
和することができ、構成の小型化を実現することができ
る。なお、この実施形態は、上述した他の実施形態に適
用することも可能である。
【００２８】図７はこの発明の他の実施形態に係る低消
費電力テスト回路の構成を示す図である。この実施形態
の特徴とするところは、図１に示す実施形態において、
スキャンＦ／Ｆ１１の反転出力端子ＱＮから与えられる
出力を、ＡＮＤゲート１３の一方の入力端子に与えると
ともに、反転出力端子ＱＮからの出力を分岐して、通常
動作時に反転出力端子ＱＮの出力をテスト対象となる半
導体装置の他の回路に与えるようにしたことにある。
【００２９】このような実施形態においては、スキャン
Ｆ／Ｆ１１の反転出力端子ＱＮから与えられる出力を通
常動作時に使用することができるようになる。なお、こ
の実施形態は、上述した他の実施形態に適用することも
可能である。
【００３０】図８はこの発明の他の実施形態に係る低消
費電力テスト回路の構成を示す図である。この実施形態
の特徴とするところは、図１に示す実施形態におけるス
キャンＦ／Ｆ１１とスキャンＦ／Ｆ１２との間に設けら
れた遅延要素１４を配線７１の配線容量で構成したこと
にある。このような実施形態においても、遅延要素１４
をバッファ等の回路で構成することなく図１に示す実施
形態と同様の効果を得ることができる。
【００３１】なお、上記実施形態では、スキャンＦ／Ｆ
のＴＩ端子から与えられたスキャンデータをスキャンＦ
／Ｆの反転出力端子ＱＮから出力していたが、スキャン
Ｆ／Ｆの出力端子Ｑから出力するようにしてもよい。こ
のような場合には、上記実施形態においてスキャンＦ／
Ｆの出力端子Ｑと反転出力端子ＱＮの接続を入れ替える
ようにすればよい。
【００３２】
【発明の効果】以上説明したように、この発明によれ
ば、スキャンフリップフロップと遅延要素との間に、テ
スト動作時又はテスト動作におけるスキャン動作時にの
みスキャンデータを遅延要素に与えるゲート回路を挿入
するようにしたので、テスト動作時又はテスト動作にお
けるスキャン動作時以外の動作において遅延要素で電力
が消費されることは回避され、低消費電力のテスト回路
を実現することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態に係る低消費電力テスト
回路の構成を示す図である。
【図２】スキャンＦ／Ｆの構成を示す図である。
【図３】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図４】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図５】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図６】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図７】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図８】この発明の他の実施形態に係る低消費電力テス
ト回路の構成を示す図である。
【図９】テスト対象の半導体装置におけるスキャンＦ／
Ｆのチェーン接続を示す図である。
【図１０】従来の低消費電力テスト回路の構成を示す図
である。
【符号の説明】
１１，１２，３１，３２，４１，４２ スキャンＦ／Ｆ １３，３３ ＡＮＤゲート １４，５１ 遅延要素 １５ ＳＥ端子 １６ ＭＵＸ １７ ＤタイプＦ／Ｆ ２１，４３ ＯＲゲート ４４ インバータ ７１ 配線
フロントページの続き (72)発明者 宇佐美 公良 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 河邉 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 北原 健 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 2G132 AA05 AC14 AG12 AK24 AL00 5F038 CD09 DF08 DT02 DT04 DT06 EZ20 5J056 AA03 BB17 BB60 CC00 CC05 CC14 EE08 FF07 FF08 GG14

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 テスト動作時に、テスト入力端子に与え
    られたスキャンデータを入力し、入力されたスキャンデ
    ータを、通常動作時に出力を与える第１の出力端子又は
    第２の出力端子から出力する１相のスキャンフリップフ
    ロップと、 前記スキャンフリップフロップから出力されたスキャン
    データを遅延して次段のスキャンフリップフリップのテ
    スト入力端子に与える遅延要素と、 スキャンデータが出力される前記スキャンフリップフロ
    ップの第１の出力端子又は第２の出力端子と前記遅延要
    素との間に、テスト動作時又はテスト動作におけるスキ
    ャン動作時にのみスキャンデータを前記遅延要素に与え
    るゲート回路とを有することを特徴とする低消費電力テ
    スト回路。
  2. 【請求項２】 前記ゲート回路は、前記スキャンフリッ
    プフロップの内部に設けられ、 前記スキャンフリップフロップは、前記ゲート回路の出
    力が与えられる出力端子が設けられていることを特徴と
    する請求項１記載の低消費電力テスト回路。
JP2001339716A 2001-11-05 2001-11-05 低消費電力テスト回路 Abandoned JP2003139824A (ja)

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