KR0145797B1 - 병렬 출력 처리가 가능한 바운더리 스캔 구조 - Google Patents

Abstract

본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary-Scan Architecture)에 관한 것으로서, TCK 발생 제어부(30)는 TCK 발생 회로(40)로부터 TCK를 입력받아 집적 회로(1)에서 출력되는 TDO와 동일한 갯수의 TCK가 계수될 동안 TCK 발생신호를 출력하며, TCK 발생 회로(40)는 TCK 발생 신호와 시스템 클럭을 조합하여 집적 회로(1)에서 출력될 TDO의 갯수만큼 TCK를 형성하여 집적 회로(1)에 인가하므로써 집적 회로(1)로 하여금 TDO를 직병렬 시프트 레지스터(R1-R4)에 입력, 저장시킨다. 클럭 발생부(10)는 프로세서(2)의 어드레스를 디코딩하는 어드레스 디코더(3)로부터 병렬 출력신호를 입력받아 소정시간 지연시켜 레지스터 선택용 클럭으로서 출력하고, 선택 회로(20)는 레지스터 선택용 클럭을 계수하여 계수된 값과 병렬 출력신호를 조합하여 상기 직병렬출력 시프트 레지스터(R1-R4)들에 상기 TDO용 로딩신호를 순차적으로 인가하여 직병렬출력 시프트 레지스터(R1-R4)들이 TDO용 로딩신호에 따라 TDO들을 병렬로 출력하게 한다. 따라서, 본 발명은 시스템 클럭을 TCK로 이용하여 TDO를 직렬로 입력시켜 저장한 후에 병렬로 프로세서에 인가하므로 바운더리 스캐닝 속도를 향상시킬 수 있는 효과가 있다.

Description

병렬 출력 처리가 가능한 바운더리 스캔 구조

제1도는 종래의 바운더리 스캔 구조의 블럭도.

제2도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조의 블럭도.

제3도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조에 구성되는 클럭 발생부의 회로도.

제4도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조에 이루어지는 선택 회로도.

제5도 및 제7도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조의 주요부분의 파형도.

제6도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조에 구성되는 TCK 발생 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 집적회로 2 : 프로세서

3 : 어드레스 디코더 10 : 클럭 발생부

20 : 선택 회로 30 : TCK 발생 제어부

40 : TCK발생 회로

본 발명은 IEEE(Institute of Electrical and Electronics Engineers)에서 규정한 바운더리 스캔 구조(Boundary-Scan Architecture)에 관한 것으로서, 더욱 상세하게는 테스트 출력(Test Data Output)신호를 병렬로 처리하여 집적회로로부터 출력될 수 있는 병렬 출력 처리가 가능한 바운더리 스캔 구조에 관한 것이다.

IEEE에서는 집적 회로의 구성 요소들이 요구되는 기능을 정확히 수행하는지, 또는 각 구성 요소들이 정확하게 서로 연결되었는지, 또는 각 구성요소들이 요구되는 기능을 정확하게 수행할 수 있도록 상호작용을 하는지를 감시하는데 필요한 바운더리 스캔 구조를 IEEE 1149.1에 규정하였다.

이 규정에 의하면, 바운더리 스캔 구조에서는 테스트 클럭(Test Clock : 이하, TCK라함), 테스트 데이터 입력(Test Data Input : 이하 TDI라 함), 테스트 데이터 출력(Test Data Output : 이하, TDO라함) 및 테스트 모드 선택(Test Mode Select : 이하, TMS라함)신호들을 필요로 한다. 여기서, TCK는 IEEE 규정에 의한 집적 회로의 로직용 테스트 클럭이며, TDI는 상술한 규정의 집적 회로의 로직을 테스트하기 위한 테스트 명령 및 데이터를 의미한다. TDI는 TCK의 상승에지에서 샘플링되어 테스트하기 위한 로직에 인가된다.

또한, TDO는 상술한 규정에 의한 집적 회로의 테스트 수행후에 직렬로 출력되는 테스트 명령 및 데이터로서, TDO는 TCK의 하강 에지에서 상태가 변화되어야 한다. 또한, TMS는 상술한 규정에 의한 집적 회로의 로직을 테스트하기 위한 모드를 설정하는 신호로서, TCK의 상승 에지에서 샘플링되어 출력된다.

상술한 신호들을 이용하여 집적 회로를 바운더리 스캐닝하기 위한 종래의 간단한 구조가 제1도에 도시되어 있다.

도면에서 부호(1)는 상술한 바와 같은 TCK, TDI, TDO, TMS를 이용하여 바운더리 스캐닝을 하기 위한 집적 회로이며, 부호(2)는 집적 회로(1)를 바운더리 스캐닝하기 위한 프로세서이다. 프로세서(2)에 연결된 어드레스용 디코더(3)는 프로세서로부터 인가되는 어드레스 신호를 디코딩하여 D 플립플롭(D1-D4)에 선택적으로 클럭 신호를 인가하도록 구성되어 있다. 이때, D 플립플롭(D1-D3)의 입력 단자(D)는 프로세서(2)와 데이터 버스를 통하여 연결되어 있고, 그 출력 단자(Q)는 각각 TCK, TDI, TMS를 입력하기 위한 집적 회로(1)의 단자들(I1,I2,I3)에 연결되어 있다. 또한, D 플립플롭(D4)의 입력 단자(D)는 TDO를 출력하는 집적 회로(1)의 단자(O1)에 연결되어 있고, 그 출력 단자(Q)는 데이터 버스를 통하여 프로세서(2)와 연결되어 있다.

즉, 프로세서(2)는 데이터 버스를 통하여 TCK, TDI, TMS를 플립플롭(D1,D2,D3)에 각각 저장하여 두고, 어드레스 디코더(3)를 이용하여 D 플립플롭(D1,D2 또는 D3)에 선택적으로 클럭 신호를 인가하므로써, TCK에 동기시켜 TDI 또는 TMS를 집적 회로(1)에 인가하는 것이다. 또한, 프로세서(2)는 어드레스 디코더(3)를 이용하여 D 플립플롭(D4)에 선택적으로 클럭 신호를 인가하므로써, TCK에 동기되어 출력되는 집적 회로(1)의 TDO를 선택적으로 입력하는 것이다.

그러나, 이러한 바운더리 스캔 구조에서는 TDO가 TCK에 동기되어 집적회로로부터 직렬로 출력된다. 따라서, 집적 회로(1)가 TDO를 출력하는데는 많은 시간이 소요되므로 프로세서가 바운더리 스캐닝을 위한 시간을 과도하게 필요로 하는 문제가 있었다.

본 발명은 이러한 문제를 해결하기 위하여 안출한 것으로서, 본 발명의 목적은 프로세서를 위한 시스템 클럭을 TCK로 이용하여 TDO를 집적회로로부터 직렬로 입력받아 사전에 저장하여 두고, 저장된 TDO를 병렬로 출력하므로써, 프로세서가 바운더리 스캐닝을 빠른 시간내에 수행할 수 있는 병렬 출력 처리가 가능한 바운더리 스캔 구조를 제공하는데 있다.

이러한 목적을 달성하기 위한 본 발명의 특징은, 집적 회로에 대한 바운더리 스캐닝을 행한 후의 TDO를 출력시키는 장치로서, TCK 발생 신호와 시스템 클럭을 조합하여 TCK를 형성하고, TCK를 상기 집적 회로에 인가하는 TCK 발생 회로와; TCK 발생 회로로부터 TCK를 입력받아 집적 회로로부터 출력될 TDO의 갯수와 동일한 TCK가 계수될 때까지 TCK 발생신호를 출력하는 TCK발생 제어부와; TCK 발생 회로의 TCK에 동기되어 집적 회로의 TDO들을 직렬로 입력하여 저장하고, 저장된 TDO들을 TDO용 로딩신호에 따라 병렬로 출력하는 적어도 하나이상의 직병렬출력 시프트 레지스트들과; 병렬 출력 신호를 입력받아 레지스터 선택용 클럭을 순차적으로 출력하는 클럭 발생부와; 레지스터 선택용 클럭을 계수하여 계수된 값과 병렬 출력 신호를 조합하여 로딩신호를 병직렬 시프트 레지스터들에 순차적으로 인가하는 선택 회로를 구비하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.

이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 병렬 출력 처리가 가능한 바운더리 스캔 구조의 회로도로서, 종래와 동일한 집적 회로(1) 및 프로세서(2)외에 다수개의 병직렬 시프트 레지스터(R1,R2,R3,R4), 클럭 발생부(10), 선택 회로(20), TCK 발생 제어부(30) 및 TCK 발생 회로(40)를 포함한다.

이러한 구성에서 TCK 발생 제어부(30) 및 TCK 발생 회로(40)는 집적 회로(1)로부터 출력되는 TDO들을 시스템 클럭을 이용하여 직병렬출력 시프트 레지스터(R1,R2,R3,R4)에 직렬로 입력하여 저장하기 위한 것이며, 클럭 발생부(10) 및 선택회로(20)는 상기 직병렬출력 시프트 레지스터(R1,R2,R3,R4)에 저장된 TDO들을 병렬로 출력시키기 위한 것이다.

어드레스 디코더(3)는 프로세서(2)로부터 어드레스 버스(AB)를 통하여 인가되는 어드레스신호를 디코딩하여 후술하는 로딩 신호, 병렬 출력신호, 및 세트신호를 출력하게 구성된다.

이를 구체적으로 설명하면 상기 TCK 발생 제어부(30)는 제2도에 도시된 바와 같이 다운 카운터(31) 및 오아게이트(OR31)로 구성된다.

다운 카운터(31)는 어드레스 디코더(3)로부터 로딩 신호가 인가될 때에 프로세서(2)로부터 데이터 버스(DB)를 통하여 인가되는 데이터값을 로딩하며, 클럭 단자에 TCK 발생 회로(40)로부터 인가되는 TCK를 다운 카운팅하여 계수된 값을 단자(O1-On)로 출력한다.

이때, 다운 카운터(31)는 어드레스 디코더(3)로부터 로딩된 데이터 값으로부터 0까지 다운 카운팅이 되었을 때에 단자(O1-On)로 로우레벨의 로직을 출력하므로 오아게이트(OR31)는 다운 카운터(31)에 계수된 값이 0이 될 때에 로우레벨의 로직을 출력하게 된다. 어드레스 디코더(3)로부터 상기 다운 카운터(31)에 인가되는 데이터는 직병렬 시프트 레지스터(R1-R4)에 저장하고자하는 TDO의 갯수가 되어야 한다.

따라서, 제7도에 도시된 바와 같이 프로세서(2)로부터 하이레벨의 로딩 신호가 카운터(31)에 인가되면, 카운터(31)는 데이터 버스(DB)로부터 인가되는 데이터값(직병렬 시프트 레지스터(R1-R4)에 저장하고자 하는 TDO의 총갯수)을 TCK에 동기되어 다운 카운팅하며, 오아게이트(OR31)는 직병렬출력 시프트 레지스터(R1-R4)에 저장하고자하는 TDO의 총 갯수에 해당하는 TCK를 카운터(31)가 다운 카운팅하여 0될 때까지 하이레벨의 로직을 출력하는 것이다. 본 명세서에서는 오아게이트(OR31)에서 출력되는 하이레벨의 로직을 TCK 발생신호라 명칭하였다.

TCK 발생 제어부(30)로부터 TCK 발생신호를 인가받은 TCK 발생 회로(40)는 제6도에 도시된 바와 같이 두개의 D 플립플롭(D41,D42)와 두개의 앤드게이트(A41,A42)를 포함한다.

D 플립플롭(D41)은 인버터(I22)에 의하여 반전된 어드레스 디코더(3)의 세트신호에 의하여 세트되며, D 플립플롭(D22)은 인버터(I21)에 의하여 반전된 어드레스 디코더(3)의 클리어신호에 의하여 세트된다. 이러한 D 플립플롭(D21,D22)들은 각각 TCK 발생 제어부(30)로부터 인가되는 로우레벨의 TCK 발생신호에 의하여 리세트 되도록 구성되어 있다.

따라서, 어드레스 디코더(3)로부터 제4도에 도시된 바와 같이 하이레벨의 로딩 신호가 다운 카운터(31)에 인가되면, 다운 카운터(31)는 하이레벨의 상태로있게 된다. 이때, 어드레스 디코더(3)로부터 클리어신호가 플립플롭(D22)에 인가되면 플립플롭(D22)은 세트상태가 되어 로직(DFF42)을 출력한다.

이러한 상태에서 어드레스 디코더(3)로부터 세트신호가 출력되면, 플립플롭(D41)은 세트되어 하이레벨의 로직(DFF41)을 출력하므로 앤드게이트(A41)은 플립플롭(D41)의 하이레벨 출력에 동기되어 하이레벨의 로직을 앤드게이트(A42)에 인가한다. 이때, 앤드게이트(A42)의 일단에는 시스템 클럭(SCK)이 인가되므로 앤드게이트(A42)는 시스템 클럭(SCK)에 동기된 신호를 TCK로서 출력하는 것이다. 본 발명에서는 앤드게이트(A42)의 신호를 TCK로 사용하게 되며, TCK는 상술한 바와 같이 다운 카운터(31)의 클럭단자에 인가된다. 또한, 상기 앤드게이트(A41)의 출력은 프로세서의 인터럽트신호로 사용되므로써, 프로세서가 상술한 과정을 되풀이 할 수 있게 된다. 즉, 프로세서(2)는 단자(INT)에 인가되는 로우레벨의 로직을 인터럽트신호로 인식하게 구성되는 것이다.

이때, TCK 발생 제어부(30)의 오아게이트(OR31)는 프로세서(2)로부터 입력된 데이터에 해당하는 갯수의 TCK를 카운터(31)가 다운 카운팅한 후에 로우레벨의 로직 즉, TCK 발생신호를 출력하여 D 플립플롭(D41,D42)들을 리세트 시키므로, TCK 발생 회로(40)는 직병렬 시프트 레지스터(R1-R4)에 저장하고자하는 TDO의 갯수의 TCK만을 출력하게 된다.

이와 같이 TCK 발생 회로(40)에서 출력된 TCK는 직병렬출력 시프트 레지스터(R1-R4)의 클럭단자 및 집적 회로(1)의 TCK입력단자에 각각 인가되므로 집적 회로(1)는 TDO들을 TCK에 동기시켜 레지스터(R1-R4)에 인가한다. 이때, 집적 회로(1)에 제공되는 TCK들을 인버터(I23)로 반전시킨 이유는 TCK의 하강 에지에서 TDO들이 집적 회로(1)에서 출력되기 때문이다.

어드레스 디코더(3)에 연결되어 있는 클럭 발생부(10) 및 선택 회로(20)는 직병렬출력 시프트 레지스터(R1-R4)에 저장된 TDO들을 병렬로 출력시키기 위한 것이다.

어드레스 디코더(3)로부터 병렬 출력 신호를 인가받은 클럭 발생부(10)는 제3도에 도시된 바와 같이 D 플립플롭(D11,D12,D13)으로 구성되며, 이들 플립플롭(D11,D12,D13)들은 앤드게이트(A11)의 출력에 의하여 선택적으로 리세트되도록 구성되어 있다. 이때, 앤드게이트(A11)는 로우레벨의 리세트신호와 플립플롭(D13)의 반전단자(/Q)의 출력을 조합하여 출력하도록 구성되어 있다.

한편, 플립플롭(D11)은 병렬 출력 신호를 클럭으로 사용하며, 플립플롭(D12,D13)은 시스템 클럭(SCK)을 클럭으로 사용한다. 따라서, 어드레스 디코더(3)가 제7도에 도시한 바와 같이 하이레벨의 병렬 출력신호를 출력하면, 플립플롭(D11)은 병렬 출력 신호에 동기되어 하이레벨의 로직(DFF11)을 출력하고, 플립플롭(D12)은 다음번 시스템 클럭(SCK)의 상승에지에서 하이레벨의 로직(DFF12)을 출력한다. 이때, 플립플롭(D13)역시 그 다음번 시스템 클럭(SCK)의 상승에지에서 하이레벨의 로직(DFF13)을 출력하나 그 반전단자(/Q)의 로우레벨 로직에 의하여 플립플롭(D11,D12,D13)들은 리세트 된다.

본 발명에서는 상술한 플립플롭(D12)의 출력을 레지스터 선택용 클럭신호라 명칭하였다.

어드레스 디코더(3)로부터 클리어 신호 및 병렬 출력 신호를 입력받으며, 클럭 발생부(30)로부터 레지스터 선택용 클럭신호를 인가받은 선택회로(20)는 제4도에 도시된 바와 2진 카운터(21), 디멀티플렉서(22) 및 다수개의 앤드게이트(A21,A22,A23,A24)들로 구성되어 있다.

이를 구체적으로 설명하면, 카운터(21)는 제5도에 도시된 바와 같이 인버터(I21)에 의하여 반전된 어드레스 디코더(3)의 클리어신호에 의하여 클리어되며, 상기 레지스터 선택용 클럭신호를 클럭으로 사용하여 입력된 클럭의 갯수를 단자(DM1-DM4)를 통하여 출력하게 구성된다. 이때, 디멀티플렉서(22)는 카운터(21)의 출력을 조합하여 앤드게이트(A21-A24)에 순차적으로 하이레벨의 로직을 출력하도록 구성된다.

따라서, 카운터(21)가 클리어신호에 의하여 클리어된 상태에서 디멀티플렉서(22)는 도시된 바와 같이 단자(DM1)를 통하여 하이레벨의 로직을 출력하나, 레지스터 선택용 클럭신호(DFF12)가 카운터(21)에 입력되면, 카운터(21)는 계수값을 1증가시키므로 디멀티플렉서(22)는 단자(DM2)를 통하여 하이레벨의 로직을 출력한다. 즉, 클럭신호(DFF22)가 카운터(21)에 입력될 때마다 디멀티플렉서(22)는 단자(DM1-DM4)를 통하여 순차적으로 하이레벨의 로직을 출력하는 것이다.

이때, 앤드게이트(A21-A24)들은 디멀티플렉서(22)의 단자(DM1-DM4)의 출력과, 병렬 출력 신호들을 논리곱하여 출력하므로 앤드게이트(A21-A24)들은 레지스터 선택용 클럭신호(DFF11-14)가 클럭 발생부(20)에 인가될 때마다 순차적으로 하이레벨의 로직을 출력하는 것이다. 본 명세서에서는 앤드게이트(A21-A24)들이 출력하는 하이레벨의 로직을 TDO용 로딩신호라 명칭하였다.

상술한 선택회로(20)로부터 로딩신호를 입력하는 직병렬출력 시프트 레지스터(R1-R4)들은 프로세서(2)와 데이터 버스를 통하여 연결되어 있으며 단자(OE)에 TDO용 로딩신호가 인가될 때마다 데이터 버스를 통하여 TDO들을 병렬로 출력하도록 구성되어 있다. 이때, 레지스터(R1-R4)에는 앤드게이트(A21-A24)에 의하여 순차적으로 TDO용 로딩신호가 인가되므로 레지스터(R1-R4)들은 순차적으로 TDO들을 병렬로 출력하게 된다.

상술한 설명에서 알 수 있는 바와 같이 본 발명은 시스템 클럭을 TCK로 이용하여 집적 회로(1)의 TDO들을 레지스터(R1-R4)에 직렬로 입력, 저장시킨 후에 저장된 TDO들을 병렬로 프로세서(2)에 인가하는 구조임을 알 수 있다. 통상적으로 시스템 클럭의 주파수는 대단히 높으므로 프로세서가 소프트웨어 처리에 의해 TDO를 읽어내는 종래의 방법보다 바운더리 스캐닝 속도가 빨라짐을 알 수 있다.

이와 같이 본 발명은 시스템 클럭을 TCK으로 이용하여 TDO를 직렬로 입력시켜 저장한 후에 병렬로 프로세서에서 읽어냄으로써 바운더리 스캐닝 속도를 향상시킬 수 있는 효과가 있다.

Claims (5)

1. 집적 회로(1)에 대한 바운더리 스캐닝을 행한 후의 TDO를 출력시키는 장치로서, TCK 발생 신호와 시스템 클럭을 조합하여 TCK를 형성하고, TCK를 상기 집적 회로(1)에 인가하는 TCK 발생 회로(40)와; TCK 발생 회로(40)로부터 TCK를 입력받아 상기 집적 회로(1)로부터 출력될 TDO의 갯수와 동일한 TCK가 계수될 때까지 TCK 발생신호를 출력하는 TCK발생 제어부(30)와; 상기 TCK 발생 회로(40)의 TCK에 동기되어 상기 집적 회로(1)의 TDO들을 직렬로 입력하여 저장하고, 저장된 TDO들을 TDO용 로딩신호에 따라 병렬로 출력하는 적어도 하나이상의 직병렬출력 시프트 레지스터(R1-R4)들과; 상기 병렬 출력 신호를 입력받아 레지스터 선택용 클럭을 순차적으로 출력하는 클럭 발생부(10)와; 상기 레지스터 선택용 클럭을 계수하여 계수된 값과 병렬 출력 신호를 조합하여 TDO용 로딩신호를 상기 병직렬 시프트 레지스터(R1-R4)들에 순차적으로 인가하는 선택 회로(2)를 구비하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.
2. 제1항에 있어서, 상기 TCK 발생 회로(40)는, 세트 신호에 따라 선택적으로 세트되며, 상기 TCK 발생 신호에 따라 선택적으로 리세트되는 제1D 플립플롭(D41)과; 클리어신호에 따라 선택적으로 세트되며, 상기 TCK 발생 신호에 따라 선택적으로 리세트되는 제2D 플립플롭(D42)과; 상기 제1,2 D 플립플롭(D41,D42)의 출력을 조합하는 제1앤드게이트(A41)와; 상기 제1앤드게이트(A41)의 출력과 시스템 클럭을 조합하여 TCK로서 출력하는 제2앤드게이트(A42)를 구비하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.
3. 제1항에 있어서, 상기 TCK 발생 제어부(30)는, 입력되는 데이터에 대응하는 갯수의 TCK를 다운 카운팅하는 다운 카운터(31)와; 상기 카운터(31)의 출력을 조합하여 상기 다운 카운터(31)가 입력된 데이터에 대응하는 갯수의 TCK를 다운 카운팅할 때까지 상기 TCK 발생신호를 출력하는 오아게이트(OR31)를 구비하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.
4. 제1항에 있어서, 상기 클럭 발생부(10)는, 병렬 출력 신호를 클럭으로 이용하는 제3 D 플립플롭(D11)과; 상기 제3 D 플립플롭(D11)의 출력을 입력으로하며, 시스템 클럭을 클럭으로 이용하여 레지스터 선택용 클럭신호를 출력하는 제4 D 플립플롭(D12)과; 상기 제4 D 플립플롭(D12)의 레지스터 선택용 클럭을 입력으로하며, 시스템 클럭을 클럭으로 이용하는 제5 D 플립플롭(D13)과; 상기 제5 D 플립플롭(D13)의 반전출력과 리세트신호를 논리곱하여 상기 제3,4,5 D 플립플롭(D11-D13)을 선택적으로 리세트시키는 제3 앤드게이트(A11)를 구비하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.
5. 제1항에 있어서, 사기 선택회로(20)는, 상기 클리어신호에 의하여 클리어되며, 상기 레지스터 선택용 클럭신호를 2진 계수하여 출력하는 2진 카운터(21)와; 상기 카운터(21)의 출력을 조합하여 출력하는 디멀티플렉서(22)와; 상기 디멀티플렉서(22)의 출력과 상기 병렬 출력 신호를 조합하여 상기 직병렬출력 시프트 레지스터(R1-R4)들 각각에 TDO용 로딩신호를 인가하며, 상기 직병렬출력 시프트 레지스터(R1-R4)와 동일한 갯수의 앤드게이트(A21-A24)들을 포함하는 병렬 출력 처리가 가능한 바운더리 스캔 구조.