JP2009288056A - スキャン出力信号遮断機能付きスキャンフリップフロップ - Google Patents
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Abstract
【解決手段】 スキャン出力信号遮断機能付きスキャンフリップフロップ1a乃至1cには、スキャンフリップフロップ10、Nch絶縁ゲート型電界効果トランジスタNT1、及びPch絶縁ゲート型電界効果トランジスタPT1が設けられる。Nch絶縁ゲート型電界効果トランジスタNT1はスキャンフリップフロップ10の出力側に設けられ、テストイネーブル信号Test Enableがディセーブル状態のときにオフし、出力信号を出力しない。Pch絶縁ゲート型電界効果トランジスタPT1は高電位側電源VDDとNch絶縁ゲート型電界効果トランジスタNT1の出力側の間に設けられ、テストイネーブル信号Test Enableがディセーブル状態のときにオンし、SOポートを“High”レベルに設定する。
【選択図】図2
Description
V1=VNH/ ・・・・・・・・・・・・式(1)
と設定した場合、Nch絶縁ゲート型電界効果トランジスタNT1がオンしたときに発生する出力側(ノードN7)の“High”レベルの低下(略Nch絶縁ゲート型電界効果トランジスタNT1の閾値電圧の絶対値分低下)が発生する。
V1>VNH ・・・・・・・・・・・・式(2)
と設定している。このため、Nch絶縁ゲート型電界効果トランジスタNT1がオンしたときに発生する出力側(ノードN7)の“High”レベルの低下を抑制することができる。
0<ΔT<(T1/2) ・・・・・・・・・・・・式(3)
の範囲に設定する。ここでは、ΔTを(T1/4)に設定している。なお、システムクロック信号SCLK及びテストイネーブル信号Test Enableの“High”レベル期間THと“Low”レベル期間TLを同一(デューティ50%、50%)に設定している。
2a、2b 論理回路部
10 スキャンフリップフロップ
50、50a 半導体集積回路
CBUFF1 クロックバッファ
CLK1、CLKB クロック信号
CINV11〜14 クロックドインバータ
Data In データ入力信号
Data Out データ出力信号
INV1〜3、INV11、INV12、INV21 インバータ
MLATCH1 マスターラッチ回路
MUX1 マルチプレクサ
N1〜7 ノード
NT1 Nch絶縁ゲート型電界効果トランジスタ
PT1、PT11 Pch絶縁ゲート型電界効果トランジスタ
Scan In スキャン入力信号
Scan Out スキャン出力信号
SCLK システムクロック信号
SLATCH1 スレーブラッチ回路
Test Enable テストイネーブル信号
T1 1周期
TH “High”レベル期間
TL “Low”レベル期間
V1 テストイネーブル信号の“High”レベル電圧
VDD 高電位側電源
VNH フリップフロップ内のノードの“High”レベル電圧
ΔT 信号の位相差
Claims (5)
- 通常データ信号、スキャンデータ信号、テストイネーブル信号、及びシステムクロック信号が入力され、前記テストイネーブル信号がディセーブル状態のとき、前記システムクロック信号に基づいて前記通常データ信号を取り込んで保持し、保持した通常データ信号をデータ出力信号として第1の出力端子に出力し、前記テストイネーブル信号がイネーブル状態のとき、前記システムクロック信号に基づいて前記スキャンデータ信号を取り込んで保持し、保持したスキャンデータ信号をスキャン出力信号として出力するスキャンフリップフロップと、
前記スキャンフリップフロップの出力側に設けられ、前記テストイネーブル信号がイネーブル状態のとき、前記スキャン出力信号を第2の出力端子に出力し、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号の出力を停止するスキャン出力信号遮断手段と、
高電位側電源と前記スキャン出力信号遮断手段の出力側の間に設けられ、前記テストイネーブル信号がディセーブル状態のとき、前記スキャン出力信号遮断手段の出力を固定した電位に設定し、固定された電位を前記第2の出力端子に出力する固定電位設定手段と、
を具備することを特徴とするスキャン出力信号遮断機能付きスキャンフリップフロップ。 - 前記テストイネーブル信号のハイレベルの電圧を前記スキャンフリップフロップ内のノードのハイレベル電圧よりも高く設定して、前記スキャン出力信号遮断手段から出力される前記スキャン出力信号のハイレベルを安定化させることを特徴とする請求項1に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
- 前記システムクロック信号と前記テストイネーブル信号を同一の周期(T1)に設定し、且つ前記システムクロック信号の立ち上がりエッジを前記テストイネーブル信号の立ち上がりエッジよりも遅延させ、遅延させる時間をゼロよりも大きく、周期(T1)の(1/2)よりも小さな範囲に設定することを特徴とする請求項1又は2に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
- 前記スキャン出力信号遮断手段は、第1のNch絶縁ゲート型電界効果トランジスタ、第1のPch絶縁ゲート型電界効果トランジスタ、或いはトランスファーゲートであり、前記第1のPch絶縁ゲート型電界効果トランジスタのゲートに入力される信号は前記第1のNch絶縁ゲート型電界効果トランジスタのゲートに入力される反転信号であることを特徴とする請求項1乃至3のいずれか1項に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
- 前記固定電位設定手段は、第2のPch絶縁ゲート型電界効果トランジスタ或いは第2のNch絶縁ゲート型電界効果トランジスタであり、前記第2のNch絶縁ゲート型電界効果トランジスタのゲートに入力される信号は前記第2のPch絶縁ゲート型電界効果トランジスタのゲートに入力される反転信号であることを特徴とする請求項1乃至4のいずれか1項に記載のスキャン出力信号遮断機能付きスキャンフリップフロップ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008140610A JP2009288056A (ja) | 2008-05-29 | 2008-05-29 | スキャン出力信号遮断機能付きスキャンフリップフロップ |
US12/466,600 US20090300448A1 (en) | 2008-05-29 | 2009-05-15 | Scan flip-flop device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008140610A JP2009288056A (ja) | 2008-05-29 | 2008-05-29 | スキャン出力信号遮断機能付きスキャンフリップフロップ |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009288056A true JP2009288056A (ja) | 2009-12-10 |
Family
ID=41381342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008140610A Pending JP2009288056A (ja) | 2008-05-29 | 2008-05-29 | スキャン出力信号遮断機能付きスキャンフリップフロップ |
Country Status (2)
Country | Link |
---|---|
US (1) | US20090300448A1 (ja) |
JP (1) | JP2009288056A (ja) |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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