CN111354414B - 一种存储器感应电压测试电路及测试方法 - Google Patents

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Abstract

本申请提供一种存储器感应电压测试电路及测试方法，所述测试电路包括电压传输模块，利用页缓冲器中的SO节点的电压即为锁存器的第二输入端的翻转电压，再基于锁存器的对称性，等价到锁存器第一输入端rst_sa_latch节点上的电压，最后利用电压传输模块，在测试时，将电压传输模块的第一输入端电压传输至锁存器的第一输入端，从而测试得到电压传输模块的第一输入端电压即可得到翻转电压大小。即利用电压传输模块的第一输入端电压传输到锁存器的第一输入端上，进而测试翻转电压，实现SO节点的实际翻转电压大小的测试。

Description

一种存储器感应电压测试电路及测试方法
技术领域
本发明涉及半导体器件测试技术领域，尤其涉及一种存储器感应电压测试电路及测试方法。
背景技术
3D NAND Flash的页缓冲器用于存储对阵列执行编程验证操作或读操作之后的数据。3D NAND Flash编程方式采用增量步进编程脉冲(Incremental Step Program Pulse，ISPP)进行编程。
如图1所示为页缓冲器结构示意图；包括锁存器S、预充电路C1、MOS电路C2和电容Cso，其中，所述锁存器S包括：第一反相器F1、第二反相器F2、第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4；如图1所示，第一反相器F1的输入端与第二反相器F2的输出端相连，并与第三晶体管 M3的第一端相连，第三晶体管M3的第二端与第四晶体管M4的第二端、第一晶体管M1的第一端和第二晶体管M2的第一端相连；第一晶体管M1的控制端作为锁存器的第一输入端rst_sa_latch；第三晶体管M3的控制端作为锁存器的第三输入端set_s；第四晶体管M4的第一端与第一反相器的输出端、第二反相器的输入端相连，第四晶体管M4的控制端作为锁存器的第四输入端rst_s；第一晶体管M1和第二晶体管M2的第二端均接地；第二晶体管M2的控制端作为锁存器的第二输入端——也即翻转电压(也即感应电压)节点Vtrip；第二晶体管M2的控制端同时与电容Cso的一个极板相连，并同时与预充电路的输出端和 MOS电路的输入端相连，图1中采用节点SO表示。所述MOS电路的输出端与存储单元的位线BL_INT相连。
如图2所示，为读操作时存储单元的电压偏置方式。请参见图1和图2，在执行编程验证或读操作之前，预充电路(Precharge circuit)会将SO节点充电至VDD电压，之后关断预充电路。而在对存储单元施加编程验证电压或读电压时，SO节点通过存储单元进行放电，放电时间为tSODev，放电电流为Ich_ref。放电结束后，给锁存器的第四输入端rst_s或第三输入端set_s高电平脉冲后存储单元信息记录到S锁存器中。
其中，锁存器翻转电压Vtrip定义为：给第四输入端rst_s或第三输入端set_s 高电平脉冲后能够使S latch锁存器值翻转的最小SO节点电压。
典型工艺角下锁存器翻转电压Vtrip_TT满足如下公式：ΔVSO＝VDD- Vtrip_TT＝tSODev*Ich_ref/Cso，其中，ΔVSO指SO节点经过放电时间tSODev前后的电压变化量，执行编程验证或读操作之前，预充电路会先把SO节点充电至VDD。
但是由于工艺偏差往往导致实际翻转电压Vtrip高于典型工艺角下的 Vtrip_TT，同一验证电压下，典型工艺角下能够验证通过的存储单元在Vtrip变高之后可能会验证不通过，导致需要施加更高的编程电压使对应的存储单元的阈值电压被编的更高。
由于工艺偏差导致某些批次芯片的页缓冲器的实际翻转电压Vtrip电压变高。当页缓冲器的实际翻转电压Vtrip变高之后，对于同一编程验证电压，若放电时间tSODev不变，对于在典型工艺角下施加了某个编程脉冲之后刚好已经编程到位的慢速存储单元，例如图3所示A点阈值电压对应的某些存储单元，会由于实际翻转电压Vtrip电压变高，在步进编程脉冲编程方式下继续对这些慢速存储单元进行编程。
如图4所示，在典型工艺下放电电流等于Ich_ref且放电时间为tSODev时的存储单元刚好编程通过，若工艺变差导致实际翻转电压Vtrip变高，已达到预期阈值电压的存储单元无法被电路判定为编程通过，导致这些存储单元需要施加更多的编程脉冲和更高的编程电压。
实际翻转电压Vtrip电压变高之后，存储单元的阈值电压会被编程到更高的状态，从而降低存储单元的性能和可靠性。
但是实际翻转电压Vtrip为SO节点电压存在不容易测量的问题，导致无法监测得到存储器的实际翻转电压，从而影响存储单元的性能和可靠性。
发明内容
有鉴于此，本发明提供一种存储器感应电压测试电路及测试方法，以解决现有技术中实际翻转电压不容易测量，而影响存储单元的性能和可靠性的问题。
为实现上述目的，本发明提供如下技术方案：
一种存储器感应电压测试电路，与所述存储器内的页缓冲器相连，所述测试电路包括：
电压传输模块，所述电压传输模块与所述存储器的页缓冲器的第一输入端相连；
所述电压传输模块包括第一输入端、第二输入端、电源端、输出端和控制端；
所述电源端接收电源电压输入；
所述电压传输模块在所述控制端的控制下，选择将所述电压传输模块的第一输入端电压或者将所述电压传输模块的第二输入端电压输出至所述页缓冲器的第一输入端；
当选择将所述电压传输模块的第一输入端电压传输至所述页缓冲器的第一输入端时，所述电压传输模块的第一输入端电压用于测试所述页缓冲器的翻转电压。
优选地，所述电压传输模块为二选一选择器。
优选地，所述二选一选择器包括：
第一反相器、第二反相器、第一传输门、第二传输门、第一晶体管、第二晶体管和第三晶体管；
所述第一反相器的输入端作为所述电压传输模块的控制端；
所述第一反相器的输出端与所述第二反相器的输入端相连，并与所述第一传输门的P型晶体管的控制端以及所述第二传输门的P型晶体管的控制端相连；
所述第一传输门的第一端作为所述电压传输模块的第一输入端；
所述第一传输门的第二端与所述第一晶体管的第二端、所述第二传输门的第一端以及所述第二晶体管的第一端相连；
所述第二反相器的输出端与所述第一传输门的N型晶体管的控制端、所述第一晶体管的控制端、所述第二传输门的N型晶体管的控制端相连；
所述第二晶体管的控制端与所述第三晶体管的控制端相连，作为所述电压传输模块的第二输入端；
所述第二传输门的第二端与所述第三晶体管的第一端以及所述第二晶体管的第二端相连，作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连；
所述第三晶体管的第二端接地。
优选地，所述第一晶体管和所述第二晶体管为PMOS管；所述第三晶体管为NMOS管。
优选地，所述二选一选择器包括：
第三反相器、第三传输门、第四传输门、第四晶体管、第五晶体管和第六晶体管；
所述第三反相器的输入端作为所述电压传输模块的控制端，并与所述第三传输门的N型晶体管的控制端、所述第四晶体管的控制端、所述第四传输门的N型晶体管的控制端相连；
所述第三反相器的输出端与所述第三传输门的P型晶体管的控制端以及所述第二传输门的P型晶体管的控制端相连；
所述第三传输门的第一端作为所述电压传输模块的第一输入端；
所述第三传输门的第二端与所述第四晶体管的第二端、所述第四传输门的第一端以及所述第五晶体管的第一端相连；
所述第五晶体管的控制端与所述第六晶体管的控制端相连，作为所述电压传输模块的第二输入端；
所述第四传输门的第二端与所述第六晶体管的第一端以及所述第五晶体管的第二端相连，作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连；
所述第六晶体管的第二端接地。
优选地，所述第四晶体管和所述第五晶体管为PMOS管；所述第六晶体管为NMOS管。
优选地，所述二选一选择器包括：
第四反相器、第五传输门、第六传输门、第七晶体管、第八晶体管和第九晶体管；
所述第四反相器的输入端作为所述电压传输模块的控制端，并与所述第五传输门的N型晶体管的控制端、所述第七晶体管的控制端相连；
所述第四反相器的输出端与所述第五传输门的P型晶体管的控制端相连；
所述第五传输门的第一端作为所述电压传输模块的第一输入端；
所述第七晶体管的第一端作为所述电压传输模块的电源电压端，所述第七晶体管的第二端与所述第八晶体管的第一端相连；
所述第八晶体管和所述第九晶体管的控制端相连，作为所述电压传输模块的第二输入端；且第八晶体管的第二端与所述第九晶体管的第一端相连，并与所述第五传输门的第二端、以及所述第六传输门的第一端相连；
所述第九晶体管的第二端接地；
所述第六传输门的N型晶体管的控制端接电源电压，所述第六传输门的P型晶体管的控制端接地，所述第六传输门的第二端作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连。
优选地，所述第七晶体管和所述第八晶体管为PMOS管；所述第九晶体管为NMOS管。
本发明还提供一种存储器感应电压测试方法，应用于上面任意一项所述的存储器感应电压测试电路，所述存储器感应电压测试方法包括：
开始计数，并设置初始计数为0；
复位锁存器为0；
初始化电压传输模块的第一输入端电压，控制所述电压传输模块的控制端电压为高电平；
触发锁存器的第三输入端电压，并读数据到锁存器；
判断是否存在一半锁存器翻转；
若是，则将所述电压传输模块的第一输入端电压赋值给翻转电压，同时计数加1；
判断计数是否小于预设值；
若是，则返回所述复位锁存器为0的步骤；
若否，则计算翻转电压的平均值、计算放电时间以及将所述放电时间写回芯片；
若否，则调整所述电压传输模块的第一输入端电压大小，并返回所述触发锁存器的第三输入端电压，并读数据到锁存器的步骤。
经由上述的技术方案可知，本发明提供的测试电路，包括电压传输模块，利用页缓冲器中的SO节点的电压即为锁存器的第二输入端的翻转电压，再基于锁存器的对称性，等价到锁存器第一输入端rst_sa_latch节点上的电压，最后利用电压传输模块，在测试时，将电压传输模块的第一输入端电压传输至锁存器的第一输入端，从而测试得到电压传输模块的第一输入端电压即可得到翻转电压大小。即利用电压传输模块的第一输入端电压传输到锁存器的第一输入端上，进而测试翻转电压，实现SO节点的实际翻转电压大小的测试。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的页缓冲器的结构示意图；
图2为读操作时存储单元电压偏置情况；
图3为实际翻转电压变高之后编程单元阈值电压变化情况；
图4为不同实际翻转电压以及不同阈值电压下存储单元放电电流示意图；
图5为本发明实施例提供的一种存储器感应电压测试电路结构示意图；
图6为本发明实施例提供的一种具体的存储器感应电压测试电路结构示意图；
图7为本发明实施例提供的另一种具体的存储器感应电压测试电路结构示意图；
图8为本发明实施例提供的又一种具体的存储器感应电压测试电路结构示意图；
图9为本发明实施例提供的一种存储器感应电压测试方法流程图。
具体实施方式
正如背景技术部分所述，存储器的实际翻转电压Vtrip为SO节点电压，存在不容易测量的问题，导致无法监测得到存储器的实际翻转电压，从而影响存储单元的性能和可靠性。
发明人发现，这是由于SO节点是NAND Flash在执行读操作或编程验证等操作的关键点，如果设计电路将SO节点连接到测试机台会影响该节点的电容等寄生参数，最终影响NAND Flash芯片的正常工作。
基于此，本发明实施例提供一种存储器感应电压测试电路，所述测试电路与存储器内的页缓冲器相连，所述测试电路包括：
电压传输模块，所述电压传输模块与所述存储器的页缓冲器的第一输入端相连；
所述电压传输模块包括第一输入端、第二输入端、电源端、输出端和控制端；
所述电源端接收电源电压输入；
所述电压传输模块在所述控制端的控制下，选择将所述电压传输模块的第一输入端电压或者将所述电压传输模块的第二输入端电压输出至所述页缓冲器的第一输入端；
当选择将所述电压传输模块的第一输入端电压传输至所述页缓冲器的第一输入端时，所述电压传输模块的第一输入端电压用于测试所述页缓冲器的翻转电压。
本发明提供的测试电路，包括电压传输模块，利用页缓冲器中的SO节点的电压即为锁存器的第二输入端的翻转电压，再基于锁存器的对称性，等价到锁存器第一输入端rst_sa_latch节点上的电压，最后利用电压传输模块，在测试时，将电压传输模块的第一输入端电压传输至锁存器的第一输入端，从而测试得到电压传输模块的第一输入端电压即可得到翻转电压大小。即利用电压传输模块的第一输入端电压传输到锁存器的第一输入端上，进而测试翻转电压，实现SO节点的实际翻转电压大小的测试。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图5，图5为本发明实施例提供的一种存储器感应电压测试电路结构示意图；所述测试电路包括电压传输模块，电压传输模块10与存储器内的页缓冲器S相连；如图5所示，电压传输模块10与页缓冲器的第一输入端 rst_sa_latch相连，需要说明的是，图5中采用S锁存器S代替页缓冲器。
本实施例中不限定电压传输模块10的具体结构，只要能够实现电压传输功能即可，具体的，电压传输模块10包括第一输入端Mon_pad、第二输入端en、电源端VDD、输出端Mon_pad_or_en和控制端Vtrip_ctl；其中，电源端接收电源电压VDD输入，本实施例中电压传输模块10能够在控制端的控制下，选择将电压传输模块10的第一输入端电压Mon_pad或者将电压传输模块10的第二输入端电压en输出至页缓冲器的第一输入端；也即，电压传输模块10的输出端输出的电压为第一输入端电压或者第二输入端电压，且，具体输出什么电压是由控制端Vtrip_ctl控制输出。而且，当控制选择将电压传输模块10的第一输入端Mon_pad电压传输至页缓冲器的第一输入端rst_sa_latch时，该测试电路用于测试得到页缓冲器的翻转电压。而当控制选择将电压传输模块10的第二输入端en电压传输至页缓冲器的第一输入端rst_sa_latch时，测试电路作为用户模式正常使用。
具体的，请参见表1，表1为图5所示存储器感应电压测试电路的真值表。
表1存储器感应电压测试电路的真值表
用户模式 测试模式
Vtrip_ctl 0 1
en 0或1 0
rst_sa_latch 1或0 Mon_pad
基于上述真值表，说明本实施例中提供的测试电路的工作原理，具体包括：
请参见图5以及表1，图5中电压传输模块10为二选一选择器结构，其输出端连接页缓冲器中的S锁存器S。Mon_pad、en和Vtrip_ctl信号为电压传输模块 10的输入信号，其中Vtrip_ctl为控制信号。当Vtrip_ctl为0时，电压信号en经过选择器后传输给S锁存器S的第一输入端，也即信号端rst_sa_latch，此时测试电路进入用户模式；当Vtrip_ctl为1时，电路进入测试模式，电压信号Mon_pad 经过选择器后传输到S锁存器S的第一输入端，也即信号端rst_sa_latch，扫描 Mon_pad电压以找到使S锁存器翻转的Mon_pad电压，并把该电压记录为Vtrip，最终测试得到页缓冲器的实际翻转电压。
综上所述，本实施例中提供的测试电路工作原理包括：
用户模式：Vtrip_ctl为0，rst_sa_latch节点上的电压取决于en信号。
测试模式：
Vtrip_ctl为1，Mon_pad电压传输到rst_sa_latch节点。
扫描Mon_pad电压以找到使锁存器翻转的Mon_pad电压，把该电压记录为 Vtrip。
公式计算放电时间tSODev：tSODev＝ΔVSO*Cso/Ich_ref＝(VDD-Vtrip)*Cso/Ich_ref
通过上述测试电路和测试电路工作原理即可测试得到SO节点的实际翻转电压Vtrip，以及根据公式计算得到放电时间tSODev。
也即本发明提供的测试电路，包括电压传输模块，利用页缓冲器中的SO 节点的电压即为锁存器的第二输入端的翻转电压，再基于锁存器的对称性，等价到锁存器第一输入端rst_sa_latch节点上的电压，最后利用电压传输模块，在测试时，将电压传输模块的第一输入端电压传输至锁存器的第一输入端，从而测试得到电压传输模块的第一输入端电压即可得到翻转电压大小。即利用电压传输模块的第一输入端电压传输到锁存器的第一输入端上，进而测试翻转电压，实现SO节点的实际翻转电压大小的测试。
需要说明的是，本发明实施例中不限定电压传输模块的具体实现方式，可选的，如图6所示，图6为本发明实施例提供的一种存储器感应电压测试电路具体结构示意图；本发明实施例中存储器感应电压测试电路具体包括：第一反相器I1、第二反相器I2、第一传输门TG1、第二传输门TG2、第一晶体管 MP1、第二晶体管MP2和第三晶体管MN1。
其中，第一反相器I1的输入端作为电压传输模块的控制端；第一反相器 I1的输出端与第二反相器I2的输入端相连，并与第一传输门TG1的P型晶体管的控制端以及第二传输门TG2的P型晶体管的控制端相连；第一传输门TG1 的第一端作为电压传输模块的第一输入端；第一传输门TG1的第二端与第一晶体管MP1的第二端、第二传输门TG2的第一端以及第二晶体管MP2的第一端相连；第二反相器I2的输出端与第一传输门TG1的N型晶体管的控制端、第一晶体管MP1的控制端、第二传输门TG2的N型晶体管的控制端相连；第二晶体管MP2的控制端与第三晶体管MN1的控制端相连，作为电压传输模块的第二输入端；第二传输门TG2的第二端与第三晶体管MN1的第一端以及第二晶体管MP2的第二端相连，作为电压传输模块的输出端与页缓冲器的第一输入端相连；第三晶体管MN1的第二端接地。
需要说明的是，在本实施中，不限定第一晶体管、第二晶体管和第三晶体管的具体类型，可选的，所述第一晶体管为PMOS管，第二晶体管也为PMOS 管，第三晶体管为NMOS管。
图6所示的测试电路工作原理为：
用户模式：控制端Vtrip_ctl为0，第一晶体管MP1打开，第一传输门TG1 和第二传输门TG2关闭，电源电压Vdd经第一晶体管MP1传输到Mon_or_Vdd 节点，当en为0时，第二晶体管MP2打开，第三晶体管MN1关闭，电源电压Vdd 信号经第二晶体管MP2传输到信号端rst_sa_latch；当en为1时，第二晶体管MP2 关闭，第三晶体管MN1开启，GND信号经第三晶体管MN1传输到信号端 rst_sa_latch。
测试模式：控制端Vtrip_ctl为1，第一晶体管MP1关闭，第一传输门TG1 和第二传输门TG2开启，第一输入端Mon_pad电压经第一传输门TG1传输到 Mon_or_Vdd节点，当en为0时，第二晶体管MP2打开，第三晶体管MN1关闭，第一输入端Mon_pad信号经第二晶体管MP2和第二传输门TG2传输到信号端 rst_sa_latch；扫描Mon_pad电压信号以找到使S锁存器翻转的Mon_pad电压，并把该电压记录为Vtrip。
在本发明的另一个实施例中，请参见图7，图7为本发明实施例提供的另一种存储器感应电压测试电路具体结构示意图；本发明实施例中存储器感应电压测试电路具体包括：第三反相器I3、第三传输门TG3、第四传输门TG4、第四晶体管MP4、第五晶体管MP5和第六晶体管MN6。
其中，第三反相器I3的输入端作为电压传输模块的控制端，并与第三传输门TG3的N型晶体管的控制端、第四晶体管MP4的控制端、第四传输门TG4的 N型晶体管的控制端相连；第三反相器I3的输出端与第三传输门TG3的P型晶体管的控制端以及第二传输门的P型晶体管的控制端相连；第三传输门TG3的第一端作为电压传输模块的第一输入端；第三传输门TG3的第二端与第四晶体管MP4的第二端、第四传输门TG4的第一端以及第五晶体管MP5的第一端相连；第五晶体管MP5的控制端与第六晶体管MN6的控制端相连，作为电压传输模块的第二输入端；第四传输门TG4的第二端与第六晶体管MN6的第一端以及第五晶体管MP5的第二端相连，作为电压传输模块的输出端与页缓冲器的第一输入端相连；第六晶体管MN6的第二端接地。
需要说明的是，在本实施中，不限定第四晶体管、第五晶体管和第六晶体管的具体类型，可选的，所述第四晶体管为PMOS管，第五晶体管也为PMOS 管，第六晶体管为NMOS管。
图7所示的测试电路工作原理为：
用户模式：控制端Vtrip_ctl为0，第四晶体管MP4打开，第三传输门TG3 和第四传输门TG4关闭，电源电压Vdd经第四晶体管MP4传输到Mon_or_Vdd 节点，当en为0时，第五晶体管MP5打开，第六晶体管MN6关闭，电源电压Vdd 信号经第五晶体管MP5传输到信号端rst_sa_latch；当en为1时，第五晶体管MP5 关闭，第六晶体管MN6开启，GND信号经第六晶体管MN6传输到信号端 rst_sa_latch。
测试模式：控制端Vtrip_ctl为1，第四晶体管MP4关闭，第三传输门TG3 和第四传输门TG4开启，第一输入端Mon_pad电压经第三传输门TG3传输到 Mon_or_Vdd节点，当en为0时，第五晶体管MP5打开，六晶体管MN6关闭，第一输入端Mon_pad信号经第五晶体管MP5和第四传输门TG4传输到信号端 rst_sa_latch；扫描Mon_pad电压信号以找到使S锁存器翻转的Mon_pad电压，并把该电压记录为Vtrip。
在本发明的另一个实施例中，请参见图8，图8为本发明实施例提供的另一种存储器感应电压测试电路具体结构示意图；本发明实施例中存储器感应电压测试电路具体包括：第四反相器I4、第五传输门TG5、第六传输门TG6、第七晶体管MP7、第八晶体管MP8和第九晶体管MN9。
其中，第四反相器I4的输入端作为电压传输模块的控制端，并与第五传输门TG5的N型晶体管的控制端、第七晶体管MP7的控制端相连；第四反相器I4的输出端与第五传输门TG5的P型晶体管的控制端相连；第五传输门 TG5的第一端作为电压传输模块的第一输入端；第七晶体管MP7的第一端作为电压传输模块的电源电压端，第七晶体管MP7的第二端与第八晶体管MP8 的第一端相连；第八晶体管MP8和第九晶体管MN9的控制端相连，作为电压传输模块的第二输入端；且第八晶体管MP8的第二端与第九晶体管MN9 的第一端相连，并与第五传输门TG5的第二端、以及第六传输门TG6的第一端相连；第九晶体管MN9的第二端接地；第六传输门TG6的N型晶体管的控制端接电源电压，第六传输门TG6的P型晶体管的控制端接地，第六传输门TG6的第二端作为电压传输模块的输出端与页缓冲器的第一输入端相连。
需要说明的是，在本实施中，不限定第七晶体管、第八晶体管和第九晶体管的具体类型，可选的，所述第七晶体管为PMOS管，第八晶体管也为PMOS 管，第九晶体管为NMOS管。
图8所示的测试电路工作原理为：
用户模式：控制端Vtrip_ctl为0，第七晶体管MP7打开，第五传输门TG5 关闭，电源电压Vdd经第七晶体管MP7传输到第八晶体管MP8的第一端，当en 为0时，第八晶体管MP8打开，第九晶体管MN9关闭，电源电压Vdd信号经第八晶体管MP8传输到信号端Mon_or_Vdd节点；第二传输门打开，电源电压Vdd 信号传输到信号端rst_sa_latch；当en为1时，第八晶体管MP8关闭，第九晶体管MN9开启，GND信号经第九晶体管MN9传输到信号端rst_sa_latch。
测试模式：控制端Vtrip_ctl为1，第七晶体管MP7关闭，第五传输门TG5 开启，第一输入端Mon_pad电压经第五传输门TG5传输到Mon_or_Vdd节点，当en为0时，第八晶体管MP8打开，第九晶体管MN9关闭，第一输入端Mon_pad 信号经第六传输门TG6传输到信号端rst_sa_latch；扫描Mon_pad电压信号以找到使S锁存器翻转的Mon_pad电压，并把该电压记录为Vtrip。
从上面几个实施例可以看出，无论哪种实施方式，均可以根据表1中的逻辑控制，实现扫描Mon_pad电压信号以找到使S锁存器翻转的Mon_pad电压，从而得到锁存器的实际翻转电压Vtrip，使得页缓冲器的锁存器实际翻转电压可以通过测试得到，然后再根据公式可以计算得到放电时间tSODev。
基于上述测试电路，本发明还提供一种测试方法，请参见图9，图9为本发明实施例提供的一种存储器感应电压测试方法流程图。所述测试方法包括：
S101：开始计数，并设置初始计数为0；
如图9中所示，设置Count＝0；
S102：复位锁存器为0；
S103：初始化电压传输模块的第一输入端电压，控制所述电压传输模块的控制端电压为高电平；
本实施例中，S103步骤包括两个步骤，即S1031：控制电压传输模块的控制端电压为高电平，也即将Vtrip_ctl＝1，以及S1032：初始化电压传输模块的第一输入端电压，使得Mon_pad＝Vmon。在其他实施例中，S1031和S1032 可以互换顺序，本实施例中对此不作限定。
S104：触发锁存器的第三输入端电压，并读数据到锁存器；
S105：判断是否存在一半锁存器翻转；
需要说明的是，在NAND Flash中，读操作或者编程验证操作的最小单位是一个页，一个页中有18Kbyte个，也就是147456个相同的上述页缓冲器，本发明实施例中通过统计一半数量的页缓冲器翻转时的电压作为翻转电压。
若是，则进入S1061：将所述电压传输模块的第一输入端电压赋值给翻转电压，同时计数加1；即，Vtrip＝Vmon；Count＝Count+1；
S107：判断计数是否小于预设值；即，判断Count是否小于N，所述N为计数预设值。
本发明实施例中预设值N代表估计翻转电压的次数，获得N个翻转电压后，最终取平均值作为实际翻转电压，从而提高翻转电压的精确度。
若是，则返回所述复位锁存器为0的步骤，也即S102；
若否，则进入S108：计算翻转电压的平均值、计算放电时间以及将所述放电时间写回芯片；
若否，则S1062：调整所述电压传输模块的第一输入端电压大小，并返回所述触发锁存器的第三输入端电压，并读数据到锁存器的步骤。
本实施例中调整第一输入端电压大小，可以预设增加电压值为ΔV，每次递增一定电压值，达到扫描第一输入端电压Mon_pad的目的。调节第一输入端电压Mon_pad后，再次判断是否有一半锁存器发生翻转。
通过上述测试方法，可以最终得到锁存器翻转时的实际翻转电压Vtrip以及通过计算得到放电时间tSODev。由于实际翻转电压在芯片制造完成之后，该参数即为确定的参数，不可认为更改，而本申请中可以在公式tSODev＝ΔVSO*Cso/ Ich_ref＝(VDD-Vtrip)*Cso/Ich_ref中，其他参数不变的情况下，通过改变放电时间实现翻转电压的调整。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个......”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种存储器感应电压测试电路，其特征在于，与所述存储器内的页缓冲器相连，所述测试电路包括：
电压传输模块，所述电压传输模块与所述存储器的页缓冲器的第一输入端相连；
所述电压传输模块包括第一输入端、第二输入端、电源端、输出端和控制端，该输出端连接所述页缓冲器中的锁存器；
所述电源端接收电源电压输入；
所述电压传输模块在所述控制端的控制下，选择将所述电压传输模块的第一输入端电压或者将所述电压传输模块的第二输入端电压输出至所述页缓冲器的第一输入端；
当选择将所述电压传输模块的第一输入端电压传输至所述页缓冲器的第一输入端时，所述电压传输模块的第一输入端电压用于测试所述页缓冲器的翻转电压；
所述电压传输模块为二选一选择器；所述二选一选择器包括：
第一反相器、第二反相器、第一传输门、第二传输门、第一晶体管、第二晶体管和第三晶体管；
所述第一反相器的输入端作为所述电压传输模块的控制端；
所述第一反相器的输出端与所述第二反相器的输入端相连，并与所述第一传输门的P型晶体管的控制端以及所述第二传输门的P型晶体管的控制端相连；
所述第一传输门的第一端作为所述电压传输模块的第一输入端；
所述第一传输门的第二端与所述第一晶体管的第二端、所述第二传输门的第一端以及所述第二晶体管的第一端相连；
所述第二反相器的输出端与所述第一传输门的N型晶体管的控制端、所述第一晶体管的控制端、所述第二传输门的N型晶体管的控制端相连；
所述第二晶体管的控制端与所述第三晶体管的控制端相连，作为所述电压传输模块的第二输入端；
所述第二传输门的第二端与所述第三晶体管的第一端以及所述第二晶体管的第二端相连，作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连；
所述第三晶体管的第二端接地。
2.根据权利要求1所述的存储器感应电压测试电路，其特征在于，所述第一晶体管和所述第二晶体管为PMOS管；所述第三晶体管为NMOS管。
3.根据权利要求1所述的存储器感应电压测试电路，其特征在于，所述二选一选择器包括：
第三反相器、第三传输门、第四传输门、第四晶体管、第五晶体管和第六晶体管；
所述第三反相器的输入端作为所述电压传输模块的控制端，并与所述第三传输门的N型晶体管的控制端、所述第四晶体管的控制端、所述第四传输门的N型晶体管的控制端相连；
所述第三反相器的输出端与所述第三传输门的P型晶体管的控制端以及所述第二传输门的P型晶体管的控制端相连；
所述第三传输门的第一端作为所述电压传输模块的第一输入端；
所述第三传输门的第二端与所述第四晶体管的第二端、所述第四传输门的第一端以及所述第五晶体管的第一端相连；
所述第五晶体管的控制端与所述第六晶体管的控制端相连，作为所述电压传输模块的第二输入端；
所述第四传输门的第二端与所述第六晶体管的第一端以及所述第五晶体管的第二端相连，作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连；
所述第六晶体管的第二端接地。
4.根据权利要求3所述的存储器感应电压测试电路，其特征在于，所述第四晶体管和所述第五晶体管为PMOS管；所述第六晶体管为NMOS管。
5.根据权利要求1所述的存储器感应电压测试电路，其特征在于，所述二选一选择器包括：
第四反相器、第五传输门、第六传输门、第七晶体管、第八晶体管和第九晶体管；
所述第四反相器的输入端作为所述电压传输模块的控制端，并与所述第五传输门的N型晶体管的控制端、所述第七晶体管的控制端相连；
所述第四反相器的输出端与所述第五传输门的P型晶体管的控制端相连；
所述第五传输门的第一端作为所述电压传输模块的第一输入端；
所述第七晶体管的第一端作为所述电压传输模块的电源电压端，所述第七晶体管的第二端与所述第八晶体管的第一端相连；
所述第八晶体管和所述第九晶体管的控制端相连，作为所述电压传输模块的第二输入端；且第八晶体管的第二端与所述第九晶体管的第一端相连，并与所述第五传输门的第二端、以及所述第六传输门的第一端相连；
所述第九晶体管的第二端接地；
所述第六传输门的N型晶体管的控制端接电源电压，所述第六传输门的P型晶体管的控制端接地，所述第六传输门的第二端作为所述电压传输模块的输出端与所述页缓冲器的第一输入端相连。
6.根据权利要求5所述的存储器感应电压测试电路，其特征在于，所述第七晶体管和所述第八晶体管为PMOS管；所述第九晶体管为NMOS管。
7.一种存储器感应电压测试方法，其特征在于，应用于权利要求1-6任意一项所述的存储器感应电压测试电路，所述存储器感应电压测试方法包括：
开始计数，并设置初始计数为0；
复位锁存器为0；
初始化电压传输模块的第一输入端电压，控制所述电压传输模块的控制端电压为高电平；
触发锁存器的第三输入端电压，并读数据到锁存器；
判断是否存在一半锁存器翻转；
若存在一半锁存器翻转，则将所述电压传输模块的第一输入端电压赋值给翻转电压，同时计数加1；
判断计数是否小于预设值；
若小于预设值，则返回所述复位锁存器为0的步骤；
若不小于预设值，则计算翻转电压的平均值、计算放电时间以及将所述放电时间写回芯片；
若不存在一半锁存器翻转，则调整所述电压传输模块的第一输入端电压大小，并返回所述触发锁存器的第三输入端电压，并读数据到锁存器的步骤。
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