JP4473911B2 - 半導体集積回路 - Google Patents

Description

本発明は、半導体集積回路に関し、特に、その高速化に関する。

従来、半導体集積回路、特にフリップフロップ回路では、例えば特許文献１に記載されるように、その内部構成にダイナミック回路を用いて、高速化が図られている。この特許文献１に記載されるダイナミック型のフリップフロップ回路では、複数のデータを入力し、そのうち何れか１つのデータを選択して、保持、出力する機能が付加されている。

以下、このデータ選択機能付きのフリップフロップ回路の構成を図３（ａ）に示す。同図（ａ）では、保持回路９０の前段には、データ選択回路９１が配置される。このデータ選択回路９１では、クロックＣＬＫのＬｏｗ期間では、ｐ型トランジスタＴｒ１によりノードＮ１が電源電位Ｖｄｄに、またｐ型トランジスタＴｒ５０によりノードＮ２が電源電位Ｖｄｄにプリチャージされる。この期間の終わり近傍では、複数のデータＤ０〜Ｄ２のうち何れか１つを選択するための選択信号Ｓ０〜Ｓ２の１つがＨｉｇｈにされ、その後、クロックＣＬＫのＨｉｇｈ期間になると、選択されたデータ（例えばＤ０）がＨｉｇｈである場合には、前記ノードＮ１の電荷がｎ型トランジスタＴｒ２を介して放電されて、ノードＮ１の電位は接地電位となる。これに伴い、ｎ型トランジスタＴｒ５１がオフして、ノードＮ２のプリチャージ電位が保持され、この電位がＨ値として、保持回路９０で保持されて、Ｈ値の出力信号Ｑとして出力される。

一方、前記選択されたデータＤ０がＬｏｗの場合には、前記ノードＮ１の電荷は放電されず、ノードＮ１の電位はプリチャージ電位を保持し、ｎ型トランジスタＴｒ５１はオンする。これにより、ノードＮ２の電荷は前記ｎ型トランジスタＴｒ５１及びｎ型トランジスタＴｒ２を経て放電されて、Ｌ値となり、このＬ値が保持回路９０で保持されて、Ｌ値の出力信号Ｑとして出力される。

尚、図３（ａ）において、ＳＩはスキャン時のデータ入力、ＳＥはスキャンシフト制御信号、ＳＥＢはスキャンシフト制御信号の反転信号である。
特開平２００３−０６０４９７号公報

しかしながら、前記従来のデータ選択機能付きのダイナミック型フリップフロップ回路では、複数のデータの何れもが選択されていない場合には、誤動作が生じるという欠点があることが判った。以下、この誤動作を説明する。

通常動作時に、例えばノードＮ２がプリチャージ電位（Ｈ値）であって、保持回路９０からＨ値の出力信号Ｑが出力されている場合に、クロックＣＬＫの次周期のＨｉｇｈ期間において、複数のデータＤ０〜Ｄ２の全てが選択されない場合、即ち、全ての選択信号Ｓ０〜Ｓ２がＬｏｗ値である場合には、ｎ型トランジスタＴｒ２はオンするが、ノードＮ１のプリチャージ電位は保持されて、ｎ型トランジスタＴｒ５１がオンするため、ノードＮ２の電荷は、これ等のｎ型トランジスタＴｒ５１、Ｔｒ２を経て放電されて、Ｌ値となり、保持回路９０からＬ値の出力信号Ｑが誤って出力されることになる。

このような欠点を解消するように、例えば、図３（ｂ）に示すように、ｎ型トランジスタＴｒ２のゲートに入力する信号として、次の回路を付加することが考えられる。即ち、全ての選択信号Ｓ０〜Ｓ２を入力するＯＲ回路と、このＯＲ回路の出力をクロックＣＬＫのＨｉｇｈ期間でラッチするラッチ回路とを備えた回路９２と、このラッチ回路の出力と前記クロックＣＬＫとを入力するＡＮＤ回路９３とから成るスタティック回路を別途設けて、前記ＡＮＤ回路９３の出力を前記ｎ型トランジスタＴｒ２のゲートに入力することが考えられる。

しかしながら、この考えでは、全ての選択信号Ｓ０〜Ｓ２は、クロックＣＬＫの立上りまでに、前記ＯＲ回路及びラッチ回路を経由する必要があるため、余分なセットアップ時間（クロックＣＬＫの立上りエッジまでに前記スタティック回路の出力が確定すべき時間）が必要となり、その分、動作の高速性を阻害する欠点が生じる。

本発明は、前記の問題点に鑑み、その目的は、データ選択機能付きのダイナミック型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作するようにすることにある。

また、データ選択機能付きのダイナミックフリップフロップ回路において、回路素子の削減によって小面積にする。更に、高速且つ小面積なデータ選択機能付きのダイナミックフリップフロップ回路を最適な箇所に配置し、半導体集積回路の性能をより高精度にする。

前記の目的を達成するために、本発明では、複数のデータの何れもが選択されていない場合には、例えば、前記図３（ａ）の半導体集積回路において、ノードＮ２のプリチャージ電荷が放電されないように対策して、このノードＮ２のＨ値を保持して、そのまま保持回路で保持、出力するようにする。

すなわち、請求項１記載の発明の半導体集積回路は、クロック、複数のデータ、及び前記各データを選択する複数の選択信号が入力され、前記クロックが遷移すると、前記選択信号により選択された１つのデータを保持回路に出力する半導体集積回路において、前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検出する非選択状態検出回路を備えて、前記非選択状態検出回路において前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態が検出されたとき、前回に選択されたデータの変化を防止して前記保持回路の出力データを保持し、且つ所定の回路に用いられ、更に、前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選択する第１のダイナミック回路と、前記第１のダイナミック回路の出力を入力とする第２のダイナミック回路と、前記第２のダイナミック回路と前記保持回路との間に配置され、前記複数のデータのうち前記複数の選択信号により選択されるデータのセットアップ遅れを吸収するセットアップ吸収回路とを備えたことを特徴とする。

請求項２記載の発明は、前記請求項１記載の半導体集積回路において、前記第２のダイナミック回路の出力は、前記保持回路に入力され、セットアップ吸収回路は、前記クロックを所定時間遅延した遅延クロック信号により活性化され、前記第１のダイナミック回路の出力が入力されると共に、出力側は前記遅延クロック信号により制御されるスイッチ回路を介して前記第２のダイナミック回路の出力側に接続されていることを特徴とする。

請求項３記載の発明は、前記請求項１記載の半導体集積回路において、前記第２のダイナミック回路の出力は、前記保持回路に入力され、セットアップ吸収回路は、前記第２のダイナミック回路の出力信号により活性化され、前記第１のダイナミック回路の出力入力されると共に、出力側は、バッファ及び前記第２のダイナミック回路の出力信号により制御されるスイッチ回路を介して前記第２のダイナミック回路の出力側に接続されていることを特徴とする。

以上により、請求項１〜３記載の発明においては、データ選択機能付きのダイナミック型フリップフロップ回路において、データ選択回路の出力信号が例えばＨｉｇｈの場合に、その後、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、この状態が検出されて、前記データ選択回路の出力信号がＨｉｇｈに保持されるので、誤動作を生じることがなく、かつ小面積であり、高速にスイッチできるフリップフロップをその特性が最も効果を持って発揮される箇所に用いることができ、半導体集積回路の性能をより高精度にできる。

更に、選択したデータを保持回路で伝播して保持するに際し、２つのダイナミック回路の出力電圧間の差電圧が小さい段階で、その差電圧を差動増幅回路で高速に増幅して、保持回路に出力するので、保持回路の出力信号の遷移を速めることが可能である。

加えて、非選択状態検出回路において、複数の選択信号の全てが選択されていない状態を検出するためのランジスタの直列段数が、複数のデータのうち何れかを選択するための第１のダイナミック回路のトランジスタの直列段数よりも１段以上少ないので、半導体集積回路を物理設計（レイアウト設計）する際に、セルの高さが低い場合であっても、上下対称のレイアウト設計が可能である。

また、複数のデータのうち複数の選択信号により選択されるデータのセットアップ遅れが多少あっても、そのセットアップ遅れがセットアップ吸収回路により吸収されるので、保持回路の出力信号は正常な値となる。

以上説明したように、請求項１〜３記載の発明の半導体集積回路によれば、データ選択機能付きのダイナミック型フリップフロップ回路において、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、前記データ選択回路の出力信号を前回値に保持して、保持回路の出力信号を前回値に良好に保持することが可能である。

更に、小面積で、高速にスイッチできるフリップフロップを最適な箇所に利用できるので、半導体集積回路の性能をより高精度にすることが可能である。

また、差動増幅回路を設けたので、保持回路の出力信号の遷移を速めて、動作の高速性を図ることが可能である。

加えて、半導体集積回路を物理設計（レイアウト設計）する際に、セルの高さが低い場合であっても、上下対称のレイアウト設計が可能である。

また、選択されるデータのセットアップ遅れが多少あっても、そのセットアップ遅れをセットアップ吸収回路により吸収して、保持回路の出力信号を正常値とできるので、本半導体集積回路の製造プロセスのばらつきや電源電圧変動に対して強い回路を実現できる。

以下、本発明の実施形態を図面に基づいて説明する。

（実施形態１）
図１は、本発明の実施形態１に係る半導体集積回路を示す。

同図において、Ｄ０、Ｄ１、Ｄ２はデータ、Ｓ０、Ｓ１、Ｓ２は各々前記データＤ０〜Ｄ２のデータを選択するための選択信号、ＳＩはスキャン時のデータ入力、ＳＥはスキャンシフト動作させるためのスキャンシフト制御信号、ＳＥＢはスキャンシフト制御信号の反転信号、Ｑ、ＳＯは出力端子である。

図１に示した半導体集積回路は、ＮＯＲ型の第１ダイナミック回路１Ａと、ＮＡＮＤ型の第２ダイナミック回路１Ｂと、ＮＯＲ型の第３ダイナミック回路１Ｃと、ＮＡＮＤ型の第４ダイナミック回路１Ｄと、出力回路１Ｅと、保持回路１Ｆとを有し、前記出力回路１Ｅ及び保持回路１Ｆによりダイナミック型のフリップフロップ回路が構成される。

前記ＮＯＲ型の第１ダイナミック回路１Ａは、前記３つのデータＤ０〜ＤＤ２、３つの選択信号Ｓ０〜Ｓ２、及び第１のクロックＣＬＫ１が入力されると共に、２個のｐ型ＭＯＳトランジスタＴｒ１、Ｔｒ３と、ｎ型ＭＯＳトランジスタＴｒ２とを有する。

この第１ダイナミック回路１Ａでは、第１のクロックＣＬＫ１の立下りから立上りまでの半周期であるＬｏｗの第１期間では、全ての選択信号Ｓ０〜Ｓ２はＬｏｗに制御される。従って、この第１期間では、ｐ型トランジスタＴｒ１がオンして、第１の出力ノードＮ１は電源電圧Ｖｄｄにプリチャージされる。その後、前記第１のクロックＣＬＫ１の立上りから立下りまでの半周期であるＨｉｇｈの第２期間では、ｐ型トランジスタＴｒ１、Ｔｒ３がオフすると共に、ｎ型トランジスタＴｒ２がオンする状態であって、何れか１つの選択信号Ｓ０〜Ｓ２がＨｉｇｈに制御される。従って、この第２期間では、Ｈｉｇｈに制御された選択信号によって選択された１つのデータＤ０〜Ｄ２の値に応じて前記第１の出力ノードＮ１の電位が決定される。例えば、データＤ０がＬｏｗの場合には、第１の出力ノードＮ１のプリチャージ状態が保持されて、第１の出力ノードＮ１は電源電位Ｖｄｄに維持され、一方、データＤ０がＨｉｇｈの場合には、第１の出力ノードＮ１の電荷がｎ型トランジスタＴｒ２を経て放電されて、第１の出力ノードＮ１は接地電位となる。

前記ＮＡＮＤ型の第２ダイナミック回路１Ｂは、第２のクロックＣＬＫ２が入力されると共に、前記第１ダイナミック回路１Ａの第１の出力ノードＮ１の信号が入力される。更に、このＮＡＮＤ型の第２ダイナミック回路１Ｂは、２個のｐ型ＭＯＳトランジスタＴｒ４、Ｔｒ８と、３個のｎ型ＭＯＳトランジスタＴｒ５〜Ｔｒ７とを有する。ｎ型トランジスタＴｒ５は、そのゲートに前記第１ダイナミック回路１Ａの第１の出力ノードＮ１の信号が入力される。

前記第２ダイナミック回路１Ｂは、第２のクロックＣＬＫ２がＬｏｗである第１期間では、ｐ型トランジスタＴｒ４がオン、ｎ型トランジスタＴｒ７がオフであるので、第２の出力ノードＮ２が電源電位Ｖｄｄにプリチャージされる。その後、第２のクロックＣＬＫ２がＨｉｇｈである第２期間では、前記プリチャージ動作が停止すると共に、ｎ型トランジスタＴｒ５が前記第１ダイナミック回路１Ａの第１の出力ノードＮ１の電位に応じてオン、オフする。例えば、ＬｏのデータＤ０が選択された場合には、ｎ型トランジスタＴｒ５がオフして、第２の出力ノードＮ２のプリチャージ状態が保持される一方、ＨｉｇｈのデータＤ０が選択された場合には、ｎ型トランジスタＴｒ５がオンして、第２の出力ノードＮ２の電荷が２個のｎ型トランジスタＴｒ５、Ｔｒ７を介して放電される。ｎ型トランジスタＴｒ６は、本実施形態１では重要なトランジスタであって、その機能は後述する。

更に、前記ＮＯＲ型の第３ダイナミック回路１Ｃは、第３のクロックＣＬＫ３と、前記３つの選択信号Ｓ０〜Ｓ２及びスキャンシフト制御信号ＳＥとが入力されると共に、２個のｐ型トランジスタＴｒ９、Ｔｒ１１と、ｎ型トランジスタＴｒ１０と、インバータＩＮ３とを有する。

前記第３ダイナミック回路（非選択状態検出回路）１Ｃは、第３のクロックＣＬＫ３がＬｏｗである第１期間では、ｐ型トランジスタＴｒ９がオンし、ｎ型トランジスタＴｒ１０がオフするので、第３の出力ノードＮ３は電源電位Ｖｄｄにプリチャージされる。その後、第３のクロックＣＬＫ３がＨｉｇｈである第２期間では、前記３つの選択信号Ｓ０〜Ｓ２及びスキャンシフト制御信号ＳＥが何れもＬｏｗの場合、即ち、全てのデータＤ０〜Ｄ２が選択されない状態では、前記第３の出力ノードＮ３のプリチャージ状態が保持されて、この状態を検出する一方、何れか１つの選択信号がＨｉｇｈに遷移した場合には、第３の出力ノードＮ３の電荷はｎ型トランジスタＴｒ１０を経て放電されて、その電位はＬｏｗとなる。

加えて、前記ＮＡＮＤ型の第４ダイナミック回路１Ｄは、第４のクロックＣＬＫ４と、前記第３ダイナミック回路１Ｃの第３の出力ノードＮ３の信号が入力されると共に、２個のｐ型ＭＯＳトランジスタＴｒ１２、Ｔｒ１５と、２個のｎ型ＭＯＳトランジスタＴｒ１３、Ｔｒ１４とを備える。前記ｎ型ＭＯＳトランジスタＴｒ１３のゲートには、前記第３ダイナミック回路１Ｃの第３の出力ノードＮ３の信号が入力される。

前記ＮＡＮＤ型の第４ダイナミック回路１Ｄは、第４のクロックＣＬＫ４がＬｏｗである第１期間では、ｐ型トランジスタＴｒ１２がオンし、ｎ型ＭＯＳトランジスタＴｒ１４がオフするので、第４の出力ノードＮ４は電源電位Ｖｄｄにプリチャージされる。一方、第４のクロックＣＬＫ４がＨｉｇｈである第２期間では、逆にｐ型トランジスタＴｒ１２がオフするので、前記のプリチャージ動作が停止すると共に、ｎ型ＭＯＳトランジスタＴｒ１４がオンするので、ｎ型トランジスタＴｒ１３のオン、オフに応じて第４の出力ノードＮ４の電位が決定する。即ち、この第２期間では、前記第３ダイナミック回路１Ｃの第３の出力ノードＮ３の電荷が保持されている、即ち、通常動作時に何れの選択信号Ｓ０〜Ｓ２もＬｏｗ状態で何れのデータＤ０〜Ｄ２も選択されない場合には、第４の出力ノードＮ４の電荷は、ｎ型トランジスタＴｒ１３、Ｔｒ１４を経て放電されて、その電位はＬｏｗとなる一方、何れかの選択信号Ｓ０〜Ｓ２により１つのＨｉｇｈ状態のデータが選択されて前記第３ダイナミック回路１Ｃの第３の出力ノードＮ３の電荷が放電された場合には、ｎ型ＭＯＳトランジスタＴｒ１３がオフして、第４の出力ノードＮ４のプリチャージ状態は保持される。

そして、前記ＮＡＮＤ型の第２ダイナミック回路１Ｂには、前記第４ダイナミック回路１Ｄの第４の出力ノードＮ４の信号がゲートに入力されるｎ型ＭＯＳトランジスタＴｒ６が備えられる。このｎ型トランジスタＴｒ６は、ｎ型トランジスタＴｒ５と直列に接続されており、このｎ型トランジスタＴｒ５がオン状態にあっても、ｎ型トランジスタＴｒ６がオフ状態にある場合には、第２の出力ノードＮ２の電荷は放電されず、プリチャージ状態が維持される。

本実施形態では、ＮＡＮＤ型の第２ダイナミック回路１Ｂでは、全てのデータＤ０〜Ｄ２が選択されない状況では、ｎ型トランジスタＴｒ５がオン状態にある際には、ｎ型トランジスタＴｒ６が既にオフ状態となっている必要があるが、この構成として、前記ｎ型トランジスタＴｒ６を制御する第３及び第４ダイナミック回路１Ｃ、１Ｄは、第１ダイナミック回路１Ａよりも、高速動作する構成を持つ。例えば、第３ダイナミック回路１Ｃは、第３の出力ノードＮ３から接地に至る経路のトランジスタの直列段数が２段であり、一方、第１ダイナミック回路１Ａでは、第１の出力ノードＮ１から接地に至る直列段数が３段であるので、動作速度は第３ダイナミック回路１Ｃの方が第１ダイナミック回路１Ａよりも速い。また、第３及び第４ダイナミック回路１Ｃ、１Ｄは、第１ダイナミック回路１Ａよりも、第２ダイナミック回路１Ｂに近接した位置に配置される。これにより、第３及び第４ダイナミック回路１Ｃ、１Ｄの第３及び第４の出力ノードＮ３、Ｎ４の電位変化が第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６に伝搬する遅延時間は短縮されて、第１ダイナミック回路１Ａの第１の出力ノードＮ１の電位変化が第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ５に伝搬する遅延時間よりも短くなる。

また、第３及び第４ダイナミック回路１Ｃ、１Ｄを第１ダイナミック回路１Ａよりも高速動作させるために、第３及び第４ダイナミック回路１Ｃ、１Ｄへの供給電圧を第１ダイナミック回路１Ａの供給電圧よりも高く設定したり、第３及び第４ダイナミック回路１Ｃ、１Ｄを構成するＭＯＳトランジスタの閾値電圧を第１ダイナミック回路１Ａを構成するＭＯＳトランジスタの閾値電圧よりも低く設定したり、第３及び第４ダイナミック回路１Ｃ、１Ｄを構成するＭＯＳトランジスタのサイズを第１ダイナミック回路１Ａを構成するＭＯＳトランジスタのサイズよりも大きく設定しても良い。更に、半導体基板にＳＴＩ（Shallow Trench Isolation 素子分離領域）が形成される場合には、このＳＴＩの影響を受けてトランジスタの性能劣化が懸念されるため、このＳＴＩの影響を考慮した配置構成を採用しても良い。例えば、図２に示すように、Ｎ型基板６０上にトランジスタ列６１が形成される場合に、このトランジスタ列６１のうち、端部に位置する複数のトランジスタを用いて、第１ダイナミック回路１Ａのｎ型トランジスタを構成し、一方、前記トランジスタ列６１のうち内側に位置する複数のトランジスタを用いて、第３及び第４ダイナミック回路１Ｃ、１Ｄのｎ型トランジスタを構成する。この構成の採用により、前記Ｎ型基板６０上では、トランジスタ列６１の左右に位置する他のトランジスタ列６２、６３との間に素子分離領域（ＳＴＩ）６５が配置され、このＳＴＩの影響を受けてトランジスタ列６１の端部のトランジスタは劣化の程度が大きいが、速い動作速度でなくて良い第１ダイナミック回路１Ａのｎ型トランジスタが配置されているので、その劣化の影響が少ない。一方、速い動作速度が要求される第３及び第４ダイナミック回路１Ｃ、１Ｄのｎ型トランジスタは、トランジスタ列６１の内側に位置していてＳＴＩの影響を受け難いトランジスタで構成されるので、その速い動作速度を良好に確保できる。

尚、本実施形態では、第３及び第４ダイナミック回路１Ｃ、１Ｄの動作速度を第１ダイナミック回路１Ａよりも速く構成したが、本発明は、この構成を採用しない場合を含む。例えば、図１の半導体集積回路において、第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ７では、そのゲートに第２クロックＣＬＫ２を入力したが、この第２クロックＣＬＫ２に代えて、第３ダイナミック回路１Ｃの第３の出力ノードＮ３の信号の反転信号を入力しても良い。この構成の下では、第４クロックＣＬＫ４の立上り前において全てのデータが非選択（全ての選択信号Ｓ０〜Ｓ２がＬｏｗ）となった際には、第３の出力ノードＮ３がＨｉｇｈとなって、ｎ型トランジスタＴｒ７がオフとなり、その後、第４クロックＣＬＫ４が立上り変化すると、第４の出力ノードＮ４がＬｏｗとなって、ｎ型トランジスタＴｒ６がオフするので、第３及び第４ダイナミック回路１Ｃ、１Ｄの動作速度を第１ダイナミック回路１Ａよりも速く構成する必要はない。

次に、前記ダイナミック型フリップフロップ回路の残りの部分を構成する出力回路１Ｅ及び保持回路１Ｆについて、説明する。出力回路１Ｅは、前記第１ダイナミック回路１Ａの第１の出力ノードＮ１の信号と、前記第２ダイナミック回路１Ｂの第２の出力ノードＮ２の信号とが入力されると共に、インバータＩＮ４と、ＮＯＲ回路ＮＯＲ１と、第１のｐ型ＭＯＳトランジスタＴｒ２０と、３個のｎ型ＭＯＳトランジスタＴｒ２１、Ｔｒ２２、Ｔｒ２３とを備え、ｐ型ＭＯＳトランジスタＴｒ２０のドレインと第１のｎ型トランジスタＴｒ２１のドレインとが相互に接続されて、第７の出力ノードＮ７となる。前記ｐ型ＭＯＳトランジスタＴｒ２０のゲートには、前記第２ダイナミック回路１Ｂの第２の出力ノードＮ２の信号が入力される。また、ＮＯＲ回路ＮＯＲ１は、２個のｐ型トランジスタＴｒ２４、Ｔｒ２５とｎ型トランジスタＴｒ２６とを備え、前記第１ダイナミック回路１Ａの第１の出力ノードＮ１の信号と、前記第２ダイナミック回路１Ｂの第２の出力ノードＮ２の信号を前記インバータＩＮ４で反転した信号とが入力され、その出力は、第６の出力ノードＮ６として、第１のｎ型トランジスタＴｒ２１のゲートに入力される。

従って、前記出力回路１Ｅでは、前記第２ダイナミック回路１Ｂの第２の出力ノードＮ２がＬｏｗ状態で且つ前記第１ダイナミック回路１Ａの第１の出力ノードＮ１がＨｉｇｈ状態では、ｐ型トランジスタＴｒ２０がオンし、ｎ型トランジスタＴｒ２１がオフするので、第７の出力ノードＮ７は電源電位Ｖｄｄにプリチャージされて、その電位はＨｉｇｈとなる。一方、前記第２の出力ノードＮ２がＨｉｇｈ状態で且つ第１の出力ノードＮ１がＬｏｗ状態では、ｐ型トランジスタＴｒ２０がオフし、ｎ型トランジスタＴｒ２１がオンするので、第７の出力ノードＮ７の電荷は放電されて、その電位はＬｏｗとなる。

前記出力回路１Ｅにおいて、第２のｎ型トランジスタＴｒ２２は、そのゲートに前記第４ダイナミック回路１Ｄの第４の出力ノードＮ４の信号が入力され、そのソースは接地され、そのドレインは前記ｎ型トランジスタＴｒ２１のソースに接続さされる。このｎ型トランジスタＴｒ２２は、第７の出力ノードＮ７の電位がＨｉｇｈの場合に、第１のダイナミック回路１Ａの第１の出力ノードＮ１の電位低下に起因してＮＯＲ回路ＮＯＲ１の出力（第６の出力ノードＮ６）がＨｉｇｈとなってｎ型トランジスタＴｒ２１がオンしても、このｎ型トランジスタＴｒ２２のオフ状態の維持によって、第７の出力ノードＮ７の電位がＬｏｗへ誤動作したり、貫通電流が流れることを防止するものである。

次に、保持回路１Ｆについて説明する。この保持回路１Ｆは、帰還バッファとして機能するものであり、前記保持回路１Ｅの第７の出力ノードＮ７が入力側に接続された第１のインバータＩＮ５と、このインバータＩＮ５が入力側に接続された第２のインバータＩＮ６とを備える。この第２のインバータＩＮ６は、出力側が前記第７の出力ノードＮ７に接続される。更に、保持回路１Ｆは、前記第２のインバータＩＮ６を構成する第１のｐ型ＭＯＳトランジスタＴｒ２７と第１のｎ型ＭＯＳトランジスタＴｒ２８との間に直列に配置された第２のｎ型ＭＯＳトランジスタＴｒ２９と、ディレイセル５９とを備える。前記両インバータＩＮ５、ＩＮ６は前記保持回路１Ｅの第７の出力ノードＮ７の電位を保持し、この保持電位はインバータＩＮ７で反転された後に出力端子Ｑから外部出力される。前記第１のインバータＩＮ５の出力はディレイセル５９で設定時間だけ遅延された後に出力端子ＳＯから外部出力される。

前記保持回路１Ｆにおいて、ｎ型ＭＯＳトランジスタＴｒ２９は、そのゲートに前記第２ダイナミック回路１Ｂの第２の出力ノードＮ２の信号が入力され、そのドレインはｐ型トランジスタＴｒ２７のドレインに接続され、そのソースはｎ型トランジスタＴｒ２８のドレインに接続される。このｎ型トランジスタＴｒ２９は次の機能を持つ。すなわち、出力回路１Ｅの第７の出力ノードＮ７がＬｏｗの際には、この出力ノードＮ７は第２のインバータＩＮ６のｎ型トランジスタＴｒ２８を通じて接地されている状況であるが、第２ダイナミック回路１Ｂの第２の出力ノードＮ２がＨｉｇｈからＬｏｗに遷移し始めると、出力回路１Ｅのｐ型トランジスタＴｒ２０がオンして、第７の出力ノードＮ７を電源電位Ｖｄｄにプリチャージし始める。この時、ｎ型トランジスタＴｒ２９は、前記第２の出力ノードＮ２のＬｏｗ状態でもってオフして、第７の出力ノードＮ７からｎ型トランジスタＴｒ２８を通じて接地される経路を断ち、第７の出力ノードＮ７のプリチャージ動作を促進させる。

次に、本実施形態の半導体集積回路の動作を図４のタイミングチャートに基づいて説明する。尚、説明を簡易にするため、第１〜第４各クロックＣＬＫ１〜ＣＬＫ４は、その各々が同一クロックＣＬＫである場合を説明する。

先ず、クロックＣＬＫの第１周期では、データＤ０は、クロックの立上り前後のデータ有効期間（セットアップ、ホールド時間を満足する時間）はＨｉｇｈであり、データ有効期間を過ぎると、Ｌｏｗになる。他のデータＤ１、Ｄ２はＨｉｇｈであり、選択信号Ｓ０はデータ有効期間ではＬｏｗであり、そのデータ有効期間を過ぎた後にＨｉｇｈとなる。他の選択信号Ｓ１、Ｓ２はＬｏｗである。従って、この第１周期では、何れのデータＤ０〜Ｄ２も選択されない状態である。

この状態では、データ有効期間において、第１ダイナミック回路１Ａの第１の出力ノードＮ１がＨｉｇｈとなるため、第２ダイナミック回路１Ｂでは、ｎ型トランジスタＴｒ５がオンすることになる。その結果、図３（ａ）に示した従来例では、第２の出力ノードＮ２は、Ｈｉｇｈにある場合には、Ｌｏｗに誤動作して、フリップフロップ回路からは本来の「Ｈ」信号が「Ｌ」信号が誤って出力される欠点があった。

しかし、本実施形態では、第３ダイナミック回路１Ｃの第３の出力ノードＮ３がＨｉｇｈとなり、第４ダイナミック回路１Ｄの第４の出力ノードＮ４がクロックの立上り後にＬｏｗとなるので、第２ダイナミック回路１Ｂでは、前記ｎ型トランジスタＴｒ５がオンする前の段階でｎ型トランジスタＴｒ６がオフして、第２の出力ノードＮ２がＬｏｗに誤動作することが防止され、Ｈｉｇｈに保持される。従って、出力回路１Ｅでは、第７の出力ノードＮ７がＬｏｗに保持されて、保持回路１Ｆからは正しい「Ｈ」信号が出力される。

一方、出力回路１Ｅの第７の出力ノードＮ７がＨｉｇｈに保持されている場合に、クロックＣＬＫの立上り後、例えば仮に選択信号Ｓ２がＨｉｇｈとなって、第１ダイナミック回路１Ａの第１の出力ノードＮ１がＬｏｗになっても（図示せず）、出力回路１Ｅでは、第６の出力ノードＮ６がＨｉｇｈとなって、ｎ型トランジスタＴｒ２１がオンするが、ｎ型トランジスタＴｒ２２がオフするので、第７の出力ノードＮ７は接地されず、第７の出力ノードＮ７のＨｉｇｈは保持される。尚、前記ｎ型トランジスタＴｒ２２のオフ動作は、第３ダイナミック回路１Ｃの第３の出力ノードＮ３が選択信号Ｓ２のＨｉｇｈへの遷移に伴いＬｏｗとなっても、第４ダイナミック回路１Ｄの第４の出力ノードＮ４がＬｏｗに保持されるためである。

尚、図４では、クロックＣＬＫの第２周期において、データＤ０がＬｏｗ、データＤ１、Ｄ２がＨｉｇｈ、選択信号Ｓ０がＨｉｇｈ、他の選択信号Ｓ１、Ｓ２がＬｏｗの場合、即ち、データＤ０が選択されている状態を示している。

ここで、本実施形態では、図３（ｂ）に示したような、クロック前段にＯＲ回路やラッチ回路を付加しない構成であるので、選択信号のセットアップは不要であり、高速動作するダイナミック型フリップフロップ回路を提供できる。

尚、以上の動作説明では、第１〜第４各クロックＣＬＫ１〜ＣＬＫ４について、各々が同時間の同一クロックの場合を説明したが、各クロック間の位相に関しては、多少差分があっても良い。その場合は、第１クロックＣＬＫ１は第２クロックＣＬＫ２よりも早い方が望ましい。また、第３及び第４クロックＣＬＫ３、ＣＬＫ４については、第１及び第２クロックＣＬＫ１、ＣＬＫ２よりも早い方が望ましい。

尚、第２ダイナミック回路１Ｂに入力されるクロックＣＬＫ２の遅延値を所定値に設定せずに、第３ダイナミック回路１ＣのクロックＣＬＫ３に基づいて前記クロックＣＬＫ２を生成しても良い。この場合の回路構成を図９に示す。同図では、別途、ダイナミック回路Ａ１が設けられ、このダイナミック回路Ａ１では、図１に示した第１ダイナミック回路１Ａのｎ型ＭＯＳトランジスタの直列段数と同数のｎ型ＭＯＳトランジスタの直列回路を有し、この直列回路を複数並列接続した並列回路部の構成は、スキャン信号ＳＥの入力構成を除いて、第１ダイナミック回路１Ａと同様である。この別途設けたダイナミック回路Ａ１の出力Ａ１−１は、インバータＩＮ１０で反転されて、第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ７に入力される。

前記図９で別途設けたダイナミック回路Ａ１には、更に、図１の第３ダイナミック回路１Ｃに入力されるクロックＣＬＫ３から第４ダイナミック回路１Ｄに入力されるクロックＣＬＫ４を生成するクロック生成回路Ａ２が含まれている。このクロック生成回路Ａ２は、データ等の多段入力ゲート郡のジャンクション容量部を前記ダイナミック回路Ａ１の出力Ａ１−１の点と等価に見えるように構成し、その出力Ａ２−１は、インバータＩＮ１１で反転されて、第４ダイナミック回路１Ｄのｎ型トランジスタＴｒ１４に入力される。このクロック生成回路Ａ２には、更に、ｐ型ＭＯＳトランジスタＴｒ４０で構成したプリチャージ回路Ａ２−２が設けられる。このプリチャージ回路Ａ２−２は、前記クロック生成回路Ａ２の出力点Ａ２−１をプリチャージする機能を有し、そのｐ型トランジスタＴｒ４０のゲートに入力されるクロックは、前記第３ダイナミック回路１Ｃに入力されるクロックＣＬＫ３である。前記ダイナミック回路Ａ１の出力Ａ１−１と前記クロック生成回路Ａ２の出力Ａ２−１とのディスチャージ時の遅延差は、選択信号Ｓ０〜Ｓ３が入力されているｎ型ＭＯＳトランジスタの電流差が反映され、その遅延差を前記インバータＩＮ１１で補うことにより、確実な動作が実現できる。

尚、図１の回路では、選択信号ＳＥに加えて、他の選択信号Ｓ０〜Ｓ３の何れか１つが多重に出力された場合には、ダイナミック回路Ａ１の方がダイナミック回路１Ａよりも高速に遷移すると、出力が不定となる可能性がある。しかし、図９においては、ダイナミック回路Ａ１において、選択信号ＳＥ、Ｓ０〜Ｓ３が入力されるトランジスタと直列に接続される５つのＮＭＯＳトランジスタＴｓ１〜Ｔｓ４は、それらゲートが接地されて、非導通状態となっている。従って、ノードＡ２−１から接地へディスチャージされる電流パスは、ゲートが電源電位Ｖｄｄに固定されたＮＭＯＳトランジスタＴｓ５を介する１本のパスであるので、ダイナミック回路１Ａよりもダイナミック回路Ａ１は遅く遷移することになり、その結果、出力端子Ｑに出力されるデータは、データＤ０〜Ｄ３のうち選択されたデータのＯＲ出力となる。この構成は、例えば、スキャンテストの際に期待値が不定とならないので、有効である。

前記図９に示した半導体集積回路のレイアウト構成例を図１０に示す。同図では、第１ダイナミック回路１Ａの選択信号Ｓ０〜Ｓ３の入力用のｎ型トランジスタ及びデータＤ０〜Ｄ３の入力用のｎ型トランジスタの回路部と、前記図９に示したダイナミック回路Ａ１を構成する選択信号Ｓ０〜Ｓ３の入力用のｎ型トランジスタの回路部とが上下の配置関係で配置される。これにより、入力ピンの配線容量が削減されると共に、これ等の両回路部同士が近接しているので、この両ダイナミック回路１Ａ、Ａ１間の製造プロセスのばらつき成分も削減されるし、電圧変動や温度変動分も削減される利点がある。また、複数個のｎ型トランジスタで構成する選択信号やデータの入力回路部のレイアウトにおいて、選択信号やデータの入力数の異なるレイアウトを作成する場合に、入力数の最も多いものを作成しておけば、それよりも少ない入力数のレイアウトの作成については、図１０の左側部のｎ型ＭＯＳトランジスタを削減するだけで良いので、レイアウト工数も削減可能である。

尚、ダイナミック回路１ＡのトランジスタＴｒ９１は、キーパーとしての機能を持ち、ノードＮ１の電荷を保持する。ここで、前記トランジスタＴｒ９１のソースは、ダイナミック回路Ａ１のトランジスタＴｒ９３のドレイン（ノードＮ２０）と接続されることが望ましい。これにより、例えば、前記トランジスタＴｒ９１のソースがダイナミック回路１ＡのトランジスタＴｒ９４のドレインに接続された場合と比較すると、ノードＮ１の信号遷移速度が高速になるからである。これは、前記ダイナミック回路Ａ１のトランジスタＴｒ９３のドレイン容量がノードＮ１に影響を与えないからである。また、ダイナミック回路１ＢのトランジスタＴｒ９２についても同様である。

加えて、入力すべきデータの数が非常に多い場合には、これ等データを２組に区分することが考えられる。例えば、図１１に示した半導体集積回路では、図９に示した第１〜第４ダイナミック回路１Ａ〜１Ｄ、Ａ１の組と、これ等と同一構成の他の第１〜第４ダイナミック回路１Ａ’〜１Ｄ’、Ａ１’の組とを設ける。そして、データの数が２Ｎである場合に、一方の組にはデータＤ１〜ＳＮを入力し、他方の組にはデータＳＤＮ＋１〜Ｄ２Ｎを入力する。これ等の両組は、図１に示した出力回路１Ｅのｎ型トランジスタＴｒ２０、Ｔｒ２１のゲートに並列に入力される。更に、ダイナミック回路Ａ１の出力Ａ１−１、Ａ１−１’同士及びクロック生成回路Ａ２の出力Ａ２−１、Ａ２−１’同士の一致を検出する選択信号一致検出回路１Ｊを更に付加し、その出力１Ｊ−１は、図１に示した出力回路１Ｅのｎ型トランジスタＴｒ２２のゲートに接続される。このように構成すれば、各組の第１ダイナミック回路１Ａ、１Ａ’の第１のノードＮ１、Ｎ１’の容量が、１組のみの場合の半分値になるので、動作の高速化が可能である。

（実施形態２）
次に、本発明の実施形態２を説明する。本実施形態は、図５に示すように、図１に示した出力回路１Ｅを変形したものである。

即ち、図５に示した出力回路１Ｇは、差動回路７０により構成される。具体的に説明すると、差動回路７０は、１対の差動入力端子７０ａ、７０ｂと、１対の差動出力端子７０ｃ、７０ｄとを有し、交差結合された２個のｐ型ＭＯＳトランジスタＴｒ３０、Ｔｒ３１及び２個のｎ型ＭＯＳトランジスタＴｒ３２、Ｔｒ３３と、ゲートに前記１対の差動入力端子７０ａ、７０ｂが接続された差動信号入力用の２個のｎ型ＭＯＳトランジスタＴｒ３４、Ｔｒ３５とを有する。一方のｐ型トランジスタＴｒ３０とｎ型トランジスタＴｒ３２との接続点、及び他方のｐ型トランジスタＴｒ３１とｎ型トランジスタＴｒ３３との接続点に前記１対の差動出力端子７０ｃ、７０ｄが接続される。この１対の差動出力端子７０ｃ、７０ｄは、図１での半導体集積回路の出力端子Ｑと、その反転出力端子ＮＱとなる。

前記一方の差動入力端子７０ａには、図１に示した第２のダイナミック回路１Ｂの第２の出力ノードＮ２の信号が入力される。一方、他方の差動入力端子７０ｂには、ＯＲ回路７１が接続される。このＯＲ回路７１には、前記第２のダイナミック回路１Ｂの第２の出力ノードＮ２の信号をインバータ７２で反転した信号と、前記第１のダイナミック回路１Ａの第１の出力ノードＮ１の信号とが入力される。

更に、前記差動信号入力用の２個のｎ型ＭＯＳトランジスタＴｒ３４、Ｔｒ３５のソースである第９のノードＮ９には、ｎ型ＭＯＳトランジスタから成る制御トランジスタＴｒ３６が接続される。この制御トランジスタＴｒ３６は、そのソースが接地され、そのドレインが前記第９のノードＮ９に接続され、そのゲートには、制御信号として、図６に示すクロック生成回路１Ｈで生成される第５のクロック信号ＣＬＫ５が入力される。

前記クロック生成回路１Ｈの内部構成を説明する。図６において、クロック生成回路（信号生成回路）１Ｈは、第１のクロックＣＬＫ１と同周期で短パルス信号を生成する短パルス生成回路７５と、ＮＡＮＤ回路ＮＡＮＤ１１とを備える。前記短パルス生成回路７５は、第１のクロックＣＬＫ１を反転するインバータＩＮ１０と、前記第１のクロックＣＬＫ１及び前記インバータＩＮ１０の出力を受けるＮＡＮＤ回路ＮＡＮＤ１０と、このＮＡＮＤ回路の出力を反転するインバータＩＮ１１とを有する。また、前記ＮＡＮＤ回路ＮＡＮＤ１１は、前記インバータＩＮ１１の出力と、前記図１に示した第４のダイナミック回路１Ｄの第４の出力ノードＮ４の信号とが入力され、このＮＡＮＤ回路ＮＡＮＤ１１の出力が第５のクロックＣＬＫ５となり、このクロックＣＬＫ５が制御信号として、図５に示した差動回路７０の一方の差動信号入力用のｎ型トランジスタＴｒ３６に入力される。

図６に示したクロック生成回路１Ｈは、図７に示すように、第１のクロックＣＬＫ１の第１周期において、例えば選択信号Ｓ１がＨｉｇｈとなってデータＤ１が選択されている場合に、その期間の当初では第４のダイナミック回路１Ｄの第４の出力ノードＮ４の信号がＨｉｇｈであるので、その後に短パルス生成回路７５から短パルスが生成されると、この時点で第５のクロックＣＬＫ５がＨｉｇｈからＬｏｗに遷移し、その後、前記短パルスの終了に伴い第５のクロックＣＬＫ５はＬｏｗからＨｉｇｈに遷移する。この際、制御トランジスタＴｒ３６は、前記第５のクロックＣＬＫ５がＬｏｗからＨｉｇｈに遷移する途中でオンすることにより、差動入力信号を増幅して出力する。その他の状態では、制御トランジスタＴｒ３６はオフ状態を維持する。従って、第５のクロックＣＬＫ５がＨｉｇｈの状態では、出力回路７０は出力データを保持するラッチとして機能する。この構成により、図５に示した出力回路１Ｇを有する場合には、その後段には、図１に示した保持回路１Ｆは不要となる。

図５において、出力回路１Ｇには、前記制御トランジスタＴｒ３６とは並列にｎ型ＭＯＳトランジスタＴｒ３７が配置される。このｎ型トランジスタ（抵抗素子）Ｔｒ３７は、ソースが接地され、ゲート及びドレインが前記差動回路７０の第９のノードＮ９に接続される。前記第９のノードＮ９は、第５のクロックＣＬＫ５がＬｏｗ状態ではリーク電流によって電位が上がる可能性があるが、前記ｎ型トランジスタＴｒ３７が抵抗素子として機能して、前記の電位上昇を抑制、防止するので、第９のノードＮ９を最適な電位状態に保持する。その結果、差動入力用の１対のｎ型トランジスタＴｒ３４、Ｔｒ３５のソース−ドレイン間の電位が、適切ゲインを得る最適な電位差に保持されるので、出力回路１Ｇの所期の高速動作が良好に維持される。

本実施形態では、差動回路７０は入力差動信号間の電位差が小さい状況でこれを素早く増幅して出力するので、前記実施形態１の出力回路１Ｅによるデータ保持と比べて、高速である。尚、図２８の差動増幅回路２８Ａに置換しても良い。その場合、差動増幅回路２８ＡのＰ型トランジスタ２８Ｌ、２８Ｍのゲートは、クロックＣＬＫ５に接続される。

（実施形態３）
図８は、本発明の実施形態３の半導体集積回路を示す。

本実施形態は、図１に示した半導体集積回路と比べて、ＮＯＲ型の第１ダイナミック回路２ＡとＮＯＲ型の第３ダイナミック回路２Ｃの構成が異なり、第２及び第４ダイナミック回路１Ｂ、１Ｄ、出力回路１Ｅ及び保持回路１Ｆについては、実施形態１と同様である。

前記第１ダイナミック回路２Ａでは、ｐ型トランジスタＴｒ１とｎ型トランジスタＴｒ２とが直列に接続されると共に、その直列回路には、ゲートにデータＤを受けるｎ型ＭＯＳトランジスタＴｒ８０と、ゲートに出力信号Ｑの反転信号ＮＱを受ける他のｎ型ＭＯＳトランジスタＴｒ８１とが直列に接続される。従って、この第１ダイナミック回路２Ａでは、基本的にデータＤの値に応じて第１の出力ノードＮ１の電位が決定され、そのデータＤが出力端子Ｑから出力されると、その反転出力ＮＱによって次のデータＤの値の変化に備えられる。

また、第３ダイナミック回路（一致検出回路）２Ｃでは、ＥＸＮＯＲ回路ＥＸＮＯＲ１が備えられる。このＥＸＮＯＲ回路は、データＤ、出力信号Ｑ及びそれ等の反転信号ＮＤ、ＮＱが入力されて、第３クロックＣＬＫ３の立上り後にデータＤと出力信号Ｑとが一致する場合に限り、第３の出力ノードＮ３を電源電位Ｖｄｄに設定する。従って、データＤと出力信号Ｑとが一致する場合には、第４のダイナミック回路２Ｄでは、ｎ型トランジスタＴｒ１３がオンして、第４の出力ノードＮ４の電荷が放電され、その結果、第２のダイナミック回路２Ｂでは、ｎ型トランジスタＴｒ６がオフする。

以上の構成により、ダイナミックＮＡＮＤ回路２Ｄでは、データＤの値と出力信号Ｑの値とが同じ場合には、その出力ノードＮ４がＬｏｗに遷移して、第２ダイナミック回路２Ｂのｎ型トランジスタＴｒ６を強制的にオフするので、以後の第２ダイナミック回路２Ｂ、出力回路１Ｅ及び保持回路１Ｆの動作を停止することが可能となる。従って、これ等回路２Ｂ、１Ｅ及び１Ｆの無駄な動作を防止して、半導体集積回路の電力を削減することができる。

尚、実施形態１に示したように、各ダイナミック回路の物理配置、各トランジスタのサイズや閾値電圧特性、これ等回路への供給電圧などは、本実施形態３においても、実施形態１と同様な構成を採ることが可能であるのは、言うまでもない。また、出力回路１Ｅについても、前記実施形態２に示したような差動型の出力回路１Ｇを採用可能であり、この場合にはより高速性が実現できるのは勿論である。

尚、本実施形態では、フリップフロップの例を示したが、例えば、ノードＮ２の電位を出力信号とすることにより、ラッチ回路とすることも可能である。この場合、保持回路１Ｆは信号を出力する必要はなく、また設ける必要もない。

（実施形態４）
図１２は、本発明の別の多入力フリップフロップの回路図である。図１、図９と比較すると、単一のクロック信号ＣＬＫ１で動作する点が異なっている。更に、図１、図９に記載された回路と異なる点は、ｐ型ＭＯＳトランジスタ１２Ｂ、ｐ型ＭＯＳトランジスタ１２Ｃを備えた点である。

図１、図９においては、ソースを電源に接続され、ノードＮ２、Ｎ４を充電するｐ型ＭＯＳトランジスタ（図１でのトランジスタＴｒ４、Ｔｒ１２）であったが、図１２の回路では、ノードＮ１、Ｎ２間、及びノードＮ１、Ｎ４間に、各々、ソース、ドレインを接続したｐ型ＭＯＳトランジスタ１２Ｂ、１２Ｃを挿入している。ｐ型ＭＯＳトランジスタ１２Ｂのゲートは、ノードＡ１＿２に接続され、ｐ型ＭＯＳトランジスタ１２Ｃのゲートは、ノードＡ２＿３に接続されている。この回路は、クロック信号を１系統しか用いていないので、消費電力を低くすることができ、また、クロック信号を１系統しか用いていなくても、誤動作を生じないという特徴がある。

図１３及び図１４は、前記図１２で示した回路における端子ＳＩ、Ｄ［１］〜Ｄ［Ｎ−１］と端子Ｄ［Ｎ］、又は端子ＳＥ、Ｓ［１］〜Ｓ［Ｎ−１］と端子Ｓ［Ｎ］との信号入力パターンが異なる場合の、各ノードの電圧と時間との関係を示したものである。更に、図１３及び図１４では、図１、図９の回路でトランジスタバランスが悪いケースで且つ単一クロック信号で駆動したことにより誤動作が生じる波形も合わせて記載しており、一点鎖線が図１２の回路を用いた場合、実線が図１、図９の回路を用いた場合を示している。

図１２と対比させて説明を行う。図１３において、端子Ｄ［１］〜Ｄ［Ｎ−１］、ＳＩ、Ｓ［１］〜Ｓ［Ｎ］、ＳＥの信号入力が全て、クロック信号ＣＬＫ１がＨｉに遷移するタイミングで、所望のセットアップとホールド時間を満たしており、Ｌｏである。また、端子ＤＮのみ所望のセットアップとホールド時間を満たしてＨｉである。その後、クロック信号ＣＬＫ１がＨｉの期間に、端子Ｓ［Ｎ］のみがＬｏからＨｉに遷移する。すると、ノードＡ１−１とノードＮ１とはＬｏに遷移し、ノードＮ６はＨｉになる。ｐ型ＭＯＳトランジスタ１２Ｃを図１、図９と同様に構成すると、その後にクロック信号ＣＬＫ１がＨｉからＬｏに遷移する際、ｐ型ＭＯＳトランジスタ１２Ｃを介してノードＮ４に電源電圧Ｖｄｄが供給され、ノードＮ４がＨｉになる。その結果、ノードＮ４とノードＮ６とのＨｉ期間がオーバーラップする可能性がある。ノードＮ４とノードＮ６とのＨｉ期間がオーバーラップすると、トランジスタＴｒ２１、Ｔｒ２２の双方が導通状態となり、ノードＮ７から電荷が引き抜かれ、ノードＮ７が本来は、Ｈｉをキープしなければならないのが、逆にＬｏに遷移してしまい、出力端子Ｑが誤動作する可能性がある。これは、特に、ノードＮ４の充電とノードＮ１の充電とを制御する回路に工夫がされていないため、ノードＮ４、Ｎ１を各々充電するｐ型ＭＯＳトランジスタ素子のばらつきによっては、ノードＮ４の方が早く充電されてしまい、誤動作を引き起こしてしまうことに起因する。

しかしながら、図１２の回路では、ｐ型ＭＯＳトランジスタ１２Ｃのドレインとソースとの間の電流特性は、ｐ型ＭＯＳトランジスタ１２Ｃのドレインとソースとの間の電圧が閾値Ｖｔｐ近傍まで、ドレインとソースとの間の電圧に対して線形特性を示す。また、ｐ型ＭＯＳトランジスタ１２Ｃの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いために、あたかも非常に高い抵抗素子であるかのように振舞う。つまり、ノードＮ１が先に充電され、その後、ノードＮ４が充電され易くなるので、ノードＮ４がＨｉになるタイミングが遅くなり、ノードＮ４、Ｎ６が同時にＨｉになる可能性は低くなる。

更に、図１２と対比させて説明を行う。図１４においては、クロック信号ＣＬＫ１がＨｉに遷移するタイミングで、端子Ｓ［Ｎ］が所望のセットアップとホールド時間を満たしてＨｉであり、端子Ｓ［１］〜Ｓ［Ｎ−１］、ＳＥ、Ｄ［１］〜Ｄ［Ｎ］）、ＳＩの信号入力が、所望のセットアップとホールド時間を満たして、Ｌｏである。その後、クロック信号ＣＬＫ１がＨｉの期間に、端子Ｄ［Ｎ］のみがＬｏからＨｉに遷移する。すると、ノードＮ１がＨｉからＬｏに遷移する。ｐ型ＭＯＳトランジスタ１２Ｂを図１、図９と同様に構成すると、その後にクロック信号ＣＬＫ１がＨｉからＬｏに遷移する際に、ノードＮ１、Ｎ２が充電されるが、ノードＮ１の方がノードＮ２よりも後に充電されてしまうと、ノードＮ２がＨｉ、ノードＮ１がＬｏになるので、ノードＮ６がＨｉとなり、ノードＮ７にＧｌｉｔｃｈが生じる。それが出力端子Ｑに伝播されると、誤動作が起きる可能性がある。

しかしながら、図１２の回路では、ｐ型ＭＯＳトランジスタ１２Ｂにより、ｐ型ＭＯＳトランジスタ１２Ｂのドレインとソースとの間の電流特性は、ｐ型ＭＯＳトランジスタ１２Ｂのドレインとソースとの間の電圧が閾値Ｖｔｐ近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。またｐ型ＭＯＳトランジスタ１２Ｂの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、あたかも非常に高い抵抗素子であるかのように振舞う。つまり、ノードＮ１がＨｉになった後でないと、ノードＮ２はＨｉにならないので、ノードＮ６がＨｉになることはなく、誤動作が防止される。

以上説明したように、ｐ型ＭＯＳトランジスタ１２Ｂのソース、ドレインを各々ノードＮ１、Ｎ２に接続し、ｐ型ＭＯＳトランジスタ１２Ｃのソース、ドレインを各々ノードＮ１、Ｎ４に接続することにより、ノードＮ１、Ｎ２間の充電の順序、及びノードＮ１、Ｎ４間の充電の順序が、ｐ型ＭＯＳトランジスタのデバイスサイズの製造上のばらつきに左右されずに、一意に決定するので、より一層に頑強な回路構成が実現できる。

更に、図１２は、ダイナミック回路Ａ１において、ＭＯＳトランジスタＡＮ、Ａ３〜ＡＮ−１（図９では電源、グランドに直接接続されているＭＯＳトランジスタ）のゲートが回路１２Ａの２つの出力に接続されている点が特徴的である。

前記回路１２Ａでは、ｎ型ＭＯＳトランジスタ１２Ａ−１と、ｐ型ＭＯＳトランジスタ１２Ａ−２と、他のｎ型ＭＯＳトランジスタ１２Ａ−３とが備えられる。前記ｐ型ＭＯＳトランジスタ（電位設定トランジスタ）１２Ａ−２は、そのドレインが前記第２のｎ型トランジスタ群Ａ３〜ＡＮのうち１つのｎ型トランジスタＡＮのゲートに接続されて、このｎ型トランジスタＡＮのゲート電位を電源電位に設定する。また、ｎ型ＭＯＳトランジスタ１２Ａ−３は、そのソースが接地され、そのゲート及びドレインが前記電位設定トランジスタ１２Ａ−２のゲートに接続される。

微細化プロセスになると、ゲート酸化膜厚が薄くなり、ゲートのＥＳＤ耐性は弱くなる。従って、図９のような回路では、電源やグランドに過電圧が加わると、インピーダンスが低いために、ゲート電極がパンチスルーを引き起こす可能性が高く、ＭＯＳトランジスタが破壊され易い。しかし、図１２のように、回路１２Ａを設けることにより、ＭＯＳトランジスタのソース、ドレイン間の抵抗を介してゲートが接続されているので、電源、グランドからのインピーダンスは高くなり、ＭＯＳトランジスタは破壊され難くなる。

また、この回路１２Ａは、この回路１２Ａの出力がゲートに入力されて動作する第２のｎ型トランジスタ群Ａ３〜Ａｎと同一のスタンダードセル内に、多入力フリップフロップの一部として配置することが望ましい。なぜならば、このような多入力フリップフロップでは、入力端子が多く、スタンダードセル間での配線の引き回しが複雑になるからである。仮に、回路１２Ａがセル内に存在しないとすると、どこかに回路１２Ａのようなセルを置き、多入力フリップフロップと配線で接続する必要が生じ、スタンダードセル間の配線混雑度がより複雑になるからである。更に、通常、スタンダードセル間の配線は自動配置配線で行われることが多く、そのため、意図せずに回路１２Ａの出力がクロストークの影響を受けるように配線される可能性がある。回路１２Ａの出力にクロストークノイズが乗ると、多入力選択機能のフリップフロップ回路が誤動作を起こす可能性もあるため、できるだけそのスタンダードセル内に、クロストークの影響を考慮して、配置することが望ましい。

尚、本回路１２Ａでは、素子削減のため、Ｎ型ＭＯＳトランジスタ１２Ａ−１のゲートに接続されるノードは、Ｐ型ＭＯＳトランジスタ１２Ａ−２のドレインとしたが、ＭＯＳトランジスタ１２Ａ−２、１２Ａ−３の構成と同様に、もう１つｐ型ＭＯＳトランジスタを用意し、そのｐ型ＭＯＳトランジスタのドレインとゲートとを共通に接続し、その信号線とｎ型ＭＯＳトランジスタ１２Ａ−１のゲートとを接続しても良い。

また、図１０の下部にある左右のｎ型ＭＯＳトランジスタの更に下端に前記回路１２Ａを配置すれば、図１２における回路Ａ１やノードＮ１の配線を長くすることなく後段に接続でき、仮に図１２の回路がスタンダードセルならば、下端にＮＷＥＬＬ、ＰＷＥＬＬが再び配置されるので、下側のセル間隣接境界の異なるウェル境界の距離制約を気にせずに、配置可能となる。

（実施形態５）
図１５は、本発明の別の多入力フリップフロップの回路図を示す。

図１、図９とは単一のクロック信号ＣＬＫ１で動作する点が異なっている。更に、図１、図９に記載された回路と異なるのは、第１のダイナミック回路１Ｅ内の回路部１３Ｂ、ダイナミック回路１Ｄ内の回路部１３Ｃ、及びダイナミック回路１Ａ内の回路部１３Ａである。図１においては、ソースを電源に接続され、且つノードＮ２、Ｎ４のダイナミックノード部を充電する１個のｐ型ＭＯＳトランジスタ素子（図１においてトランジスタＴｒ４、Ｔｒ１２）であったが、図１５の回路では、更に充電するためのｐ型ＭＯＳトランジスタのドレインに別のｐ型ＭＯＳトランジスタ（ｐ型ＭＯＳトランジスタ１３Ｂ１、ｐ型ＭＯＳトランジスタ１３Ｃ１）を挿入し、そのソース、ドレインを介して各々ノードＮ２、Ｎ４を接続している。ｐ型ＭＯＳトランジスタ１３Ｂ１のゲート、ｐ型ＭＯＳトランジスタ１３Ｃ１のゲートは、ノードＮ１の反転回路ＩＮＶ１３の出力に接続されている。更に、ｐ型ＭＯＳトランジスタ１３Ａのソースを、図１１では電源に接続していたが、図１５では、ノードＡ１−１に接続している。これによって、この回路は、クロック信号を１系統しか用いていないので、消費電力を低くすることができ、またクロック信号を１系統して用いていなくとも、誤動作を生じないという特徴がある。

また、図１５において、第３のダイナミック回路Ａ１内には、ｎ型トランジスタ（第１のｎ型トランジスタ）Ｔｒ４０が備えられる。このｎ型トランジスタＴｒ４０は、そのゲートにクロック信号ＣＬＫ１が入力され、そのドレインには、複数個のｎ型トランジスタ（第２のｎ型トランジスタ群）Ａ３〜ＡＮのソースが共通に接続される。更に、前記第２のｎ型トランジスタ群Ａ３〜ＡＮの共通ドレインには、複数のｎ型トランジスタ（第３のｎ型トランジスタ群）Ａ２０〜ＡＫの共通ソースが接続されている。前記第２のｎ型トランジスタ群Ａ３〜ＡＮのうち、１個のｎ型トランジスタＡＮのゲートには所定の電源が接続されて、そのゲート電位が電源電位に設定される。また、他のｎ型トランジスタＡ３〜Ａ５のゲートは全て接地されて、そのゲート電位は接地電位に設定される。前記第３のｎ型トランジスタ群Ａ２０〜ＡＫのゲートには、各々、前記複数の選択信号Ｓ［１］〜Ｓ［Ｎ］が入力され、前記第３のｎ型トランジスタ群Ａ２０〜ＡＫのドレインは共通に第３の出力ノードＮ３に接続されている。

第２ダイナミック回路１Ｅには、前記第３ダイナミック回路Ａ１の前記第３の出力ノードＮ３（＝Ａ１−１）の反転ノードＡ１−２が接続され、第４ダイナミック回路１Ｄには、前記第３の出力ノードＮ３に加え、前記第２のｎ型トランジスタ群Ａ３〜ＡＮの共通ドレインのノードＡ２−１の反転ノードＡ２−２が接続されている。

図１６及び図１７は、この図１５で記載した回路の端子Ｄ［１］〜Ｄ［Ｎ−１］と端子Ｄ［Ｎ］との間、及び端子Ｓ［１］〜Ｓ［Ｎ−１］と端子Ｓ［Ｎ］との間で信号入力パターンが異なる場合の各ノードの電圧と時間との関係を示したものである。更に、図１６及び図１７では、図９の回路でトランジスタバランスが悪いケースで単一クロック信号で駆動した場合に、誤動作が生じる波形も合わせて記載しており、一点鎖線が図１５の回路を用いた場合、実線が図９の回路を用いた場合である。

図１５と対比させながら説明を行う。図１６は、端子Ｓ［１］〜Ｓ［Ｎ］の入力信号が全て、クロック信号ＣＬＫ１がＨｉに遷移するタイミングで、所望のセットアップとホールド時間を満たしており、Ｌｏである。その後、クロック信号ＣＬＫ１がＨｉの期間に、端子Ｓ［Ｎ］のみがＬｏからＨｉに遷移する。すると、ノードＡ１−１とノードＮ１とはＬｏに遷移し、ノードＮ６はＨｉになる。回路１３Ｃを図１や図９と同様に構成すると、その後にクロック信号ＣＬＫ１がＨｉからＬｏに遷移する際、ｐ型ＭＯＳトランジスタ１３Ｃ１、１３Ｃ２を介してノードＮ４に電源電圧Ｖｄｄが供給され、ノードＮ４がＨｉになる。その結果、ノードＮ４とノードＮ６とのＨｉ期間がオーバーラップする可能性がある。ノードＮ４とノードＮ６とのＨｉ期間がオーバーラップすると、トランジスタＴｒ２１、Ｔｒ２２の双方が導通状態となり、ノードＮ７から電荷が引き抜かれ、ノードＮ７が本来は、Ｈｉをキープしなければならないのが、Ｌｏに遷移してしまい、出力端子Ｑが誤動作する可能性がある。これは、ノードＮ４の充電とノードＮ１の充電とを制御する回路に特に工夫がされていないので、ノードＮ４、Ｎ１を各々充電するｐ型ＭＯＳトランジスタ素子のばらつきによっては、ノードＮ４の方が早く充電されてしまい、誤動作を引き起こしてしまうことに起因する。

しかしながら、図１５の回路では、ノードＮ１の反転回路ＩＮＶ１３の出力の電位が電源電圧ＶＤＤから回路１３Ｃ中のｐ型ＭＯＳトランジスタ１３Ｃ１の閾値電圧を引いた差以下にならないと、回路１３ＣはＯＮしないので、ノードＮ１が先に充電され、ノードＮ４が後に充電され易くなる。従って、ノードＮ４とＮ６とが同時にＨｉになる可能性は低くなる。

更に、図１５と対比させて説明を行う。図１７においては、クロック信号ＣＬＫ１がＨｉに遷移するタイミングで、端子Ｓ［Ｎ］が所望のセットアップとホールド時間を満たして、Ｈｉであり、端子Ｓ［１］〜Ｓ［Ｎ−１］、ＳＥ、Ｄ［１］〜Ｄ［Ｎ］）、ＳＩの入力信号が、所望のセットアップとホールド時間を満たして、Ｌｏである。その後、クロック信号ＣＬＫ１がＨｉ期間に、端子Ｄ［Ｎ］のみがＬｏからＨｉに遷移する。すると、ノードＮ１がＨｉからＬｏに遷移する。その後、クロック信号ＣＬＫ１がＨｉからＬｏに遷移する際、図１の回路では、ノードＮ１とノードＮ２とが充電されるが、その順番がノードＮ１の方がノードＮ２よりも後に充電されると、ノードＮ２がＨｉでノードＮ１がＬｏになる。従って、ノードＮ６がＨｉとなり、ノードＮ７にＧｌｉｔｃｈが生じる。それが出力端子Ｑに伝播されると、誤動作が起きる。

しかしながら、図１５の回路では、ノードＮ１の反転回路ＩＮＶ１３の出力の電位が電源電圧ＶＤＤから回路１３Ｂ中の第１のｐ型ＭＯＳトランジスタ１３Ｂ１の閾値電圧を引いた差以下にならないと、ノードＮ２は充電されないので、ノードＮ１がＨｉになってからでないと、ノードＮ２はＨｉにならない。つまり、ノードＮ６がＨｉになることはないので、誤動作が防止される。

更に、図１８では、クロック信号ＣＬＫ１がＨｉに遷移する場合、端子Ｄ［Ｎ］、Ｓ［Ｎ］が所望のセットアップとホールド時間を満たして、Ｈｉであり、端子Ｓ［１］〜Ｓ［Ｎ−１］、ＳＥ、Ｄ［１］〜Ｄ［Ｎ−１］、ＳＩの入力信号が、所望のセットアップとホールド時間を満たして、Ｌｏである。その後、クロック信号ＣＬＫ１がＨｉの期間に、端子Ｄ［Ｎ］がＨｉからＬｏに遷移する。その後、クロック信号ＣＬＫ１はＨｉからＬｏに遷移する。その際、ノードＡ１−１とノードＮ１とが充電されるが、そのｐ型ＭＯＳトランジスタのトランジスタばらつきによっては、ノードＮ１の方が先にｎ型ＭＯＳトランジスタの閾値電圧Ｖｔｎに達してしまう。このとき、ノードＮ２に貫通電流が流れてしまい、ノードＮ２にＧｌｉｔｃｈが生じ、ノードＮ７にそのＧｌｉｔｃｈが伝播し、出力端子Ｑが誤動作してしまう。

しかしながら、図１５の回路では、ｐ型ＭＯＳトランジスタ１３ＡのソースをノードＡ１−１に接続する構成としているので、ｐ型ＭＯＳトランジスタ１３Ａのドレインとソースとの間の電流特性は、ｐ型ＭＯＳトランジスタ１３Ａのドレインとソースとの間の電圧が閾値電圧Ｖｔｐ近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。また、ｐ型ＭＯＳトランジスタ１３Ａの基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、非常に高い抵抗素子としてあたかも振舞う。このため、ノードＡ１−１が最初に充電され、その後、ノードＮ１が充電され始める。このため、ｎ型ＭＯＳトランジスタ１Ｅ−１のゲート電圧がそのｎ型ＭＯＳトランジスタの閾値電圧以下になった後に、ｎ型ＭＯＳトランジスタ１Ｅ−２のゲート電圧が閾値電圧以上になり易いので、ノードＮ２の貫通電流は流れ難くなり、ノードＮ７のＧｌｉｔｃｈは起こらない。更に、図１５では、ｐ型ＭＯＳトランジスタ１３Ｂ２のゲート、ｐ型ＭＯＳトランジスタ１３Ｃ２のゲートは、クロック信号ＣＬＫ１に接続されている。

このため、図１２の回路では、ノードＮ２の放電が、ノードＡ１−２が電圧（ＶＤＤ−Ｖｔｐ）以上にならないと、開始されなかったが、図１５では、クロック信号ＣＬＫ１が電圧（ＶＤＤ−Ｖｔｐ）以上になると、ノードＮ２が放電される状態になるので、図１２よりも高速にノードＮ２の動作が可能な利点がある。

以上説明したように、ｐ型ＭＯＳトランジスタ１３Ｂ２のソースを電源、ｐ型ＭＯＳトランジスタ１３Ｂ２のドレインをｐ型ＭＯＳトランジスタ１３Ｂ１のソースに接続し、第１のｐ型ＭＯＳトランジスタ１３Ｂ１のドレインをノードＮ２に接続し、第２のｐ型ＭＯＳトランジスタ１３Ｂ２のゲートをクロック信号ＣＬＫ１に、ｐ型ＭＯＳトランジスタ１３Ｂ１のゲートをノードＮ１の反転回路ＩＮＶ１３の出力に各々接続し、更に、ｐ型ＭＯＳトランジスタ１３Ｃ２のソースを電源に、ｐ型ＭＯＳトランジスタ１３Ｃ１のドレインをｐ型ＭＯＳトランジスタ１３Ｃ１のソースに接続し、ｐ型ＭＯＳトランジスタ１３Ｃ１のドレインをノードＮ４に接続し、ｐ型ＭＯＳトランジスタ１３Ｃ２のゲートをクロック信号ＣＬＫ１、ｐ型ＭＯＳトランジスタ１３Ｃ１のゲートをノードＮ１の反転回路ＩＮＶ１３の出力に接続し、更に、ｐ型ＭＯＳトランジスタ１３ＡのソースをノードＡ１−１に接続することにより、ノードＡ１−１とノードＮ１との充電の順序、ノードＮ１、Ｎ２間の充電の順序、ノードＮ１、Ｎ４間の充電の順序が、ｐ型ＭＯＳトランジスタのデバイスサイズの製造上のばらつきに左右されずに一意に決定するので、より頑強な回路構成が実現できる。

尚、ｐ型ＭＯＳトランジスタ１３ＡのソースをノードＡ１−１に接続する形を説明したが、ｐ型ＭＯＳトランジスタ１３Ａのソースに、更に別のｐ型ＭＯＳトランジスタのドレインを接続し、そのソースを電源に接続し、そのゲートをノードＡ１−１の反転回路の出力に接続する構成でも、同様な効果を発揮する。つまり、本発明の意図するところは、ノードＡ１−１とノードＮ１との充電の順序、ノードＮ１、Ｎ２間の充電の順序、ノードＮ１、Ｎ４間の充電の順序が、ｐ型ＭＯＳトランジスタのデバイスサイズの製造上のばらつきに左右されずに一意に決定する回路構成であれば良い。その回路構成は、様々な回路の組み合わせによって可能であるが、それらは本発明を逸脱するものではない。

（実施形態６）
図１９では、図１の多入力フリップフロップにおけるダイナミック回路１Ｃ、１Ｄの別の回路図を示す。

図１９において、図１のダイナミック回路１Ｃ、１Ｄと異なる点は、ノードＮ３を充電するｐ型ＭＯＳトランジスタＴｒ９の代わりに、第１及び第２のｐ型ＭＯＳトランジスタＡ１３、Ｎ１４Ａを配置し、前記一方のｐ型ＭＯＳトランジスタＮ１４Ａでは、そのゲートにクロック信号ＣＬＫ３を入力し、そのソースを電源に接続し、そのドレインをノードＡ２−２（即ち、第３のｎ型トランジスタ群Ａ２０〜ＡＫの共通ソース）に接続し、更に他方のｐ型ＭＯＳトランジスタＡ１３のソース、ドレインを、ノードＮ３とノードＡ２−２と（即ち、第３のｎ型トランジスタ群Ａ２０〜ＡＫの共通ドレインと共通ソースと）に各々接続している点である。更に、ダイナミック回路１ＤのトランジスタＴｒ１４のゲート端子に、図１ではクロック信号ＣＬＫ４を接続していたが、図１９では、トランジスタＴｒ１４のゲート端子に、反転回路ＩＮ１４の出力が接続されている。

このような回路構成の利点としては、クロック信号ＣＬＫ４にクロック信号ＣＬＫ３と同位相が入力された場合、即ち、図１９のようにクロック信号ＣＬＫ３のみで駆動された場合に、更に低電圧の電源電圧で動作できる点である。なぜならば、図１の回路構成では、クロック信号ＣＬＫ４とクロック信号ＣＬＫ３とが同位相で入力されると、電源電圧がｎ型ＭＯＳトランジスタの閾値電圧近傍の低電圧（例えば、ｎ型ＭＯＳトランジスタの閾値電圧が０．３Ｖで、電源電圧値が０．５Ｖ）では、クロック信号ＣＬＫ３がＬｏからＨｉになると、トランジスタＴｒ１４のゲート端子よりもノードＮ３の方が放電する時間が圧倒的に遅くなり、本来はトランジスタＴｒ１３がカットオフされ、ノードＮ４がＨｉになる動作（つまり、端子Ｓ［１］〜Ｓ［Ｎ］と端子ＳＥの何れかがＨｉ）を行わなければならないにも関わらず、ノードＮ４はＨｉにならずに、Ｌｏになってしまう。

しかしながら、図１９の構成では、クロック信号ＣＬＫ３がＬｏからＨｉに遷移する際、ノードＮ３、Ａ２−２は同時に放電を開始し、ノードＮ１４Ａが反転回路ＩＮ１４のスイッチングレベル以下になると、トランジスタＴｒ１４のゲートの電圧は上がる。つまり、トランジスタＴｒ１４のゲートがＨｉになる前にノードＮ３がｎ型ＭＯＳトランジスタＴｒ１３の閾値電圧以下となるので、ノードＮ４には、トランジスタＴｒ１３、Ｔｒ１４経由の貫通電流が起き難くなるので、図１の回路構成よりも低電圧動作が安定する。

更に、クロック信号ＣＬＫ３がＨｉからＬｏに遷移する際、ｐ型ＭＯＳトランジスタＡ１３のドレインとソースとの間の電流特性は、ｐ型ＭＯＳトランジスタＡ１３のドレインとソースとの間の電圧が閾値Ｖｔｐ近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。また、ｐ型ＭＯＳトランジスタＡ１３の基板電圧とソース電圧とを比較した場合、基板電圧の方が高いので、非常に高い抵抗素子としてあたかも振舞う。ノードＡ２−２の電位がｐ型ＭＯＳトランジスタＡ１３の閾値電圧以上にならないと、ノードＮ３が充電されない。つまり、トランジスタＴｒ１４のゲートがある程度下がってからでないと、トランジスタＴｒ１３はＯＮしない。また、ノードＮ４はクロック信号ＣＬＫ３で充電されるので、ノードＮ４の電位には、トランジスタＴｒ１３がＯＮすることによって生じるグリッチが起こり難くなり、結果として、ダイナミック回路Ａ１、１Ｄに関連する誤動作が起こり難くなる。

（実施形態７）
図２０は、図１１の応用例を示す。

図１１では、入力データを２組に区分した多入力選択付フリップフロップであったが、図２０では、各々の出力回路１Ｅのトランジスタを組み合わせて、ダイナミック回路１Ａ〜１Ｄ、Ａ１から成る多入力選択機能と、ダイナミック回路１Ａ´〜１Ｄ´、Ａ１´から成る多入力選択機能の出力に対するＮＡＮＤロジックを構成している。

具体的には、一方のｐ型ＭＯＳトランジスタＴｒ２０とソース、ドレインを共通にして他方のＰ型ＭＯＳトランジスタＴｒ２０を配置し、一方のｎ型ＭＯＳトランジスタＴｒ２１と直列に他方のｎ型ＭＯＳトランジスタＴｒ２１を配置している。更に、ｐ型ＭＯＳトランジスタＴｒ２０のドレインに接続された第１のインバータ回路ＩＮＶ１５と、そのインバータＩＮＶ１５の出力を入力とする第２のインバータＩＮＶ１６とで構成される保持回路５０において、第２のインバータＩＮＶ１６を構成するＰ型ＭＯＳトランジスタとＴｒ６０とＮ型ＭＯＳトランジスタＴｒ６１との間に、ダイナミック回路１Ａ〜１Ｄ、Ａ１における第２の出力ノードＮ２がゲートに接続されるｎ型ＭＯＳトランジスタ１６Ａを一段配置している（この構成は図１１でも同様である）のに加えて、図２０では、更に、ダイナミック回路１Ａ’〜１Ｄ’、Ａ１’の第２の出力ノードＮ２’がゲートに接続されるｎ型ＭＯＳトランジスタ１６Ｂを一段直列に配置している。これによって、保持回路５０の高速性を維持している。尚、これら２段のｎ型ＭＯＳトランジスタは、接地と第２のインバータ回路ＩＮＶ１６を構成するｎ型ＭＯＳトランジスタＴｒ６１との間に配置しても良い。

尚、本実施形態では、ＮＡＮＤロジックの例を示したが、これに限らず、様々な複合ロジックが生成できることは言うまでもない。更に、ダイナミック回路１Ａや１Ａ’に関わるダイナミック論理部を様々なロジックに置き換えることにより、更に様々な複合ロジック機能を持ち備えたフリップフロップ回路が構成可能である。更に、図１のＴｒ５とノードＮ２の間にＮ型トランジスタを直列に接続し、そのＮ型トランジスタのゲートに別の論理を有するダイナミック回路１Ａの出力を接続することにより、より多機能な論理を構成することもできる。また、トランジスタＴｒ２０やトランジスタＴｒ２１に更にＭＯＳトランジスタを付加し、そのゲート端子を更に別の多入力ダイナミック回路の出力に接続することも、本発明を逸脱するものではない。

図２１は、図１１の他の応用例であり、各々の出力回路におけるトランジスタＴｒ２１のソースとドレインとを共通に接続している。

（実施形態８）
図２２は図１１の別の応用例であり、スキャン入力回路のみをダイナミック回路１Ａ´〜１Ｄ´、Ａ１´に置いたものである。

ダイナミック回路１Ａ´〜１Ｄ´、Ａ１´、１７Ｂ、１７Ｃは、保持回路部１７Ｅと出力端子Ｑの出力部とを、ダイナミック回路１Ａ〜１Ｄ、Ａ１から成る多入力選択機能のフリップフロップと共用しているスタティックタイプのフリップフロップである。更に、図１１と異なる点は、ｎ型ＭＯＳトランジスタ１７Ｄのゲートをスキャンイネーブル信号ＳＥの反転出力に接続している点である。スタティックタイプのフリップフロップは、図２３や図２４のような回路であっても良い。

このような回路構成を採用することにより、スキャンイネーブル信号が活性化されている時は、トランジスタＴｒ２２、Ｔｒ２０はカットオフされ、回路素子１７Ｂ、１７Ｃのみが動作する。この回路の利点は、ノードＮ１の容量を削減でき、通常パスでは、ダイナミックタイプのフリップフロップを用いることにより高速化が達成され、スキャンパスにおいては、スタティックタイプのフリップフロップを用いることにより、スキャン入力時のホールド時間が短縮され、スキャンシフト動作のマージン確保に有効な点である。

尚、ダイナミック回路の出力回路部とスタティック回路の出力部とを出力回路部１７Ｆに組み合わせることにより、更に様々な論理機能をもつフリップフロップ回路が構成可能であることは言うまでもない。本発明では、上述したように、ダイナミック回路とスタティック回路との長所を入力信号の機能やスペックの要望に併せて使い分けることができる。

以上、８つの実施形態について説明したが、そのうち１つの実施形態での半導体集積回路の回路構成の一部を、他の７つの実施形態の何れかの回路構成の一部と入れ替えることは、当業者にとって容易である。例えば、図８のダイナミック回路１Ｂを図９のダイナミック回路１Ｂと入れ替えても良い。

以下、以上で説明した半導体集積回路を所定回路適用した具体例を説明する。その具体例を以下の実施形態９〜１１に示す。

（実施形態９）
図２５は、実施形態１や実施形態８でのフリップフロップを、所定回路としてのプロセッシングユニットのデータパスに適応した実施形態を示す。

図２５では、データパス２５Ａ、メモリ２５Ｊ、レジスタファイル２５Ｋがある。データパス２５Ａは、３段のパイプライン構成となっており、１段目は、データ１ビット当たりデータ入力が１４入力であるところの以上の実施形態で示した多入力フリップフロップ２５Ｚが１０個ある。多入力フリップフロップ２５Ｚの出力は、ＡＬＵ２５Ｂ１〜２５Ｂ３、バイパスユニット２５Ｃ１、畳み込みこみ演算（コンボルーション）２５Ｅ１、除算器２５Ｆ１、乗算器２５Ｇ１に入力される。２段目は、フォワーディング２５Ｄ１〜Ｄ３、バイパスユニット２５Ｃ２、畳み込みこみ演算（コンボルーション）２５Ｅ２、除算器２５Ｆ２、乗算器２５Ｇ２からなる。３段目は、フォワーディング２５Ｄ４〜Ｄ６、乗算器２５Ｇ３からなる。通常は、レジスタファイル２５Ｋからのデータ出力がフリップフロップ２５Ｚで選択されるが、パイプライン処理にデータハザードが生じた場合、フォワーディングパスによって回避することによりパイプライン処理を乱さない。そのフォワーディングパスの１ビット当たりのデータ本数は、各パイプラインの段からの出力データとメモリからのデータ出力線２５Ｌとの１３本である。ＡＬＵなどで演算処理が終わったデータをフリップフロップのデータ入力にしないといけないので、高速にパイプラインを処理するためには、フリップフロップのフォワーディングパスからのデータ入力セットアップ時間は、短ければ短いほど良い。以上の実施形態で説明したフリップフロップでは、データ信号のセットアップ時間は、ほぼ０である（インバータの遅延がファンアウト４で例えば４５ｐｓｅｃ．の時、従来例で示したスタティックロジックのセレクター制御回路付のフリップフロップでは、例えば３００ｐｓｅｃのセットアップ時間を要する。以上の実施形態で説明したフリップフロップでは、データのセットアップ時間が例えば１０ｐｓｅｃ．であり、制御信号のセットアップ時間は例えば３０ｐｓｅｃ．である。）ので、従来のスタティックなロジックでの構成よりも高速となり、パイプラインの処理速度が高速化できる。

また、データパスのパイプラインでストールが起きた際にも、本発明のフリップフロップは有用である。データパスを制御するロジックは、データパスのパイプラインでストールが起きた際、ロードしたデータを有効に使用できるかどうかを決定するため、各データのアドレス比較を行い、次サイクルでどのデータを選択するかの制御回路が必要がある。しかし、本発明のフリップフロップでは、制御信号のセットアップ時間も、ほぼ０であるので、従来のスタティックなロジックでの構成よりも高速となり、パイプラインの処理速度が高速化できる。更に、従来のスタティックロジックで選択信号を構成した場合よりも少ないトランジスタサイズでデータ制御が可能であるので、小面積でデータパスが構成可能となる。加えて、スタティックロジックでは、各入力のデータ遷移遅延時間が配線抵抗などでばらつき、各スタティックロジックの出力にグリッチが生じ、データが確定するまで無駄な電力が生じるが、本発明のフリップフロップの構成では、各データ及びその制御線は、スタティックロジックパスを介すことなくフリップフロップのデータ入力ポート及び制御入力ポートに直結されるので、無駄な電力が生じない効果がある。

（実施形態１０）
図２６は、システムオンチップなどで使用されるクロスバーバススイッチに対して、以上の実施形態で説明したフリップフロップを用いた実施形態を示す。

同図において、２６Ａはプロセッサコアであり、２６ＢはＤＭＡである。２６ＣはＳＤＲＡＭインターフェイスブロックであり、チップ外部のＳＤＲＡＭとインターフェイスするものである。２６Ｄはシステムバスインターフェイスブロックであって、チップ外部のＲＯＭやメモリなどとインターフェイスするものである。２６Ｅは、オンチップメモリやコプロセッサとインターフェイスを制御するオンチップメモリインターフェイスブロックである。２６Ｆは、オンチップＩ／Ｏとインターフェイスを制御するオンチップＩ／Ｏインターフェイスブロックである。このクロスバーバススイッチは、３つのマスター（図示せず）があり、プロセッサコア２６Ａに２つ、ＤＭＡ２６Ｂに１つある。また、４つのスレーブ（図示せず）があり、ＳＤＲＡＭインターフェイスブロック２６Ｃ、システムバスインターフェイスブロック２６Ｄ、オンチップメモリインターフェイスブロック２６Ｅ、オンチップＩ／Ｏインターフェイスブロック２６Ｆからなる。４本のスレーブバス２６Ｇから各マスターへは、４入力のデータ選択制御回路２６Ｊと、その出力信号を入力とするフリップフロップ２６Ｉとが存在するが、この４入力のデータ選択制御回路２６Ｊに本多入力フリップフロップを使用する。これにより、本多入力フリップフロップでは、データ及び制御信号のセットアップ時間が短いので、その時間分、バスの転送率の向上が可能となる。更に、どの制御信号も選択されない時は、フリップフロップの値を保持できるので、各マスター内でのデータバスの調停を行う制御は必要なく、小面積で構成可能となる。

尚、スレーブ側への入力についても、本発明のフリップフロップを利用することにより、上述したマスター入力と同様の効果を発揮するのは勿論である。

（実施形態１１）
図２７は、リコンフィギュアラブルプロセッサに本発明のフリップフロップを適応した実施形態を示す。

同図において、２７Ａはリコンフィギュアラブルプロセッサの１つのプロセッサエレメントである。プロセッサエレメント２７Ａは、以上の実施形態で説明したフリップフロップで構成される多入力フリップフロップ２７Ｃ、演算器２７Ｄ、レジスタファイル２７Ｅなどを含む。２８Ａはリコンフィギュアラブルプロセッサのバスであり、１つのプロセッサエレメント２７Ａから出力されたデータは、４つのデータバスに直結されている。また、プロセッサエレメント２７Ａ内の多入力フリップフロップ２７Ｃのデータ入力は、各４つのデータバスに接続されている。リコンフィギュアラブルプロセッサは、あるアプリケーションの処理性能が高性能になるように各プロセッサエレメント２７Ａを幾つかまとめて演算処理を行う。例えば、プロセッサエレメント群２７Ｆが、他のプロセッサエレメント群２７Ｇ、２７Ｈ、２７Ｉと分離された場合、それ等の各群内でのプロセッサエレメント同士でデータのやりとりを行う。この場合、４つの群に分かれているので、各群で完結したバスインターフェイスを築くことができる。本発明の多入力フリップフロップを用いることにより、従来のようなスタティック選択制御ロジックが不要であるので、群内のバスインターフェイスが高速に行え、各プロセッサエレメントの面積を小さくできる。更に、各エレメント群２７Ｇ、２７Ｈ、２７Ｉのクロックは、エレメント群中の各エレメント２７Ａを並列接続し、並列演算する際は、同じ位相のクロックを用い、直列接続し、シリアル処理をする場合は、位相の異なるクロックを用いる。例えば、エレメント群２７Ｉは２直列のシリアル処理を行う場合は、第１段目のエレメント２７Ａのクロックは、位相差が０度のクロックを用い、第２段目のエレメントのクロックは、位相差が１８０度のクロックを用いれば良い。これにより、第２段目のエレメント２７Ａでクロックを停止させ、フリップフロップをバイパスするスタティック型データ選択回路を設けるより、小面積化及び高速化が図れる効果がある。また、前記の構成により、あるアプリケーションから異なるアプリケーションに切り替えられて、プロセッサエレメントの群構成に変化が必要な場合でも、従来のスタティック選択制御ロジックを用いないので、どのバス線の切り替え制御時間も高速に切り替えられる。従って、切り替え時のレイテンシーが少ないので、より高性能なリコンフィギュアラブルプロセッサが実現可能となる。

（実施形態１２）
図２８は、本発明の実施形態１２の半導体集積回路を示す。

本実施形態は、図３（ａ）に示した半導体集積回路と比べて、第１及び第２のダイナミック回路２８Ａ１Ａ、２８Ａ１Ｂの出力ノードＮ１、Ｎ２と保持回路９０との間に差動増幅回路２８Ａが挿入されたところが異なる。

差動増幅回路２８Ａの活性化信号２８Ａ０は、図３（ａ）のクロックＣＬＫを半導体デバイスで構成される抵抗素子や容量素子よりも少し遅延を付加させた信号を用いる。活性化信号２８Ａ０は、本実施形態では、ダイナミック回路２８Ａ１の出力信号ノード２８Ａ１１を経由し、インバータ２８Ａ０１を介して、差動増幅回路２８Ａの活Ｎ型トランジスタ２８Ａ１のゲートに接続される。

差動増幅回路２８Ａは、Ｎ型トランジスタ２８Ａ１と、Ｎ型トランジスタ２８Ａ１のドレインに各々のソースが接続されたＮ型トランジスタ２８Ｂ、２８Ｃのゲートを入力端子とする差動ペアトランジスタと、Ｎ型トランジスタ２８Ｂ、２８Ｃのドレイン電圧差を増幅させるラッチ回路２８Ｄから構成される。前記ラッチ回路２８Ｄは、５つのトランジスタから構成され、Ｎ型トランジスタ２８ＥとＰ型トランジスタ２８Ｆとで構成されるインバータ２８Ｇと、Ｎ型トランジスタ２８ＨとＰ型トランジスタ２８Ｉとで構成されるインバータ２８Ｊとが交差接続されている。また、Ｎ型トランジスタ２８Ｂ、２８Ｃのドレイン同士を高抵抗素子（ここでは、ＮＭＯＳトランジスタ２８Ｋ）で接続している。インバータ２８Ｇの出力はノードＯＵＴであり、インバータ２８Ｊの出力は、ノードＯＵＴＢである。また、活性化信号が非活性になると、ノードＯＵＴ及びＯＵＴＢは、各々、Ｐ型トランジスタ２８Ｌ、２８Ｍにより、ほぼ電源電圧値に充電される。

ノードＮ１がＮ型トランジスタ２８Ｂのゲートに接続され、ノードＮ２が２８ＣＮ型トランジスタのゲートに接続される。

保持回路９０は、ノードＯＵＴがゲートに接続されたＰ型トランジスタ２８Ｎと、ノードＯＵＴＢがインバータ２８Ｐを介してゲートに接続されたＮ型トランジスタ２８Ｑとを備え、Ｐ型トランジスタ２８ＮのドレインとＮ型トランジスタ２８Ｑのドレインとが接続され、その接続ノードＮＱがインバータ２８Ｒを介して出力ピンＱに接続されている。

以上の構成を採ることにより、出力ノードＮ１の電圧と出力ノードＮ２の電圧との電圧差分が小さい段階において、その電圧差が差動増幅回路２８Ａにより高速に増幅されて、その電圧差を保持回路のスイッチングレベルにまで短時間で大きくできる効果がある。入力データＤ０〜ＤＮとその選択信号Ｓ０〜ＳＮの本数が多いほど、図３（ａ）で示したようなダイナミック回路２８Ａ１と保持回路９０とを直接接続する形態よりも、高速動作の効果はより発揮される。それは、本数が多いほど、ノードＮ１の負荷容量は増えるからであり、出力ノードＮ１及び出力ノードＮ２の電圧遷移時間が通常の保持回路（例えば、図１に示した保持回路）に接続すると、保持回路の出力信号の電圧遷移時間は、ノードＮ１及びＮ２の電圧遷移時間に比例するので、遅くなるからである。

尚、活性化信号２８Ａ０は、本実施形態では、ダイナミック回路２８Ａ１を経由した構造を採用しており、クロックＣＬＫをバッファ数段で遅延をつけるよりも、ダイナミック回路２８Ａ１のノードの容量が反映されるので、より出力ノードＮ１及び出力ノードＮ２の適正な電圧差を得る最適な遅延値を実現し且つトランジスタ数を削減しており、小面積及び低消費電力化の効果もある。

尚、ダイナミック回路２８Ａ１の入力データ信号数が少ない場合は、クロックＣＬＫを差動増幅回路２８Ａの活性化信号に直接使用しても良い。

また、本実施形態では、図３（ａ）の複数のデータ信号の何れかを選択する機能を持つダイナミック回路２８Ａ１を用いたが、１つのデータ信号のみを伝播する機能を持つダイナミック回路など、他の機能の論理機能を有するダイナミック回路であっても同様な効果を発揮する。

更に、保持回路９０は、図２９に示したように、差動増幅回路２８Ａの片方の出力のみを入力とし、Ｎ型トランジスタ２８ＱとＰ型トランジスタ２８Ｎのゲートに接続し、差動増幅回路２８Ａの活性化信号２８Ａ０をゲート入力とするＮ型トランジスタ２８Ｑ１をＮ型トランジスタ２８Ｑと接地との間に直列接続してもよい。

加えて、本実施形態では、図１に示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えない回路に対して差動増幅回路２８Ａを配置したが、図１などに示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えた回路に対しても同様に差動増幅回路２８Ａを配置しても良いのは勿論である。

（実施形態１３）
図３０は、本発明の実施形態１３の半導体集積回路を示す。本実施形態は、図２８に示した半導体集積回路と比べて、選択信号Ｓ０〜ＳＮが何れもデータ信号Ｄ０〜ＤＮを選択しないとき、保持回路９０のデータ内容を保持する機能を付加した点が異なる。

ダイナミック回路２８Ａ１Ｃは、第３のダイナミック回路２８Ａ１ＣＡ及び第４のダイナミック回路２８Ａ１ＣＢから構成されている。第３のダイナミック回路２８Ａ１ＣＡには、選択信号Ｓ０〜ＳＮのみが入力されている。第３のダイナミック回路２８Ａ１ＣＡの出力ノードＡ１Ｃ−２は、第４のダイナミック回路２８Ａ１ＣＢに入力され、第４のダイナミック回路２８Ａ１ＣＢの出力ノードは、ノードＮ４である。選択信号Ｓ０〜ＳＮのうち一つ以上が選択されたとき、ノードＮ４は、クロックがＬｏｗからＨｉｇｈに遷移した後、Ｈｉｇｈを保持する。また、ノードＡ１Ｃ−２は、ＨｉｇｈからＬｏｗへ遷移する。選択信号Ｓ０〜ＳＮのうち何れも選択されない場合には、ノードＮ４は、クロックがＬｏｗからＨｉｇｈに遷移後、ＨｉｇｈからＬｏｗに遷移し、ノードＡ１Ｃ−２はＨｉｇｈレベルを保持する。選択信号Ｓ０が所望のホールド値を超えた後に、Ｈｉｇｈになった場合、ノードＡ１Ｃ−２は、ＨｉｇｈからＬｏｗへ遷移するが、ノードＮ４は、そのままＬｏｗを保持する。ノードＡＣ１−２とノードＮ４とは、差動増幅回路２８Ａの２つの直列に接続されたＮ型トランジスタ２８Ａ１、２８ＡＡのゲートに伝達される。従って、選択信号が活性化されない場合には、差動増幅回路２８Ａは、活性化されず、ノードＯＵＴ、ＯＵＴＢは、Ｈｉｇｈのままであり、保持回路９０のノードＮＱは変化しない。

以上、説明したように、選択信号が何れも活性化しないとき、保持回路９０のデータ内容を保持する機能が実現できる。これにより、複数のデータの内データが選択されない場合に、クロックが遷移した後でも、保持回路９０のデータ情報を前値に保持することが可能となり、従来に比べてデータ及び選択信号のセットアップ時間が短縮できる。

また、ダイナミック回路２８Ａ１とダイナミック回路２８ＡＣ１とでは、負荷容量は、ダイナミック回路２８ＡＣ１の方が少ないので、この両ダイナミック回路の出力ノードの電圧遷移は、ダイナミック回路２８ＡＣ１の方が早い。従って、ダイナミック回路２８Ａ１の出力ノードＮ１、Ｎ２が遷移している途中で差動増幅回路２８Ａは動作し始めるので、ノードＮ１、Ｎ２間の電圧差分が小さい場合でも、その電圧差が増幅回路２８Ａにより高速に増幅される効果がある。また、図１０のような上下対称のレイアウトをわざわざ形成しなくて良い長所もある。

尚、本実施形態でも、図１に示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えない回路に対して差動増幅回路２８Ａを配置したが、図１などに示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えた回路に対しても同様に差動増幅回路２８Ａを配置しても良いのは勿論である。

（実施形態１４）
図３１は、本発明の実施形態１４の半導体集積回路を示す。本実施形態は、図１１に示した半導体集積回路の形態を前提とし、更に、半導体集積回路を物理設計する際、図１０のような上下対称のレイアウトを物理設計（レイアウト設計）する際のセルの高さの仕様により実現できない場合に有用な形態である。

図３１において、ダイナミック回路２８Ａ１は、第１のダイナミック回路２８Ａ１Ａと第２のダイナミック回路２８Ａ１Ｂとを有し、データ信号Ｄ０〜ＤＮ及び選択信号Ｓ０〜ＳＮが入力され、ノードＮ２及びＮ１が出力される。一方、ダイナミック回路２８Ａ１Ｃは、第３のダイナミック回路（非選択状態検出回路）２８Ａ１ＣＡと第４のダイナミック回路２８Ａ１ＣＢとを有し、選択信号Ｓ０〜ＳＮのみが入力され、ノードＮ４、Ａ１Ｃ−２が信号が出力される。第１のダイナミック回路２８Ａ１Ａでは、複数のデータのうち何れかを選択するためのＮチャンネルトランジスタ、すなわち、データＤ、選択信号Ｓ及びクロックＣＬＫ入力用のトランジスタの直列段数が３段であるのに対し、第３のダイナミック回路（非選択状態検出回路）２８Ａ１ＣＡでは、複数の選択信号の全てがデータを選択しない状態を検出するためのトランジスタ、すなわち、選択信号Ｓ及びクロックＣＬＫ入力用のトランジスタの直列段数が２段であって、第１のダイナミック回路２８Ａ１Ａでの前記直列段数（３段）よりも１段少ない構成となっている。

図３１においては、出力ノードＮ２の反転データと出力ノードＮ１とがノア回路３０Ｄに入力され、そのノードＯＵＴ３０Ａは保持回路９０のＮ型トランジスタ２８Ｑのゲートに接続され、出力ノードＮ２は、Ｐ型トランジスタ２８Ｎのゲートに接続される。また、出力ノードＮ４の反転データと出力ノードＡ１Ｃ−２とがノア回路３０Ｃに入力され、そのノードＯＵＴ３０ＢはＮ型トランジスタ２８Ｑ１のゲートに接続され、その反転信号ＯＵＴ３０ＣはＰ型トランジスタ２８Ｎ１のゲートに接続される。Ｎ型トランジスタ２８Ｑ１、２８Ｑは直列接続され、Ｐ型トランジスタ２８Ｎ、２８Ｎ１も直列接続され、Ｎ型トランジスタ２８ＱとＰ型トランジスタ２８Ｎとのドレインが共通に接続され、そのノードがＮＱである。

前記構成において動作を説明する。クロックＣＬＫがＬｏｗの際、ダイナミック回路２８Ａ１のノードＮ２及びダイナミック回路２８Ａ１のノードＮ４はＨｉｇｈであり、ノードＯＵＴ３０Ａ及びＯＵＴ３０ＢはＬｏｗである。

ダイナミック回路２８Ａ１は、データ信号Ｄ０〜ＤＮ及び選択信号Ｓ０〜ＳＮが入力されている。選択信号Ｓ０〜ＳＮのうち一つ以上が選択され、データ信号Ｄ０〜ＤＮがＨｉｇｈのとき、ノードＮ２は、クロックがＬｏｗからＨｉｇｈに遷移後、Ｈｉｇｈを保持する。また、ノードＮ１は、ＨｉｇｈからＬｏｗへ遷移する。ＯＵＴ３０Ａは、ＬｏｗからＨｉｇｈに遷移する。

選択信号Ｓ０〜ＳＮのうち何れも選択されない場合には、ノードＮ２は、クロックがＬｏｗからＨｉｇｈに遷移した後、ＨｉｇｈからＬｏｗに遷移し、ノードＮ１は、Ｈｉｇｈを保持する。ノードＯＵＴ３０Ａは、Ｌｏｗを保持する。データ信号及び選択信号が所望のホールド値を超えた後、選択信号Ｓ０〜ＳＮの何れかがＨｉｇｈになった場合、ノードＮ１はＨｉｇｈからＬｏｗへ遷移するが、ノードＮ２は、そのままＬｏｗを保持する。すなわち、ノードＯＵＴ３０Ａは、Ｈｉｇｈのままである。

ダイナミック回路２８Ａ１Ｃは、選択信号Ｓ０〜ＳＮのみが入力されている。選択信号Ｓ０〜ＳＮのうち一つ以上が選択されたとき、ノードＮ４は、クロックがＬｏｗからＨｉｇｈに遷移した後、Ｈｉｇｈを保持する。また、ノードＡ１Ｃ−２は、ＨｉｇｈからＬｏｗへ遷移する。ノードＯＵＴ３０Ｂは、ＬｏｗからＨｉｇｈに遷移する。

選択信号Ｓ０〜ＳＮのうち何れも選択されない場合には、ノードＮ４は、クロックがＬｏｗからＨｉｇｈに遷移した後、ノードＡ１Ｃ−２はＨｉｇｈを保持するので、ＨｉｇｈからＬｏｗに遷移する。ノードＯＵＴ３０Ｂは、Ｌｏｗを保持する。選択信号Ｓ０が所望のホールド値を超えた後、例えばＨｉｇｈになった場合、ノードＡ１Ｃ−２はＨｉｇｈからＬｏｗへ遷移するが、ノードＮ４はそのままＬｏｗを保持する。すなわち、ノードＯＵＴ３０Ｂは、Ｌｏｗのままである。従って、保持回路９０は、選択信号Ｓ０〜ＳＮが何れも活性化されない場合には、データを保持し、選択信号Ｓ０〜ＳＮの何れかが活性化された場合には、データ信号Ｄ０〜ＤＮのうち選択されたデータを出力Ｑとして出力する。

ダイナミック回路２８Ａ１とダイナミック回路２８Ａ１Ｃとでは、負荷容量は、ダイナミック回路２８Ａ１Ｃのほうが少ないので、この両ダイナミック回路の出力ノードの電圧遷移は、ダイナミック回路２８Ａ１よりもダイナミック回路２８Ａ１Ｃのほうが早い。従って、ダイナミック回路２８Ａ１の出力ノードＮ２及びＯＵＴ３０Ａが遷移する前にノードＯＵＴ３０Ｂ及びＯＵＴ３０Ｃが遷移又は電位保持するので、選択信号Ｓ０〜ＳＮの何れもが活性化されない場合、確実に保持回路９０中のデータを保持することが可能となる。

前記説明したように、ダイナミック回路２８Ａ１Ｃには、データ入力のトランジスタのダミーを必要する図１０のような上下対称の物理設計（レイアウト設計）をしなくて良いので（ダイナミック回路２８ＡＣ１には、データ入力のトランジスタのダミーを必要としない）、トランジスタ数も削減され、小面積化が可能となるし、低電力が実現可能となる。また、ダイナミック回路２８Ａ１Ｃは、出力ノードＮ４及びノードＡ１Ｃ−２の充電時間もダイナミック回路２８Ａ１の出力ノードＮ１、Ｎ２より早いので、クロックＣＬＫがＨｉｇｈからＬｏｗへ遷移する際も保持回路９０中のノードＮＱにＧｌｉｔｃｈは起き難く、半導体集積回路の誤動作が起き難い効果もある。

尚、Ｐ型トランジスタ２８Ｎ１のゲートに入力される信号は、ダイナミック回路２８Ａ１Ｃが選択されない場合は、Ｈｉｇｈであり、選択されればＬｏｗである論理構成の出力であれば良く、ノードＮ４とノードＡ１Ｃ−２とを用いて様々な論理構成で生成できる。

（実施形態１５）
図３２は、本発明の実施形態１５の半導体集積回路を示す。図３（ａ）と異なる点は、第１のダイナミック回路２８Ａ１ＡのノードＮ１及び第２のダイナミック回路２８Ａ１ＢのノードＮ２と保持回路９０との間にセットアップ吸収回路３１Ａが挿入されている点である。

前記セットアップ吸収回路３１Ａは、スイッチ回路３１Ｂと、ノードＮ２１を充電及びＨｉｇｈの電位レベルに保持する回路３１Ｃと、Ｎ型トランジスタ３１Ｄとからなる。Ｎ型トランジスタ３１Ｄのゲートは、ノードＮ１に接続され、Ｎ型トランジスタ３１Ｄのソースは、ノードＮ２に接続され、Ｎ型トランジスタ３１Ｄのドレインは、ノードＮ２１に接続されている。また、スイッチ回路３１Ｂは、トランスファーゲートで構成されており、ノードＮ２がＬｏｗになるとノードＮ２１の電位は、２個のインバータ３１Ｅ１、３１Ｅ２より成るバッファ３１Ｅ及びスイッチ回路３１Ｂを介してノードＮ２に伝達される。ノードＮ２１は、ノードＮ２がＨｉｇｈになると、充電される。

図３３のタイミングチャートを用いて、セットアップ吸収回路３１Ａの動作を説明する。横軸は時間であり、縦軸は各信号、データＤ、クロックＣＬＫ、ノードＮ１、ノードＮ２、ノードＮ２１、ノードＮ２２の電圧値である。

図３３（ａ）では、クロックＣＬＫがＬｏｗのとき、データＤは、Ｌｏｗであり、クロックＣＬＫがＬｏｗからＨｉｇｈに遷移したのち、データＤが規定のセットアップ時間より少し遅れてＬｏｗからＨｉｇｈに遷移した場合を考える。出力ノードＮ１は、データのセットアップ時間が守れていないので、緩やかにＨｉｇｈからＬｏｗに遷移する。このため、出力ノードＮ２は、ＨｉｇｈからＬｏｗに遷移する。規定のセットアップ時間内にデータが到達したときは、本来、出力ノードＮ２は、Ｈｉｇｈを保持しなければならない。その後、ノードＮ２２は反転する。このタイミングチャートでは、ノードＮ２２は、反転する間に出力ノードＮ１は、Ｌｏｗになっているので、ノードＮ２１はＨｉｇｈに保持される。それゆえ、出力ノードＮ２は、スイッチ回路３１Ｂを介してＬｏｗからＨｉｇｈに遷移し、保持回路９０の出力Ｑは、Ｈｉｇｈが出力される。同図の破線は、データＤが規定のセットアップより大幅に遅れた場合であり、出力ノードＮ２は、Ｌｏｗのまま保持され、保持回路９０の出力Ｑは、Ｌｏｗが出力され、誤ったデータが出力される。

図３３（ｂ）では、クロックＣＬＫがＬｏｗのとき、データＤはＨｉｇｈであり、クロックＣＬＫがＬｏｗからＨｉｇｈに遷移したのち、データＤが規定のセットアップ時間より少し遅れて、ＨｉｇｈからＬｏｗに遷移した場合を考える。ノードＮ１は、データＤのセットアップ時間が守れていないので、緩やかにＨｉｇｈからＬｏｗに遷移する。本来、出力ノードＮ１は、Ｈｉｇｈを保持しなければならない。このため、ノードＮ２は、ＨｉｇｈからＬｏｗに緩やかに遷移する。本来、出力ノードＮ２は、急峻にＬｏｗに遷移しなければならない。このタイミングチャートでは、出力ノードＮ１がＨｉｇｈからＬｏｗに緩やかに遷移する間に、データＤはＬｏｗに遷移するので、出力ノードＮ１のキーパー回路により、ノードＮ１は中間電位から徐々にＨｉｇｈに遷移する。その後、ノードＮ２２は反転する。ノードＮ２２は、反転する間に出力ノードＮ１はＨｉｇｈになっているので、ノードＮ２１はＨｉｇｈからＬｏｗに遷移する。それゆえ、出力ノードＮ２は、スイッチ回路３１Ｂを介してＬｏｗのまま保持し、保持回路９０の出力はＬｏｗが出力される。同図の破線は、データＤが規定のセットアップより大幅に遅れた場合であり、この場合は、出力ノードＮ２はＨｉｇｈのまま保持され、保持回路９０の出力ＱはＨｉｇｈが出力され、誤ったデータが出力される。

前記説明したように、データＤが僅かなセットアップ違反を起こしても、セットアップ吸収回路３１Ａにより、出力Ｑは、正常な値を示すので、プロセスばらつき、電源電圧変動などに強い回路が実現される。

尚、図３４に示したように、本セットアップ吸収回路３１ＡのＮ型トランジスタ３１Ｄのソースを出力ノードＮ２に接続したが、ソースが接地に接続されたＮ型トランジスタ３３Ｅのドレインに接続しても良い。また、クロックＣＬＫを更にインバータ３３Ｃ、３３Ｂにより遅延させた信号線をＮ型トランジスタ３３Ｅのゲートに接続しても良い。その場合、ダイナミックノードＮ２１は、クロックを遅延させた信号線により制御されるスイッチ素子のみを介して、出力ノードＮ２に接続される。これにより、データＤが規定のセットアップより少し遅れてＬｏｗからＨｉｇｈに遷移した場合、急速にノードＮ２が充電され、出力Ｑの電圧遷移も高速となる。また、前記Ｎ型トランジスタ３３Ｅのゲートに出力ノードＮ２の反転出力が接続された構成でも良い。

また、Ｎ型トランジスタ３３Ｅのゲートには、より高精度にデータのホールド時間制約を守ったクロックと、位相が異なるクロックとが利用されても良い。これにより、データＤのホールド時間ぎりぎりまで、データＤのセットアップ時間の違反を吸収できる効果がある。そのような位相を異なるクロックは、クロックＣＬＫのデューティー比（Ｈｉｇｈ期間とＬｏｗ期間の比率）を歪ませ、そのクロックの反転出力を用いることにより生成させても良い。

尚、本実施形態では、図３（ａ）の複数のデータ信号の何れかを複数の選択信号により選択する機能を持つダイナミック回路２８Ａ１を用いたが、１つのデータ信号のみを伝播する機能を持つダイナミック回路など、他の機能の論理機能を有するダイナミック回路であっても同様な効果を発揮する。

また、本実施形態では、図１に示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えない回路に対してセットアップ吸収回路３１Ａを配置したが、図１などに示した第３ダイナミック回路（非選択状態検出回路）１Ｃを備えた回路に対しても同様にセットアップ吸収回路３１Ａを配置しても良いのは勿論である。

以上説明したように、本発明では、選択信号の何れもが活性化せずに全てのデータが選択されない状態となっても、保持回路の出力信号を前回値に良好に保持することが可能であるので、データ選択機能付きのダイナミック型フリップフロップ回路等として有用である。

また、本発明では、入力されるデータが既に保持回路からの出力信号の値と一致する場合には、ダイナミック型フリップフロップ回路の少なくとも一部の動作を強制的に停止させることができるので、無駄な動作を抑制して、一層の低消費電力を行う半導体集積回路などに適用すると、好適である。

本発明の実施形態１の半導体集積回路の構成を示す図である。 同半導体集積回路の要部のレイアウト構成の概略を示す図である。 （ａ）は従来の半導体集積回路の要部構成を示す図、（ｂ）は同半導体集積回路の欠点を解消する１提案例を示す図である。 本発明の実施形態１の半導体集積回路の動作タイミングチャートを示す図である。 本発明の実施形態２の半導体集積回路に備える出力回路の内部構成を示す図である。 同出力回路に与えるクロックの生成回路の内部構成を示す図である。 同出力回路及びクロック生成回路の動作タイミングチャートを示す図である。 本発明の実施形態３の半導体集積回路の構成を示す図である。 図１に示した半導体集積回路の変形例を示す図である。 は図９に示した半導体集積回路の要部のレイアウト構成を示す図である。 図９に示した半導体集積回路の更なる変形例を示す図である。 本発明の実施形態４の半導体集積回路の構成を示す図である。 同実施形態４の半導体集積回路の各種信号の入力パターンでの各ノードのタイミングチャート図である。 同実施形態４の半導体集積回路の別の入力パターンでの各ノードのタイミングチャートを示す図である。 本発明の実施形態５の半導体集積回路の構成を示す図である。 同実施形態５の半導体集積回路の各種信号の入力パターンでの各ノードのタイミングチャート図である。 同実施形態５の半導体集積回路の別の入力パターンでの各ノードのタイミングチャートを示す図である。 同実施形態５の半導体集積回路の更に別の入力パターンでの各ノードのタイミングチャートを示す図である。 本発明の実施形態６の半導体集積回路の構成を示す図である。 本発明の実施形態７の半導体集積回路の構成を示す図である。 本発明の実施形態７の半導体集積回路の変形例の構成を示す図である。 本発明の実施形態８の半導体集積回路の構成を示す図である。 実施形態８の別のスタティックフリップフロップを示す図である。 実施形態８の更に別のスタティックフリップフロップを示す図である。 実施形態９のデータパスを示す図である。 実施形態１０のクロスバーバススイッチを示す図である。 実施形態１１のリコンフィギュアラブルのプロセッサを示す図である。 実施形態１２の半導体集積回路の構成を示す図である。 実施形態１２の半導体集積回路の別の構成を示す図である。 実施形態１３の半導体集積回路の構成を示す図である。 実施形態１４の半導体集積回路の構成を示す図である。 実施形態１５の半導体集積回路の構成を示す図である。 実施形態１５の半導体集積回路のタイミングチャートを示す図である。 実施形態１５の半導体集積回路に備えるセットアップ吸収回路の別の構成を示す図である。

１Ａ ＮＯＲ型の第１ダイナミック回路
２Ａ ＮＯＲ型の第１ダイナミック回路
１Ｂ ＮＡＮＤ型の第２ダイナミック回路
１Ｃ ＮＯＲ型の第３ダイナミック回路 （非選択状態検出回路）
２Ｃ ＮＯＲ型の第３ダイナミック回路（一致検出回路）
１Ｄ ＮＡＮＤ型の第４ダイナミック回路
１Ｅ 出力回路
Ｔｒ２０ 第１のｐ型トランジスタ
Ｔｒ２１ 第１のｎ型トランジスタ
Ｔｒ２２ 第２のｎ型トランジスタ
１Ｆ 保持回路
ＩＮ５ 第１のインバータ回路
ＩＮ６ 第２のインバータ回路
Ｔｒ２７ 第１のｐ型トランジスタ
Ｔｒ２８ 第１のｎ型トランジスタ
Ｔｒ２９ 第２のｎ型トランジスタ
１Ｇ 出力回路
７０ 差動回路
７１ ＯＲ回路
Ｔｒ３６ ｎ型トランジスタ（制御トランジスタ）
Ｔｒ３７ ｎ型トランジスタ（抵抗素子）
１Ｈ クロック生成回路（信号生成回路）
７５ 短パルス生成回路
ＮＡＮＤ１ ＮＡＮＤ回路

Claims (3)

1. クロック、複数のデータ、及び前記各データを選択する複数の選択信号が入力され、前記クロックが遷移すると、前記選択信号により選択された１つのデータを保持回路に出力する半導体集積回路において、
   前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検出する非選択状態検出回路を備えて、
   前記非選択状態検出回路において前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態が検出されたとき、前回に選択されたデータの変化を防止して前記保持回路の出力データを保持し、
   且つ所定の回路に用いられ、更に、
   前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選択する第１のダイナミック回路と、
   前記第１のダイナミック回路の出力を入力とする第２のダイナミック回路と、
   前記第２のダイナミック回路と前記保持回路との間に配置され、前記複数のデータのうち前記複数の選択信号により選択されるデータのセットアップ遅れを吸収するセットアップ吸収回路とを備えた
   ことを特徴とする半導体集積回路。
2. 前記請求項１記載の半導体集積回路において、
   前記第２のダイナミック回路の出力は、前記保持回路に入力され、
   セットアップ吸収回路は、
   前記クロックを所定時間遅延した遅延クロック信号により活性化され、前記第１のダイナミック回路の出力が入力されると共に、出力側は前記遅延クロック信号により制御されるスイッチ回路を介して前記第２のダイナミック回路の出力側に接続されている
   ことを特徴とする半導体集積回路。
3. 前記請求項１記載の半導体集積回路において、
   前記第２のダイナミック回路の出力は、前記保持回路に入力され、
   セットアップ吸収回路は、
   前記第２のダイナミック回路の出力信号により活性化され、前記第１のダイナミック回路の出力入力されると共に、出力側は、バッファ及び前記第２のダイナミック回路の出力信号により制御されるスイッチ回路を介して前記第２のダイナミック回路の出力側に接続されている
   ことを特徴とする半導体集積回路。

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