WO2007046368A1 - 半導体集積回路 - Google Patents

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WO2007046368A1
WO2007046368A1 PCT/JP2006/320637 JP2006320637W WO2007046368A1 WO 2007046368 A1 WO2007046368 A1 WO 2007046368A1 JP 2006320637 W JP2006320637 W JP 2006320637W WO 2007046368 A1 WO2007046368 A1 WO 2007046368A1
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circuit
output
data
dynamic
node
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PCT/JP2006/320637
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English (en)
French (fr)
Inventor
Masaya Sumita
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Priority to US12/945,290 priority patent/US8030969B2/en

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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors

Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to its high-speed device.
  • a dynamic circuit is used for its internal configuration to achieve high speed.
  • the dynamic flip-flop circuit described in Patent Document 1 has a function of inputting a plurality of data, selecting any one of them, holding and outputting the data.
  • FIG. 5A The configuration of this flip-flop circuit with a data selection function is shown in FIG.
  • a data selection circuit 91 is disposed in the previous stage of the holding circuit 90.
  • the node N1 is precharged to the power supply potential Vdd by the p-type transistor Trl
  • the node N2 is precharged to the power supply potential Vdd by the p-type transistor Tr50.
  • one of the selection signals S0 to S2 for selecting any one of the plurality of data D0 to D2 is set to High, and then the selected data is input in the High period of the clock CLK.
  • the selected data DO is Low
  • the charge at the node N1 is not discharged
  • the potential at the node N1 maintains the precharge potential
  • the n-type transistor Tr51 is turned on.
  • the electric charge at the node N2 is discharged through the n-type transistor Tr51 and the n-type transistor Tr2, and becomes an L value.
  • This L value is held by the holding circuit 90 and output as an output signal Q of the L value.
  • SI is the data input during scanning
  • SE is the scan shift control signal
  • SEB is an inverted signal of the scan shift control signal.
  • Patent Document 1 Japanese Patent Laid-Open No. 2003-060497
  • the circuit 92 includes an OR circuit that inputs all the selection signals S0 to S2, and a latch circuit that latches the output of the OR circuit in the High period of the clock CLK, and the output of the latch circuit and the clock. It is conceivable that a static circuit comprising an AND circuit 93 for inputting CLK is separately provided and the output of the AND circuit 93 is input to the gate of the n-type transistor Tr2.
  • the present invention has an object to select any of a plurality of data while ensuring good high-speed operation in a dynamic flip-flop circuit with a data selection function. Even in that case, it is to make it work properly.
  • a dynamic flip-flop circuit with a data selection function the area is reduced by reducing circuit elements.
  • a dynamic flip-flop circuit with a high-speed and small-area data selection function is arranged at an optimal location, thereby making the performance of the semiconductor integrated circuit more accurate.
  • the precharge of the node N2 is performed. Take measures to prevent the electric charge from being discharged, hold the H value of this node N2, and hold and output it as it is.
  • the non-selected state detection circuit includes a non-selected state detection circuit that detects a state in which all of the plurality of selection signals do not select any of the plurality of data.
  • the output data of the holding circuit is held by preventing a change in the previously selected data. And used in a predetermined circuit.
  • the predetermined circuit is a data path forwarding path.
  • the predetermined circuit is a crossbar bus switch.
  • the present invention is characterized in that, in the semiconductor integrated circuit, the predetermined circuit is an input unit of a reconfigurable processing unit.
  • the present invention provides the first dynamic in the semiconductor integrated circuit, wherein the plurality of data and the plurality of selection signals are input, and one of the plurality of data is selected by the plurality of selection signals.
  • a circuit, a second dynamic circuit having the output of the first dynamic circuit as an input, and being activated by the clock, the output of the first dynamic circuit and the output of the second dynamic circuit being input And amplifying the difference voltage between these two inputs And the output of the differential amplifier circuit is input to the holding circuit.
  • the present invention provides the first dynamic in the semiconductor integrated circuit, wherein the plurality of data and the plurality of selection signals are input, and one of the plurality of data is selected by the plurality of selection signals.
  • a circuit, a second dynamic circuit that receives the output of the first dynamic circuit, and whether the plurality of selection signals are input and any of the plurality of selection signals is activated.
  • a third dynamic circuit that determines the output, a fourth dynamic circuit that receives the output of the third dynamic circuit, and an output of the fourth dynamic circuit or an inverted output of the third dynamic circuit.
  • a differential amplifier circuit that is activated and amplifies a differential voltage between the output of the first dynamic circuit and the output of the second dynamic circuit, and the output of the differential amplifier circuit is Characterized that you input to the lifting circuit.
  • the present invention provides the semiconductor integrated circuit, wherein the plurality of data and the plurality of selection signals are input, and one of the plurality of data is selected by the plurality of selection signals, and the plurality of the plurality of data is selected.
  • a first dynamic circuit having a predetermined number of serially connected transistors connected in series to select one of the data, and the non-selection state detection circuit includes all of the plurality of selection signals.
  • the number of series stages of transistors connected in series to detect a defect state without selecting any of the plurality of data has one or more stages less than the predetermined number of stages of the first dynamic circuit. It is characterized by that.
  • the present invention provides the first dynamic in the semiconductor integrated circuit, wherein the plurality of data and the plurality of selection signals are input, and one of the plurality of data is selected by the plurality of selection signals.
  • a circuit, a second dynamic circuit that receives an output of the first dynamic circuit, a second dynamic circuit, and the holding circuit, and the plurality of selection signals among the plurality of data And a setup absorption circuit that absorbs the setup delay of the data selected by.
  • the output of the second dynamic circuit is input to the holding circuit, and the setup absorption circuit is activated by a delayed clock signal obtained by delaying the clock by a predetermined time.
  • the output of the first dynamic circuit is input
  • the output side is connected to the output side of the second dynamic circuit via a switch circuit controlled by the delayed clock signal.
  • an output of the second dynamic circuit is input to the holding circuit, and a setup absorption circuit is activated by an output signal of the second dynamic circuit,
  • the output of the first dynamic circuit is input, and the output side is connected to the output side of the second dynamic circuit via a buffer and a switch circuit controlled by the output signal of the second dynamic circuit.
  • a semiconductor integrated circuit includes a first dynamic circuit to which the data is input, in the semiconductor integrated circuit that outputs the data to a holding circuit when the clock and data are input and the clock makes a transition.
  • the second dynamic circuit that receives the output of the first dynamic circuit as an input, and activated by the clock, the output of the first dynamic circuit and the output of the second dynamic circuit are input, and both And a differential amplifier circuit for amplifying a differential voltage, and an output of the differential amplifier circuit is input to the holding circuit.
  • a semiconductor integrated circuit receives a clock, a plurality of data, and a plurality of selection signals for selecting any of the plurality of data, and the selected data is held when the clock transits.
  • a first dynamic circuit that receives the plurality of data and the plurality of selection signals and selects one of the plurality of data by the plurality of selection signals; and
  • a second dynamic circuit that receives the output of the first dynamic circuit, and a third dynamic circuit that receives the plurality of selection signals and determines whether one of the plurality of selection signals is activated.
  • a dynamic circuit a fourth dynamic circuit having the output of the third dynamic circuit as an input, an output of the fourth dynamic circuit or the third dynamic circuit And a differential amplifier circuit that amplifies a differential voltage between the output of the first dynamic circuit and the output of the second dynamic circuit, and the output of the differential amplifier circuit is It is input to the holding circuit.
  • a semiconductor integrated circuit includes a clock, a plurality of data, and the plurality of data.
  • the plurality of data and the plurality of selection signals are input in a semiconductor integrated circuit that outputs the selected data as a holding circuit power,
  • a first dynamic circuit that selects one of the plurality of data; a second dynamic circuit that receives an output of the first dynamic circuit; and a third dynamic circuit that receives the plurality of selection signals.
  • a dynamic circuit and a fourth dynamic circuit having the output of the third dynamic circuit as an input, and only when the output of the fourth dynamic circuit makes a transition, the output of the second dynamic circuit is It is input to the holding circuit.
  • a semiconductor integrated circuit includes a first dynamic circuit to which the data is input in a semiconductor integrated circuit that receives the clock and data and outputs the data to a holding circuit when the clock transitions; A second dynamic circuit having the output of the first dynamic circuit as an input; and a third dynamic circuit activated by a delayed clock signal obtained by delaying the clock by a predetermined time.
  • the output of the circuit is input to the holding circuit, the input of the third dynamic circuit is the output of the first dynamic circuit, and the output of the third dynamic circuit is the delay clock signal. It is connected to the output of the second dynamic circuit through a more controlled switch circuit.
  • a semiconductor integrated circuit includes a first dynamic circuit to which the data is input in a semiconductor integrated circuit that outputs the data to a holding circuit when the clock and data are input and the clock makes a transition.
  • An output of the second dynamic circuit, the second dynamic circuit having the input of the output of the first dynamic circuit and a third dynamic circuit activated by an output signal of the second dynamic circuit; Is input to the holding circuit, the input of the third dynamic circuit is the output of the first dynamic circuit, and the output of the third dynamic circuit is a buffer and the second dynamic circuit It is connected to the output of the second dynamic circuit through a switch circuit controlled by the output signal of the circuit.
  • the dynamic flip-flop circuit with a data selection function when the output signal of the data selection circuit is, for example, High, the selection is thereafter performed. Even if none of the selection signals are activated and all the data is selected, this state is detected and held in the output signal power igh of the data selection circuit.
  • Flip-flops that do not generate a large area and can be switched at high speed can be used in places where their characteristics are most effective, and the performance of semiconductor integrated circuits can be made more accurate.
  • the difference voltage between the output voltages of the two dynamic circuits is increased at a high speed by the differential amplifier circuit when the difference voltage is small. Therefore, the output of the holding circuit can be speeded up.
  • the number of serial stages of the transistor for detecting a state in which all of the plurality of selection signals are not selected is a first number for selecting any of the plurality of data. Since the number of transistors in one dynamic circuit is one or more stages lower than the number of series stages, when designing a semiconductor integrated circuit (layout design), even if the cell height is low, a vertically symmetric layout design is possible. Is possible.
  • all data can be obtained without activating any of the selection signals in a dynamic flip-flop circuit with a data selection function. Even in the unselected state, the output signal of the data selection circuit can be held at the previous value, and the output signal of the holding circuit can be favorably held at the previous value.
  • the differential amplifier circuit since the differential amplifier circuit is provided, it is possible to speed up the transition of the output signal of the holding circuit and increase the operation speed.
  • FIG. 1 is a diagram showing a configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing an outline of the layout configuration of the main part of the semiconductor integrated circuit.
  • FIG. 3 (a) is a diagram showing a configuration of a main part of a conventional semiconductor integrated circuit
  • FIG. 3 (b) is a diagram showing one proposed example for eliminating the drawbacks of the semiconductor integrated circuit.
  • FIG. 4 is a diagram showing an operation timing chart of the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing an internal configuration of an output circuit provided in the semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 6 is a diagram showing an internal configuration of a clock generation circuit applied to the output circuit.
  • FIG. 7 is a diagram showing an operation timing chart of the output circuit and the clock generation circuit.
  • FIG. 8 is a diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 3 of the present invention.
  • FIG. 9 is a view showing a modification of the semiconductor integrated circuit shown in FIG.
  • FIG. 10 is a diagram showing a layout configuration of a main part of the semiconductor integrated circuit shown in FIG.
  • FIG. 11 is a diagram showing a further modification of the semiconductor integrated circuit shown in FIG.
  • FIG. 12 is a diagram showing a configuration of a semiconductor integrated circuit according to Embodiment 4 of the present invention.
  • FIG. 13 is a timing chart of each node in an input pattern of various signals of the semiconductor integrated circuit of the fourth embodiment.
  • FIG. 14 is a view showing a timing chart of each node in another input canoturn of the semiconductor integrated circuit of the fourth embodiment.
  • FIG. 15 is a diagram showing a configuration of a semiconductor integrated circuit according to the fifth embodiment of the present invention.
  • FIG. 16 is a diagram illustrating various patterns of input patterns of various signals of the semiconductor integrated circuit of the fifth embodiment.
  • FIG. 16 is a diagram illustrating various patterns of input patterns of various signals of the semiconductor integrated circuit of the fifth embodiment.
  • FIG. 17 is a view showing a timing chart of each node in another input pattern of the semiconductor integrated circuit of the fifth embodiment.
  • FIG. 18 is a view showing a timing chart of each node in still another input pattern of the semiconductor integrated circuit of the fifth embodiment.
  • FIG. 19 is a diagram showing a configuration of a semiconductor integrated circuit according to the sixth embodiment of the present invention.
  • FIG. 20 is a diagram showing a configuration of the semiconductor integrated circuit according to the seventh embodiment of the present invention.
  • FIG. 21 is a diagram showing a configuration of a modified example of the semiconductor integrated circuit according to the seventh embodiment of the present invention.
  • FIG. 22 is a diagram showing a configuration of a semiconductor integrated circuit according to the eighth embodiment of the present invention.
  • FIG. 23 is a diagram showing another static flip-flop according to the eighth embodiment.
  • FIG. 24 is a diagram showing still another static flip-flop according to the eighth embodiment.
  • FIG. 25 is a diagram showing a data path of the ninth embodiment.
  • FIG. 26 is a diagram showing the crossbar bus switch according to the tenth embodiment.
  • FIG. 27 is a diagram showing the reconfigurable processor of the eleventh embodiment.
  • FIG. 28 is a diagram showing a configuration of the semiconductor integrated circuit of the twelfth embodiment.
  • FIG. 29 is a diagram showing another configuration of the semiconductor integrated circuit according to the twelfth embodiment.
  • FIG. 30 is a diagram showing a configuration of the semiconductor integrated circuit of the thirteenth embodiment.
  • FIG. 31 is a diagram illustrating a configuration of a semiconductor integrated circuit according to the fourteenth embodiment.
  • FIG. 32 is a diagram showing a configuration of the semiconductor integrated circuit of the fifteenth embodiment.
  • FIG. 33 is a timing chart of the semiconductor integrated circuit according to the fifteenth embodiment.
  • FIG. 34 is a diagram showing another configuration of the setup absorption circuit provided in the semiconductor integrated circuit of Embodiment 15.
  • Tr20 first p-type transistor
  • Tr21 First n-type transistor
  • Tr22 Second n-type transistor
  • Tr27 First p-type transistor
  • Tr28 First n-type transistor
  • Tr29 Second n-type transistor
  • Tr36 n-type transistor (control transistor)
  • Tr37 n-type transistor (resistive element)
  • FIG. 1 shows a semiconductor integrated circuit according to Embodiment 1 of the present invention.
  • D0, Dl, and D2 are data
  • S0, Sl, and S2 are selection signals for selecting the data D0 to D2
  • SI is a data input during scanning
  • SE is a scan shift operation.
  • SEB is an inverted signal of the scan shift control signal
  • Q and SO are output terminals.
  • the semiconductor integrated circuit shown in FIG. 1 includes a NOR-type first dynamic circuit 1A, a NAND-type second dynamic circuit 1B, a NOR-type third dynamic circuit 1C, and a NAND-type fourth dynamic circuit.
  • the output circuit 1E and the holding circuit 1F constitute a dynamic flip-flop circuit.
  • the NOR-type first dynamic circuit 1A receives the three data D0 to DD2, the three selection signals S0 to S2, and the first clock CLK1, and two p-type MOS transistors. Transistors Trl and Tr3, and an n-type MOS transistor Tr2.
  • the selection signals S0 to S2 are controlled to be Low during the first Low period that is a half cycle from the falling edge to the rising edge of the first clock CLK1. Therefore, in this first period, the p-type transistor Trl is turned on, and the first output node N1 is precharged to the power supply voltage Vdd. After that, in the high second period, which is a half cycle from the rise to the fall of the first clock CLK1, the p-type transistors Trl and Tr3 are turned off and the n-type transistor Tr2 is turned on. Any one of the selection signals S0 to S2 is controlled to High.
  • the potential of the first output node N1 is determined according to the value of one data D0 to D2 selected by the selection signal controlled to be High. For example, when data DO is low, the precharge state of the first output node N1 is maintained and the first output node N1 is maintained at the power supply potential Vdd, while when data DO is high. Then, the first output node N1 is discharged to the ground potential by being discharged through the charge-type transistor Tr2 of the first output node N1.
  • the NAND-type second dynamic circuit 1B receives a signal from the first output node N1 of the first dynamic circuit 1A as well as a second clock CLK2. Further, the NAND type second dynamic circuit 1B includes two p-type MOS transistors Tr4 and Tr8 and three n-type MOS transistors Tr5 to Tr7. The n-type transistor Tr5 receives the signal of the first output node N1 of the first dynamic circuit 1A at its gate.
  • the second dynamic circuit 1B since the p-type transistor Tr4 is on and the n-type transistor Tr7 is off in the first period in which the second clock CLK2 is low, the second output node N 2 Precharged to power supply potential Vdd. Thereafter, in the second period in which the second clock CLK2 is High, the precharge operation is stopped and the n-type transistor Tr5 is The first dynamic circuit 1A is turned on / off according to the potential of the first output node Nl. For example, when Lo data DO is selected, the n-type transistor Tr5 is turned off and the precharge state of the second output node N2 is maintained, while when High data DO is selected.
  • n-type transistor Tr5 When the n-type transistor Tr5 is turned on, the charge at the second output node N2 is discharged through the two n-type transistors Tr5 and Tr7.
  • the n-type transistor Tr6 is an important transistor in the first embodiment, and its function will be described later.
  • the NOR type third dynamic circuit 1C receives the third clock CLK3, the three selection signals S0 to S2 and the scan shift control signal SE, and two p type Transistors Tr9, Trl l, n-type transistor TrlO, and inverter IN3 are included.
  • the p-type transistor Tr9 is turned on and the n-type transistor TrlO is turned off in the first period in which the third clock CLK3 is Low.
  • the third output node N3 is precharged to the power supply potential Vdd.
  • the second period in which the third clock CLK3 is High when all the three selection signals S0 to S2 and the scan shift control signal SE are Low, that is, all the data D0 to D2 are not selected.
  • the precharge state of the third output node N3 is maintained, and this state is detected.
  • the third output node N3 if one of the selection signals transitions to High, the third output node N3 The electric charge is discharged through the n-type transistor TrlO, and its potential becomes Low.
  • the NAND-type fourth dynamic circuit 1D receives the fourth clock CLK4 and the signal of the third output node N3 of the third dynamic circuit 1C, and two p-types MOS transistors Trl2 and Trl5 and two n-type MOS transistors Tr 13 and Trl4 are provided.
  • the signal of the third output node N3 of the third dynamic circuit 1C is input to the gate of the n-type MOS transistor Trl3.
  • the p-type transistor Tr12 is turned on and the n-type MOS transistor Trl4 is turned off in the first period in which the fourth clock CLK4 is Low.
  • the output node N4 is precharged to the power supply potential Vdd.
  • the p-type transistor Trl2 is turned off, so that the precharge operation is stopped and the n-type MOS transistor Trl4 is turned on.
  • the potential of the fourth output node N4 is determined according to whether the Tr 13 is on or off.
  • the charge of the third output node N3 of the third dynamic circuit 1C is held, that is, any selection signal S0 to S2 is in a low state during normal operation, and any data D0 to When D2 is also not selected, the charge at the fourth output node N4 is discharged through the n-type transistors Tr 13 and Tr 14, and the potential becomes low, while one of the selection signals S0 to S2 When one high state data is selected and the charge of the third output node N3 of the third dynamic circuit 1C is discharged, the n-type MOS transistor Trl 3 is turned off, and the fourth output node N4 This precharge state is maintained.
  • the NAND-type second dynamic circuit 1B is provided with an n-type MOS transistor Tr6 to which the signal of the fourth output node N4 of the fourth dynamic circuit 1D is input to the gate.
  • This n-type transistor Tr6 is connected in series with the n-type transistor Tr5. If the n-type transistor Tr6 is in the off state even if the n-type transistor Tr5 is in the on state, the second output The charge at node N2 is not discharged and the precharged state is maintained.
  • the third and fourth dynamic circuits 1C and ID that control the n-type transistor Tr6 have a configuration that operates faster than the first dynamic circuit 1A.
  • the number of series stages of transistors in the path from the third output node N3 to the ground is two, whereas in the first dynamic circuit 1A, the first output node N1 is grounded.
  • the operating speed of the third dynamic circuit 1C is faster than that of the first dynamic circuit 1A.
  • the third and fourth dynamic circuits 1C and ID are arranged at positions closer to the second dynamic circuit 1B than the first dynamic circuit 1A.
  • the delay time for the potential change of the third and fourth dynamic circuits 1C and the third and fourth output nodes N3 and N4 of ID to propagate to the n-type transistor Tr6 of the second dynamic circuit 1B is shortened.
  • the potential change of the first output node N1 of the first dynamic circuit 1A is shorter than the delay time for propagating to the n-type transistor Tr5 of the second dynamic circuit IB.
  • the third and fourth dynamic circuits 1C and ID are operated at a higher speed than the first dynamic circuit 1A.
  • the supply voltage to the third and fourth dynamic circuits 1C and ID is set higher than the supply voltage of the first dynamic circuit 1A, and the third and fourth dynamic circuits 1C and MOS constituting the ID
  • the threshold voltage of the transistor is set lower than the threshold voltage of the MOS transistor constituting the first dynamic circuit 1A, or the size of the MOS transistors constituting the third and fourth dynamic circuits 1C and ID is set to the first dynamic circuit 1A. It may be set larger than the size of the MOS transistor to be configured.
  • the transistor array 61 is formed on the N-type substrate 60
  • the first dynamic circuit 1A is formed by using a plurality of transistors at the end of the transistor array 61.
  • the third and fourth dynamic circuits 1C and ID n-type transistors are formed by using a plurality of transistors located on the inner side of the transistor array 61.
  • an element isolation region (STI) 65 is arranged on the N-type substrate 60 between the transistor rows 62 and 63 located on the left and right of the transistor row 61, and the influence of this STI is reduced.
  • the transistor at the end of the transistor array 61 is greatly deteriorated, but since the n-type transistor of the first dynamic circuit 1A that does not have to be operated at high speed is arranged, the influence of the deterioration is small.
  • the third and fourth dynamic circuits 1C and ID n-type transistors which require a high operating speed, are located inside the transistor array 61 and are not easily affected by STI. The speed and speed of operation can be secured satisfactorily.
  • the operation speed of the third and fourth dynamic circuits 1C and ID is configured to be faster than that of the first dynamic circuit 1A.
  • the present invention includes a case where this configuration is not adopted.
  • the semiconductor integrated circuit of FIG. 1 in the n-type transistor Tr7 of the second dynamic circuit 1B, the force of inputting the second clock CLK2 to the gate thereof, the third clock of the third dynamic circuit 1C is substituted for the second clock CLK2.
  • An inverted signal of the signal at the output node N3 may be input. Under this configuration, when all the data is not selected (all the selection signals S0 to S2 are Low) before the rise of the fourth clock CLK4, the third output node N3 becomes High.
  • N-type transistor Tr7 turns off, and then the fourth clock CLK4 rises Since the fourth output node N4 goes low and the n-type transistor Tr6 turns off, it is necessary to configure the third and fourth dynamic circuits 1C and ID to operate faster than the first dynamic circuit 1A. Absent.
  • the output circuit 1E receives the signal of the first output node N1 of the first dynamic circuit 1A and the signal of the second output node N2 of the second dynamic circuit 1B, and also includes an inverter IN4 and NOR Circuit NOR1, a first p-type MOS transistor Tr20, and three n-type MOS transistors Tr21, Tr22, Tr23.
  • the drain of the p-type MOS transistor Tr20 and the drain of the first n-type transistor Tr21 They are connected to each other and become the seventh output node N7.
  • the signal of the second output node N2 of the second dynamic circuit 1B is input to the gate of the p-type MOS transistor Tr20.
  • the NOR circuit NOR1 includes two p-type transistors Tr24 and Tr25 and an n-type transistor Tr26, and the signal of the first output node N1 of the first dynamic circuit 1A and the second dynamic circuit 1B
  • the signal obtained by inverting the signal of the second output node N2 by the inverter IN4 is input, and the output is input to the gate of the first n-type transistor Tr21 as the sixth output node N6.
  • the seventh output node N7 is precharged to the power supply potential Vdd, and the potential becomes High.
  • the p-type transistor Tr20 is turned off and the n-type transistor Tr21 is turned on, so that the seventh output node N7 Is discharged, and its potential becomes Low.
  • the signal of the fourth output node N4 of the fourth dynamic circuit 1D is input to the gate of the second n-type transistor Tr22, the source is grounded, and the drain is It is connected to the source of the n-type transistor Tr21.
  • this n-type transistor Tr22 is output from the NOR circuit NOR1 (the first output node N1) due to the potential drop of the first output node N1 of the first dynamic circuit 1A. 6's Even when the output node N6) is High and the n-type transistor Tr21 is turned on, the n-type transistor Tr22 is maintained in the OFF state, so that the seventh output node N7 malfunctions to a low potential or a through current is generated. It prevents it from flowing.
  • the holding circuit 1F functions as a feedback buffer.
  • the first inverter IN5 has the seventh output node N7 of the holding circuit 1E connected to the input side, and the inverter IN5 is connected to the input side.
  • a second inverter IN6 The output side of the second inverter IN6 is connected to the seventh output node N7.
  • the holding circuit 1F includes a second n-type MOS transistor arranged in series between the first p-type MOS transistor Tr27 and the first n-type MOS transistor Tr28 constituting the second inverter IN6. Tr29 and delay cell 59 are provided.
  • Both the inverters I N5 and IN6 hold the potential of the seventh output node N7 of the holding circuit IE, and after this holding potential is inverted by the inverter IN7, the output terminal Q force is also output externally.
  • the output of the first inverter IN5 is output from the output terminal SO after being delayed by the delay cell 59 for a set time.
  • the n-type MOS transistor Tr29 has the gate thereof supplied with the signal of the second output node N2 of the second dynamic circuit 1B, and the drain thereof connected to the drain of the p-type transistor Tr27. The source is connected to the drain of the n-type transistor Tr28.
  • This n-type transistor Tr29 has the following functions. That is, when the seventh output node N7 of the output circuit 1E is Low, the output node N7 is grounded through the n-type transistor Tr28 of the second inverter IN6.
  • the p-type transistor Tr20 of the output circuit 1E When the output node N2 of 2 starts to transition from High to Low, the p-type transistor Tr20 of the output circuit 1E is turned on, and the seventh output node N7 starts to be precharged to the power supply potential Vdd. At this time, the n-type transistor Tr29 is turned off when the second output node N2 is in the low state, cutting off the path from the seventh output node N7 to the ground through the n-type transistor Tr28, and the seventh output node N7 The precharge operation is promoted.
  • each of the first to fourth clocks CLK1 to CLK4 is the same clock CLK.
  • the data DO is high during the data valid period (time required to satisfy the setup and hold times) before and after the clock rise, and goes low when the data valid period has passed.
  • the other data Dl and D2 are High, and the selection signal SO is Low during the data valid period, and goes High after the data valid period has passed.
  • the other selection signals Sl and S2 are Low. Therefore, in this first period, none of the data D0 to D2 is selected.
  • the third output node N3 of the third dynamic circuit 1C becomes High
  • the fourth output node N4 of the fourth dynamic circuit 1D becomes Low after the rising of the clock.
  • the n-type transistor Tr6 is turned off at the stage before the n-type transistor Tr5 is turned on, so that the second output node N2 is prevented from malfunctioning to Low and held high. . Therefore, in the output circuit 1E, the seventh output node N7 is held low, and the holding circuit 1F power outputs a correct “H” signal.
  • the seventh output node N7 of the output circuit 1E is held high, for example, after the rising edge of the clock CLK, for example, the selection signal S2 becomes high and the first dynamic circuit 1A Even when the first output node N1 goes low (not shown), in the output circuit 1E, the sixth output node N6 goes high and the n-type transistor Tr21 turns on. Since the circuit is turned off, the seventh output node N7 is not grounded, and the seventh output node N7 is kept High. Note that the n-type transistor Tr22 is turned off even if the third output node N3 of the third dynamic circuit 1C becomes Low with the transition of the selection signal S2 to High. This is because the output node N4 is held low.
  • the power explained for each of the first to fourth clocks CLK1 to CLK4 is the same clock of the same time, and there is a slight difference in the phase between the clocks. Also good.
  • the first clock CLK1 is preferably earlier than the second clock CLK2.
  • the third and fourth clocks CLK3 and CLK4 are preferably earlier than the first and second clocks CLK1 and CLK2.
  • FIG. 9 shows the circuit configuration in this case.
  • a separate dynamic circuit A1 is provided.
  • This dynamic circuit A1 has the same number of n-type MOS transistor series circuits as the number of n-type MOS transistors in the first dynamic circuit 1A shown in FIG.
  • the configuration of the parallel circuit section in which a plurality of series circuits are connected in parallel is the same as that of the first dynamic circuit 1A except for the input configuration of the scan signal SE.
  • the output Al-1 of the separately provided dynamic circuit A1 is inverted by the inverter IN10 and input to the n-type transistor Tr7 of the second dynamic circuit 1B.
  • the dynamic circuit A1 provided separately in FIG. 9 further includes a clock generator for generating a clock CL K4 input to the fourth dynamic circuit 1D from the clock CLK3 input to the third dynamic circuit 1C of FIG. Circuit A2 is included.
  • This clock generation circuit A2 is configured so that the junction capacitance portion of the multi-stage input gate group such as data looks equivalent to the point of the output A1-1 of the dynamic circuit A1, and the output A2-1 of the inverter IN11 Is inverted and input to the n-type transistor Trl4 of the 4th dynamic circuit 1D.
  • the clock generation circuit A2 is further provided with a precharge circuit A2-2 composed of a p-type MOS transistor Tr40.
  • the precharge circuit A2-2 has a function of precharging the output point A2-1 of the clock generation circuit A2, and the clock input to the gate of the p-type transistor Tr40 is the third dynamic circuit 1C. This is the clock CLK3 input to.
  • the output A1-1 of the dynamic circuit A1 and the output A2-1 of the clock generation circuit A2 The delay difference at the time of device charge reflects the current difference of the n-type MOS transistor to which the selection signals S0 to S3 are input. By compensating for the delay difference by the inverter IN11, a reliable operation can be realized.
  • the dynamic circuit A1 when any one of the other selection signals SO to S3 is output in addition to the selection signal SE, the dynamic circuit A1 is more than the dynamic circuit 1A. However, if the transition is fast, the output may become unstable. However, in FIG. 9, in the dynamic circuit A1, the five NMOS transistors Tsl to Ts4 connected in series with the transistors to which the selection signals SE and SO to S3 are input are non-conducting because their gates are grounded. It is in a state. Therefore, the current path that is discharged from the node A2-1 to the ground is a single path through the NMOS transistor Ts5 whose gate is fixed to the power supply potential Vdd. Therefore, the dynamic circuit A1 transitions more slowly than the dynamic circuit 1A. As a result, the data output to the output terminal Q becomes the OR output of the data selected from the data DO to D3. This configuration is effective because, for example, the expected value does not become undefined during the scan test.
  • FIG. 10 shows a layout configuration example of the semiconductor integrated circuit shown in FIG.
  • the circuit portion of the n-type transistor for inputting the selection signals S0 to S3 and the n-type transistor for inputting data D0 to D3 of the first dynamic circuit 1A and the dynamic circuit A1 shown in FIG. 9 are configured.
  • the n-type transistor circuit portions for inputting the selection signals S0 to S3 are arranged in an upper and lower arrangement relationship.
  • the wiring capacity of the input pin is reduced, and since these two circuit parts are close to each other, the variation component of the manufacturing process between the two dynamic circuits 1A and A1 is also reduced, and the voltage is reduced. This has the advantage of reducing fluctuations and temperature fluctuations.
  • the transistor Tr91 of the dynamic circuit 1A functions as a keeper and holds the charge of the node N1.
  • the source of the transistor Tr91 is a dynamic circuit It is desirable to be connected to the drain (node N20) of the Al transistor Tr93. This is because, for example, the signal transition speed of the node N1 becomes faster than when the source of the transistor Tr91 is connected to the drain of the transistor Tr94 of the dynamic circuit 1A. This is because the drain capacitance of the transistor Tr93 of the dynamic circuit A1 does not affect the node N1. The same applies to the transistor Tr92 of the dynamic circuit 1B.
  • the number of data to be input is very large, it may be possible to divide these data into two sets.
  • the first to fourth dynamic circuits 1A to 1D and A1 shown in FIG. 9 and the other first to fourth dynamic circuits 1A ′ having the same configuration as these are combined.
  • data D1 to SN are input to one set, and data SDN + 1 to D2N are input to the other set. Both of these sets are input in parallel to the gates of the n-type transistors Tr20 and Tr21 of the output circuit 1E shown in FIG.
  • a selection signal coincidence detection circuit 1J that detects the coincidence between the outputs A1-1 and A11 of the dynamic circuit A1 and the outputs A2-1 and A2-1 of the clock generation circuit A2 is further added, and its output 1J 1 is connected to the gate of the n-type transistor Tr22 of the output circuit 1E shown in FIG.
  • the speed is half the value of the capacity of the first node N1, N1 of the first dynamic circuit 1A, 1A of each set, which is only half the capacity, and the operation speed can be increased. .
  • Embodiment 2 of the present invention will be described.
  • the output circuit 1E shown in FIG. 1 is modified.
  • the differential circuit 70 has a pair of differential input terminals 70a and 70b and a pair of differential output terminals 70c and 70d, and two cross-coupled p-type MOS transistors. Tr30, Tr31 and two n-type MOS transistors Tr32, Tr33, and two n-type MOS transistors Tr34, Tr35 for differential signal input with the pair of differential input terminals 70a, 70b connected to the gate
  • the pair of differential output terminals 70c, 7 are connected to the connection point between one P-type transistor Tr30 and n-type transistor Tr32 and the other connection point between p-type transistor Tr31 and n-type transistor Tr33. Od is connected.
  • the pair of differential output terminals 70c and 70d becomes the output terminal Q and the inverted output terminal NQ of the semiconductor integrated circuit in FIG.
  • the signal of the second output node N2 of the second dynamic circuit 1B shown in FIG. 1 is input to the one differential input terminal 70a.
  • an OR circuit 71 is connected to the other differential input terminal 70b.
  • the OR circuit 71 includes a signal obtained by inverting the signal of the second output node N2 of the second dynamic circuit 1B by the inverter 72, and the signal of the first output node N1 of the first dynamic circuit 1A. Are entered.
  • a control transistor Tr36 having n-type MOS transistor power is connected to the ninth node N9 which is the source of the two n-type MOS transistors Tr34 and Tr35 for inputting the differential signal.
  • This control transistor Tr36 has its source grounded, its drain connected to the ninth node N9, and its gate connected to the fifth generation signal generated by the clock generation circuit 1H shown in FIG. 6 as a control signal.
  • the clock signal CLK5 is input.
  • the (Signal Generation Circuit) 1H includes a short pulse generation circuit 75 that generates a short pulse signal in the same cycle as the first clock CLK1, and a NAND circuit NAND11.
  • the short pulse generation circuit 75 includes an inverter IN10 that inverts the first clock CLK1, a NAND circuit NAND10 that receives the outputs of the first clock CLK1 and the inverter IN10, and an inverter that inverts the output of the NAND circuit. With IN 11.
  • the NAND circuit NAND11 receives the output of the inverter IN11 and the signal of the fourth output node N4 of the fourth dynamic circuit 1D shown in FIG. 1, and the output of the NAND circuit NAND11 is the first.
  • This clock CLK5 is input to the differential signal input n-type transistor Tr36 of the differential circuit 70 shown in FIG. 5 as a control signal.
  • the clock generation circuit 1H shown in FIG. 6 selects, for example, the data D 1 because the selection signal S 1 is High in the first cycle of the first clock CLK1.
  • the signal at the fourth output node N4 of the fourth dynamic circuit 1D is High at the beginning of the period, if a short pulse is generated from the short pulse generation circuit 75 after that, Clock CLK5 transitions from High to Low, and then the fifth clock CLK5 transitions from Low to High along with the end of the short pulse.
  • the control transistor The Tr 36 amplifies and outputs a differential input signal when the fifth clock CLK5 is turned on while the Low force also changes to High. In other states, the control transistor Tr36 maintains an off state. Therefore, when the fifth clock CLK5 is High, the output circuit 70 functions as a latch for holding output data. With this configuration, when the output circuit 1G shown in FIG. 5 is provided, the holding circuit 1F shown in FIG. 1 is not required in the subsequent stage.
  • an n-type MOS transistor Tr37 is arranged in parallel with the control transistor Tr36.
  • the n-type transistor (resistance element) Tr37 has a source grounded and a gate and a drain connected to the ninth node N9 of the differential circuit 70.
  • the n-type transistor Tr37 functions as a resistance element to suppress and prevent the potential increase. Therefore, the ninth node N9 is held at the optimum potential state.
  • the potential between the source and drain of the pair of n-type transistors Tr34 and Tr35 for differential input is held at the optimum potential difference to obtain an appropriate gain, so the desired high-speed operation of the output circuit 1G is excellent. Maintained.
  • the differential circuit 70 since the differential circuit 70 quickly amplifies and outputs this in a situation where the potential difference between the input differential signals is small, compared with the data holding by the output circuit 1E of the first embodiment, It is fast.
  • the differential amplifier circuit 28A of FIG. 28 may be substituted. In that case, the gates of the P-type transistors 28L and 28M of the differential amplifier circuit 28A are connected to the clock CLK5.
  • FIG. 8 shows a semiconductor integrated circuit according to the third embodiment of the present invention.
  • the present embodiment is different from the semiconductor integrated circuit shown in FIG. 1 in the configuration of the NOR-type first dynamic circuit 2A and the NOR-type third dynamic circuit 2C, and the second and fourth dynamic circuits. 1B, 1D, output circuit IE and holding circuit IF are the same as in the first embodiment.
  • the series circuit includes an n-type MOS transistor that receives data D at its gate.
  • Transistor Tr80 and another n-type MOS transistor Tr81 receiving the inverted signal NQ of the output signal Q at the gate are connected in series. Therefore, in the first dynamic circuit 2A, the potential of the first output node N1 is basically determined according to the value of the data D, and when the data D is output from the output terminal Q, the inverted output NQ This prepares for the next change in the value of data D.
  • the third dynamic circuit (coincidence detection circuit) 2C is provided with an EXNOR circuit EXNOR1.
  • This EXNOR circuit receives the third data only when the data D and the output signal Q and their inverted signals ND and NQ are input and the data D and the output signal Q match after the third clock CLK3 rises. Set output node N3 to power supply potential Vdd. Therefore, when the data D and the output signal Q match, in the fourth dynamic circuit 2D, the n-type transistor Tr13 is turned on, and the charge of the fourth output node N4 is discharged. In the dynamic circuit 2B of 2, the n-type transistor Tr6 is turned off.
  • each dynamic circuit As shown in the first embodiment, the physical arrangement of each dynamic circuit, the size threshold voltage characteristics of each transistor, the supply voltage to these circuits, etc. are also implemented in the third embodiment. It goes without saying that it is possible to adopt a configuration similar to that of Form 1. Further, the differential output circuit 1G as shown in the second embodiment can be adopted for the output circuit 1E, and in this case, of course, higher speed can be realized.
  • the force shown in the example of the flip-flop for example, by using the potential of the node N2 as an output signal, a latch circuit can be obtained.
  • the holding circuit 1 F need not output a signal and need not be provided.
  • FIG. 12 is a circuit diagram of another multi-input flip-flop according to the present invention. Compare with Figure 1 and Figure 9. The difference is that it operates with a single clock signal CLK1. Further, the difference from the circuits shown in FIGS. 1 and 9 is that a p-type MOS transistor 12B and a p-type MOS transistor 12C are provided.
  • the p-type MOS transistors (transistors Tr4 and Trl2 in FIG. 1) are connected to the power source and charge the nodes N2 and N4, but in the circuit of FIG. , P-type MOS transistors 12B and 12C having source and drain connected are inserted between nodes Nl and N2 and between nodes Nl and N4, respectively.
  • the gate of the p-type MOS transistor 12B is connected to the node A1-2, and the gate of the p-type MOS transistor 12C is connected to the node A2-3. Since this circuit uses only one clock signal, power consumption can be reduced, and even if only one clock signal is used, malfunctions do not occur.
  • FIG. 13 and FIG. 14 show the terminals SI, D [1] to D [N ⁇ 1] and the terminal D [N], or terminals SE, S [1] to S [ This shows the relationship between the voltage of each node and time when the signal input patterns of N—1] and terminal S [N] are different. Furthermore, in FIGS. 13 and 14, the waveforms in which malfunction occurs due to the case where the transistor balance in the circuits of FIGS. 1 and 9 is poor and driving with a single clock signal are also shown. When using the circuit shown in Fig. 1, the solid line shows the case using the circuits shown in Figs.
  • the current characteristics between the drain and the source of the p-type MOS transistor 12C are such that the voltage between the drain and the source of the p-type MOS transistor 12C is close to the threshold Vtp.
  • a linear characteristic is shown with respect to the voltage between the sources.
  • the substrate voltage is higher, so that it behaves as if it had a very high resistance. That is, since the node N1 is charged first and then the node N4 is easily charged, the timing at which the node N4 becomes Hi is delayed, and the possibility that the nodes N4 and N6 become Hi at the same time is reduced.
  • the current characteristic between the drain and the source of the p-type MOS transistor 12B is between the drain and the source of the p-type MOS transistor 12B. It shows a linear characteristic with respect to the voltage between the drain and source until the voltage is near the threshold Vtp. Also, when the substrate voltage and source voltage of p-type MOS transistor 12B are compared, the substrate voltage is higher, so it behaves as if it is a very high resistance element. In other words, node N2 does not become Hi only after node N1 becomes Hi. Therefore, the malfunction that prevents the node N6 from going high is prevented.
  • FIG. 12 shows that in the dynamic circuit A1, the gates of the MOS transistors AN, A3 to AN-1 (MOS transistors directly connected to the power supply and the ground in FIG. 9) are connected to the two outputs of the circuit 12A. It is connected!
  • the circuit 12A includes an n-type MOS transistor 12A-1, a p-type MOS transistor 12A-2, and another n-type MOS transistor 12A-3.
  • the p-type MOS transistor (potential setting transistor) 12A-2 has its drain connected to the gate of one n-type transistor AN in the second n-type transistor group A3 to AN. Set the gate potential of AN to the power supply potential.
  • the source of the n-type MOS transistor 12A-3 is grounded, and the gate and drain thereof are connected to the gate of the potential setting transistor 12A-2.
  • the gate oxide film thickness becomes thin and the ESD resistance of the gate becomes weak. Therefore, in the circuit shown in Fig. 9, when an overvoltage is applied to the power supply or ground, the MOS transistor, which is likely to cause punch-through of the gate electrode, is easily destroyed due to low impedance.
  • the gate is connected via the resistance between the source and drain of the MOS transistor, so the impedance from the power supply and the drain increases, and the MOS transistor It becomes difficult to be destroyed.
  • this circuit 12A is arranged as part of a multi-input flip-flop in the same standard cell as the second n-type transistor group A3 to An that operates with the output of this circuit 12A being input to the gate. It is desirable to do. This is because such a multi-input flip-flop has many input terminals, and wiring between standard cells becomes complicated. If the circuit 12A does not exist in the cell, it is necessary to place a cell like the circuit 12A somewhere and connect it to the multi-input flip-flop by wiring. This is because the degree of wiring congestion becomes more complicated. In addition, wiring between standard cells is usually performed by automatic placement and routing.
  • the node connected to the gate of the N-type MOS transistor 12A-1 is the drain of the P-type MOS transistor 12A-2 MOS transistor 12A-2, Similarly to the configuration of 12A-3, prepare another p-type MOS transistor, connect the drain and gate of the p-type MOS transistor in common, and connect the signal line to the gate of the n-type MOS transistor 12A-1 And may be connected.
  • circuit 12A is arranged at the lower end of the left and right n-type MOS transistors at the bottom of FIG. 10, the circuit A1 and the node N1 in FIG. If the circuit in Fig. 12 is a standard cell, NWELL and PWELL are placed again at the lower end, so it can be placed without worrying about the distance constraints of different well boundaries in the lower inter-cell boundary.
  • FIG. 15 shows a circuit diagram of another multi-input flip-flop of the present invention.
  • FIG. 1 and FIG. 9 are different in that they operate with a single clock signal CLK1. Further, the circuits described in FIGS. 1 and 9 are different from the circuit portion 13B in the first dynamic circuit 1E, the circuit portion 13C in the dynamic circuit 1D, and the circuit portion 13A in the dynamic circuit 1A. .
  • it is one p-type MOS transistor element (in FIG. 1,! /, Transistors Tr4 and Tr12) that has a source connected to a power source and charges the dynamic node portion of nodes N2 and N4.
  • Transistors Tr4 and Tr12 Transistors
  • p-type MOS transistor 13B1, p-type MOS transistor 13 C1 another P-type MOS transistor (p-type MOS transistor 13B1, p-type MOS transistor 13 C1) is inserted into the drain of the p-type MOS transistor for further charging, and the source and drain are connected. Nodes N2 and N4 are connected to each other.
  • the gate of the p-type MOS transistor 13B1 and the gate of the p-type MOS transistor 13C1 are connected to the output of the inverting circuit INV13 of the node N1.
  • the p-type MOS transistor 13A 11 is connected to the power source in FIG. 11, but is connected to node Al-1 in FIG. As a result, this circuit uses only one clock signal, so power consumption can be reduced, and even if one clock signal is not used, no malfunction occurs. is there.
  • an n-type transistor (first n-type transistor) Tr40 is provided in the third dynamic circuit A1.
  • the gate of the n-type transistor Tr40 is inputted with a clock signal CLK1, and the sources of a plurality of n-type transistors (second n-type transistor group) A3 to AN are commonly connected to the drain. .
  • common sources of a plurality of n-type transistors (third n-type transistor groups) A20 to AK are connected to common drains of the second n-type transistor groups A3 to AN.
  • a predetermined power supply is connected to the gate of one n-type transistor AN in the second n-type transistor group A3 to AN, and the gate potential is set to the power supply potential.
  • the gates of the other n-type transistors A3 to A5 are all grounded, and the gate potential is set to the ground potential.
  • the plurality of selection signals S [1] to S [N] are input to the gates of the third n-type transistor group A20 to AK, respectively, and the drains of the third n-type transistor group A20 to AK are input. Are commonly connected to the third output node N3.
  • FIGS. 16 and 17 illustrate the circuit between the terminals D [1] to D [N-1] and the terminal D [N] of the circuit described in FIG. 15 and the terminals S [1] to S [N — The relationship between the voltage of each node and time when the signal input pattern is different between 1] and terminal S [N].
  • the transistor balance in the circuit of FIG. 9 is poor, and in the case of driving with a single clock signal in the case, a waveform that causes a malfunction is also shown.
  • the solid line indicates the case where the circuit shown in Fig. 9 is used.
  • FIG. Figure 16 shows the desired setup and hold time at the timing when all the input signals at terminals S [1] to S [N] transition to the high level of the clock signal CLK1. And is Lo. After that, only the terminal S [N] changes from Lo to Hi while the clock signal CLK1 is Hi. Then, node A1-1 and node N1 transition to Lo, and node N6 becomes Hi.
  • the circuit 13C is configured in the same manner as in FIGS. 1 and 9, when the clock signal CLK1 subsequently transitions from to Lo, the power supply voltage Vdd is supplied to the node N4 via the p-type MOS transistors 13C1 and 13C2, and the node N4 Becomes Hi.
  • the Hi periods of node N4 and node N6 may overlap.
  • both transistors Tr21 and Tr22 become conductive, the charge is extracted from node N7, and node N7 originally has to keep Hi.
  • the output terminal Q may malfunction due to transition to Lo. This is because the circuit for controlling the charging of the node N4 and the charging of the node N1 is not particularly devised, so the node N4 is faster depending on the variation of the p-type MOS transistor elements that charge the nodes N4 and N1, respectively. It is caused by being charged and causing malfunction.
  • the potential of the output of the inverting circuit INV13 of the node N1 must be less than the difference obtained by subtracting the threshold voltage of the p-type MOS transistor 13C1 in the circuit 13C from the power supply voltage VDD. Since N is not ON, node N1 is charged first and node N4 is easily charged later. Therefore, it is unlikely that nodes N4 and N6 will be Hi at the same time.
  • the potential of the output of the inverting circuit INV13 at the node N1 subtracts the threshold voltage of the first p-type MOS transistor 13B1 in the circuit 13B from the power supply voltage VDD.
  • the node N2 will not be charged if the difference is not less than the difference, so the node N2 will not become Hi unless the node N1 becomes Hi. In other words, node N6 never becomes Hi, so malfunction is prevented.
  • the current characteristic between the drain and source of the p-type MOS transistor 13A is p-type.
  • the voltage between the drain and the source of the MOS transistor 13A shows a linear characteristic with respect to the voltage between the drain and the source until the voltage near the threshold voltage Vtp.
  • the substrate voltage and the source voltage of the p-type MOS transistor 13A are compared, the substrate voltage is higher, so that the power acts as a very high resistance element. For this reason, node A1-1 is charged first, and then node N1 begins to charge.
  • the gate voltage of the n-type MOS transistor 1E-1 becomes lower than the threshold voltage of the n-type MOS transistor
  • the gate voltage of the n-type MOS transistor IE-2 tends to be higher than the threshold voltage.
  • the through current becomes difficult to flow, and the glitch of node N7 does not occur.
  • the gate of the p-type MOS transistor 13B2 and the gate of the p-type MOS transistor 13C2 are connected to the clock signal CLK1.
  • the source of the p-type MOS transistor 13B2 is connected to the power source
  • the drain of the p-type MOS transistor 13B2 is connected to the source of the p-type MOS transistor 13B1
  • the first p-type MOS transistor 13B1 The drain is connected to the node N2
  • the gate of the second p-type MOS transistor 13B2 is connected to the clock signal CLK1
  • the gate of the p-type MOS transistor 13B1 is connected to the output of the inverting circuit INV13 of the node N1
  • the source of MOS transistor 13C2 is the power source
  • the drain of ⁇ -type MOS transistor 13C1 is connected to the source of p-type MOS transistor 13C1
  • the drain of ⁇ -type MOS transistor 13C1 is connected to node N4
  • the force described for connecting the source of the p-type MOS transistor 13A to the node Al-1 is connected to the source of the p-type MOS transistor 13A and the drain of another p-type MOS transistor.
  • the same effect can be achieved by connecting the power supply to the power supply and connecting the gate to the output of the inverting circuit of node A1-1.
  • the intent of the present invention is that the order of charging between the node A1-1 and the node N1, the order of charging between the nodes Nl and N2, and the order of charging between the nodes Nl and N4 are p-type MOS transistor devices. Any circuit configuration that is uniquely determined without being affected by variations in size manufacturing is acceptable. The circuit configuration is possible by the combination of various circuits. They do not depart from the invention.
  • FIG. 19 shows another circuit diagram of the dynamic circuit 1C and ID in the multi-input flip-flop of FIG.
  • the difference from the dynamic circuit 1C and ID of FIG. 1 is that the first and second p-type MOS transistors A13 and N14A are arranged instead of the p-type MOS transistor Tr9 that charges the node N3.
  • the clock signal CLK3 is input to the gate, the source is connected to the power supply, and the drain is connected to the node A2-2 (that is, Connected to the third n-type transistor group A20 to AK), and the source and drain of the other p-type MOS transistor A13 are connected to node N3 and node A2-2 (ie, the third n-type transistor).
  • the advantage of such a circuit configuration is that it is even lower when the same phase as the clock signal CLK3 is input to the clock signal CLK4, that is, when it is driven only by the clock signal CLK3 as shown in FIG. It is a point which can be operated with the power supply voltage of the voltage. This is because, in the circuit configuration of FIG. 1, when the clock signal CLK4 and the clock signal CLK3 are input in the same phase, the power supply voltage is a low voltage near the threshold voltage of the n-type MOS transistor (for example, the threshold value of the n-type MOS transistor).
  • the discharge time of the node N3 is overwhelmingly slower than the gate terminal of the transistor Trl4.
  • the transistor Tr 13 is cut off and the node N4 becomes Hi (that is, any of the terminals S [1] to S [N] and the terminal SE must be Hi).
  • the node N4 does not become Hi but becomes Lo.
  • the current characteristic between the drain and source of the p-type MOS transistor A13 is that the voltage between the drain and source of the p-type MOS transistor A13 is the threshold value. It shows linear characteristics with respect to the voltage between the drain and source up to near Vtp. Also, when the substrate voltage and the source voltage of the p-type MOS transistor A13 are compared, the substrate voltage is higher, so that the power acts as a very high resistance element. Node A2—potential force of 2 3 ⁇ 4 If the threshold voltage of MOS transistor A13 is not exceeded, node N3 is charged. Not.
  • the transistor Tr 13 is not turned on until the gate of the transistor Tr 14 is lowered to some extent.
  • the node N4 is charged with the clock signal CLK3
  • a glitch caused by the transistor Trl3 being ON is less likely to occur at the potential of the node N4, and as a result, a malfunction related to the dynamic circuits Al and ID is caused. It becomes difficult to happen.
  • FIG. 20 shows an application example of FIG.
  • the input data is divided into two sets of flip-flops with multi-input selection.
  • the dynamic circuits 1A to 1D and A1 are combined by combining the transistors of each output circuit 1E.
  • the NAND logic for the output of the multi-input selection function consisting of the multi-input selection function consisting of the dynamic circuit 1A, ⁇ 1 and ⁇ is configured.
  • one p-type MOS transistor Tr20 and the other P-type MOS transistor Tr20 are arranged with the source and drain in common, and the other n-type MOS transistor Tr21 is connected in series. Transistor Tr21 is arranged. Further, in the holding circuit 50 constituted by the first inverter circuit INV15 connected to the drain of the p-type MOS transistor Tr20 and the second inverter INV16 having the output of the inverter INV15 as an input, the second inverter The n-type MOS transistor 16 A in which the second output node N2 of the dynamic circuits 1A to 1D and A1 is connected to the gate between the P-type MOS transistor, Tr60, and N-type MOS transistor Tr61 that constitute INV16.
  • the second output node N2 ′ of the dynamic circuits 1A ′ to 1D ′ and A1 ′ is further gated in addition to the one-stage arrangement (this configuration is the same as in FIG. 11).
  • An n-type MOS transistor 16B connected to is arranged in one stage in series. As a result, the high speed of the holding circuit 50 is maintained.
  • These two-stage n-type MOS transistors may be disposed between the ground and the n-type MOS transistor Tr61 constituting the second inverter circuit INV16.
  • the present embodiment is not limited to the power shown in the example of the NAND logic, and it goes without saying that various composite logics can be generated. Furthermore, by replacing the dynamic logic part related to the dynamic circuits 1A and 1A 'with various logics, it is possible to construct flip-flop circuits having various complex logic functions. Furthermore, an N-type transistor is connected in series between Tr5 and node N2 in Fig. 1, and another theory is connected to the gate of the N-type transistor. By connecting the output of the dynamic circuit 1A having logic, a more versatile logic can be configured. Further, adding a MOS transistor to the transistor Tr20 or the transistor Tr21 and connecting the gate terminal thereof to the output of another multi-input dynamic circuit does not depart from the present invention.
  • FIG. 21 shows another application example of FIG. 11, in which the source and drain of the transistor Tr21 in each output circuit are connected in common.
  • FIG. 22 shows another application example of FIG. 11, in which only the scan input circuit is placed in the dynamic circuits 1A ′ to 1D ′ and A ⁇ .
  • the dynamic circuits 1A 'to: LD', ⁇ , 17B, and 17C connect the holding circuit unit 17E and the output unit of the output terminal Q to the flip-flop of the multi-input selection function including the dynamic circuits 1A to 1D and A1.
  • This is a static type flip-flop that is shared with the loop.
  • the difference from FIG. 11 is that the gate of the n-type MOS transistor 17D is connected to the inverted output of the scan enable signal SE.
  • the static type flip-flop may be a circuit as shown in FIG.
  • flip-flop circuits having various logic functions can be configured by combining the output circuit portion of the dynamic circuit and the output portion of the static circuit with the output circuit portion 17F.
  • the advantages of the dynamic circuit and the static circuit can be properly used in accordance with the input signal function and spec requirements.
  • FIG. 25 shows an embodiment in which the flip-flop in the first embodiment or the eighth embodiment is applied to a data path of a processing unit as a predetermined circuit.
  • the data path 2 5A has a three-stage pipeline configuration.
  • the first stage includes the multi-input flip-flop 25Z shown in the above embodiment in which the data input per bit is 14 inputs. There are 0.
  • the output of the multi-input flip-flop 25Z is input to the ALU 25B1 to 25B3, the bypass 25C1, the convolution operation 25E1, the divider 25F1, and the multiplier 25G1.
  • the second stage consists of forwarding 25D1 to D3, bypass unit 25C2, convolution operation (convolution) 25E2, divider 25F2, and multiplier 25G2.
  • the third stage consists of forwarding 25D4 to D6 and multiplier 25G3.
  • the pipeline processing is not disturbed by avoiding it by the forwarding path.
  • the number of data per bit in the forwarding path is 13 lines, that is, the output data from each of the stages of the respective knock lines and the data output line 25L from the memory. Since the data that has been processed by ALU or the like must be used as the data input to the flip-flop, the shorter the data input setup time from the flip-flop foraging path, the better for processing the pipeline at high speed. .
  • the setup time of the data signal is almost 0 (when the inverter delay is, for example, 45 psec.
  • the static logic selector and control circuit shown in the conventional example are provided.
  • 300 psec requires a setup time of 1.
  • the data setup time is, for example, lOpsec.
  • the control signal setup time is, for example, 30 psec. So it is faster than the conventional static logic configuration, Pipeline processing speed can be increased.
  • the flip-flop of the present invention is also useful when a stall occurs in the data-nos pipeline.
  • the logic that controls the data path performs an address comparison of each piece of data to determine if the loaded data can be used effectively when a stall occurs in the data path pipeline.
  • a control circuit for selecting data is required.
  • the setup time of the control signal is almost zero, it is faster than the conventional static logic configuration, and the pipeline processing speed can be increased.
  • data control is possible with a smaller transistor size than when the selection signal is configured with conventional static logic, a data path can be configured with a small area.
  • FIG. 26 shows an embodiment using the flip-flop described in the above embodiment for a crossbar bus switch used in a system-on-chip or the like.
  • 26A is a processor core and 26B is a DMA.
  • 26C is an SDRA M interface block that interfaces with SDRAM outside the chip.
  • 26D is a system bus interface block that interfaces with ROM and memory outside the chip.
  • 26E is an on-chip memory interface block that controls the interface with the on-chip memory and coprocessor.
  • 26F is an on-chip IZO interface block that controls the interface with the on-chip IZO.
  • This crossbar bus switch has three masters (not shown), two in the processor core 26 ⁇ and one in the DMA26B. There are four slaves (not shown), SDRAM interface block 26C, system bus interface block 26D, on-chip memory interface block 26E, and on-chip I / O interface block. It becomes K 26F power.
  • the four-input data selection control circuit 26J and the flip-flop 261 that receives the output signal are present in this four-input data selection control circuit 26J.
  • Use input flip-flops As a result, in the present multi-input flip-flop, the setup time of data and control signals is short, so that the bus transfer rate can be improved by that time. Further, when no control signal is selected, the value of the flip-flop can be held, so that the control for arbitrating the data bus in each master can be configured with a small area as necessary.
  • FIG. 27 shows an embodiment in which the flip-flop of the present invention is applied to a reconfigurable processor.
  • 27A is one processor element of the reconfigurable processor.
  • the processor element 27A includes a multi-input flip-flop 27C, an arithmetic unit 27D, a register file 27E, and the like that are constituted by the flip-flops described in the above embodiments.
  • 28A is a reconfigurable processor bus, and data output from one processor element 27A is directly connected to four data buses.
  • the data input of the multi-input flip-flop 27C in the processor element 27A is connected to each of four data buses.
  • the reconfigurable processor performs arithmetic processing on several processor elements 27A together so that the processing performance of an application becomes high.
  • processor element group 27F when the processor element group 27F is separated from the other processor element groups 27G, 27H, 271, data is exchanged between the processor elements in each group. In this case, because it is divided into four groups, each group can build a complete bus interface.
  • the conventional static selection control logic is unnecessary, so that the bus interface in the group can be performed at high speed and the area of each processor element can be reduced.
  • the clock of each element group 27G, 27H, 271 is connected to each element 27A in the element group in parallel, and when performing parallel operation, the clocks of the same phase are used, connected in series, and processed serially. phase Use different clocks.
  • the clock of the first stage element 27A uses a clock of phase difference power
  • the clock of the second stage element uses a phase difference.
  • the clock is stopped at the second-stage element 27A, and a static data selection circuit that bypasses the flip-flop is provided.
  • the conventional static selection control logic is not used, so any bus line switching control is possible. Time can be switched quickly. Therefore, since the latency at the time of switching is small, a higher-performance reconfigurable processor can be realized.
  • FIG. 28 shows a semiconductor integrated circuit according to the twelfth embodiment of the present invention.
  • the present embodiment is provided between the output nodes Nl and N2 of the first and second dynamic circuits 28A1A and 28A1B and the holding circuit 90. The difference is that the differential amplifier circuit 28A is inserted.
  • the activation signal 28A0 of the differential amplifier circuit 28A As the activation signal 28A0 of the differential amplifier circuit 28A, a signal obtained by adding a little delay to the clock CLK in FIG. 3 (a) compared to a resistance element or a capacitance element composed of a semiconductor device is used.
  • the active key signal 28A0 is connected to the gate of the active N-type transistor 28A1 of the differential amplifier circuit 28A via the output signal node 28A11 of the dynamic circuit 28A1 and the inverter 28A01. .
  • the differential amplifier circuit 28A includes an N-type transistor 28A1, a differential pair transistor using the gates of N-type transistors 28B and 28C each having its source connected to the drain of the N-type transistor 28A1, and N
  • a latch circuit 28D force for amplifying the drain voltage difference between the type transistors 28B and 28C is also configured.
  • the latch circuit 28D is also configured with five transistor forces, and includes an inverter 28G composed of an N-type transistor 28E and a P-type transistor 28F, and an inverter 28J composed of an N-type transistor 28H and a P-type transistor 281. Cross-connected.
  • the drains of the N-type transistors 28B and 28C are connected to each other by a high resistance element (here, NMOS transistor 28K).
  • the output of inverter 28G is node OUT Yes
  • the output of inverter 28J is node OUTB.
  • the nodes OUT and OUTB are charged to the power supply voltage value by the P-type transistors 28L and 28M, respectively.
  • Node N1 is connected to the gate of N-type transistor 28B, and node N2 is connected to the gate of 28CN-type transistor.
  • the holding circuit 90 includes a P-type transistor 28N whose node OUT is connected to the gate, and an N-type transistor 28Q whose node O UTB is connected to the gate via the inverter 28P.
  • the drain of the P-type transistor 28N And the drain of the N-type transistor 28Q are connected, and the connection node NQ is connected to the output pin Q via the inverter 28R.
  • the voltage difference between the voltage at the output node N1 and the voltage at the output node N2 is small, the voltage difference is amplified at high speed by the differential amplifier circuit 28A.
  • the difference can be increased in a short time to the switching level of the holding circuit.
  • the effect of high-speed operation is more effective than the direct connection of dynamic circuit 28A1 and holding circuit 90 as shown in Fig. 3 (a). Demonstrated. This is because the load capacity of the node N1 increases as the number increases.
  • the voltage transition time of the output node N1 and the output node N2 is connected to a normal holding circuit (for example, the holding circuit shown in FIG. 1). This is because the voltage transition time of the output signal of the holding circuit is proportional to the voltage transition time of the nodes N1 and N2, and thus is delayed.
  • the activation signal 28A0 adopts a structure via the dynamic circuit 28A1, and the node of the dynamic circuit 28A1 is used instead of delaying the clock CLK by several stages of buffers. Therefore, the optimal delay value that obtains the appropriate voltage difference between the output node N1 and the output node N2 is realized, and the number of transistors is reduced, which also has the effect of reducing the area and power consumption. is there.
  • the clock CLK may be directly used as the activation signal of the differential amplifier circuit 28A.
  • the dynamic circuit 28A1 having the function of selecting any one of the plurality of data signals in Fig. 3 (a) is the dynamic circuit having the function of propagating only one data signal.
  • the holding circuit 90 receives only one output of the differential amplifier circuit 28A as an input, and connects it to the gates of the N-type transistor 28Q and the P-type transistor 28N to perform differential amplification.
  • An N-type transistor 28Q1 using the activation signal 28A0 of the circuit 28A as a gate input may be connected in series between the N-type transistor 28Q and the ground.
  • the differential amplifier circuit 28A is arranged for the circuit not including the third dynamic circuit (non-selection state detection circuit) 1C shown in FIG.
  • the differential amplifier circuit 28A may be similarly arranged for the circuit including the third dynamic circuit (non-selected state detection circuit) 1C.
  • FIG. 30 shows a semiconductor integrated circuit according to the thirteenth embodiment of the present invention. Compared with the semiconductor integrated circuit shown in FIG. 28, this embodiment has a function of holding the data contents of the holding circuit 90 when the selection signals SO to SN do not select the data signals DO to DN. The point is different.
  • the dynamic circuit 28A1C includes a third dynamic circuit 28A1CA and a fourth dynamic circuit 28A1CB. Only the selection signals SO to SN are input to the third dynamic circuit 28A1CA.
  • the output node A 1C-2 of the third dynamic circuit 28A1CA is input to the fourth dynamic circuit 28A1CB, and the output node of the fourth dynamic circuit 28A 1CB is the node N4.
  • the node N4 holds High after the clock transitions from Low to High.
  • Node A1C-2 transitions from High to Low.
  • the node N4 transitions from high to low after the clock transitions to low power high, and the node A1C-2 maintains the high level.
  • the selection signal SO goes high after exceeding the desired hold value, the node A1C-2 transitions to low from the high force, but the node N4 remains low.
  • the nodes AC1-2 and N4 are transmitted to the gates of two N-type transistors 28A1 and 28AA connected in series in the differential amplifier circuit 28A. Therefore, when the selection signal is not activated, the differential amplifier circuit 28A is not activated, the nodes OUT and OUTB remain high, and the node N of the holding circuit 90 Q does not change.
  • the function of holding the data contents of the holding circuit 90 can be realized when none of the selection signals are activated. This makes it possible to hold the data information of the holding circuit 90 at the previous value even after the clock transitions when data of a plurality of data is not selected. Setup time can be shortened.
  • the load capacity of the dynamic circuit 28AC1 is smaller than that of the dynamic circuit 28AC1, so that the voltage transition of the output node of both the dynamic circuits is faster in the dynamic circuit 28AC1. Therefore, since the differential amplifier circuit 28A starts operating while the output nodes Nl and N2 of the dynamic circuit 28A1 are transitioning, the voltage difference is amplified even when the voltage difference between the nodes N1 and N2 is small.
  • the circuit 28A has the effect of being amplified at high speed.
  • the differential amplifier circuit 28A is arranged for the circuit that does not include the third dynamic circuit (non-selection state detection circuit) 1C shown in FIG. 1, but it is shown in FIG.
  • the differential amplifier circuit 28A may be similarly arranged for the circuit including the third dynamic circuit (non-selected state detection circuit) 1C.
  • FIG. 31 shows a semiconductor integrated circuit according to the fourteenth embodiment of the present invention. This embodiment is premised on the form of the semiconductor integrated circuit shown in FIG. 11. Further, when physically designing the semiconductor integrated circuit, a cell for physically designing (layout design) a vertically symmetric layout as shown in FIG. This form is useful when it cannot be realized due to the height specifications.
  • a dynamic circuit 28A1 has a first dynamic circuit 28A1A and a second dynamic circuit 28A1B, and receives data signals DO to DN and selection signals SO to SN, and nodes N2 and N1 Is output.
  • the dynamic circuit 28A1C has a third dynamic circuit (non-selection state detection circuit) 28A1CA and a fourth dynamic circuit 28A1CB. Only the selection signals SO to SN are input, and the nodes N4 and A1C-2 are A signal is output.
  • the number of transistors for detecting a state in which all of the signals do not select data, that is, the number of serial stages of the selection signal S and the transistor for inputting the clock CLK is two, and the serial stage in the first dynamic circuit 28A1A It is one step less than the number (three steps).
  • the inverted data of the output node N2 and the output node N1 are input to the NOR circuit 30D, the node OUT30A is connected to the gate of the N-type transistor 28Q of the holding circuit 90, and the output node N2 is , Connected to the gate of P-type transistor 28N.
  • the inverted data of output node N4 and output node A1C-2 are input to NOR circuit 30C, whose node OUT30B is connected to the gate of N-type transistor 28Q1, and its inverted signal OUT30C is the gate of P-type transistor 28N1.
  • N-type transistors 28Q1 and 28Q are connected in series
  • P-type transistors 28N and 28N1 are also connected in series
  • the drains of N-type transistor 28Q and P-type transistor 28N are connected in common, and the node is NQ.
  • the dynamic circuit 28A1 receives the data signals DO to DN and the selection signals SO to SN. When one or more of the selection signals SO to SN are selected and the data signals DO to DN are High, the node N2 maintains High after the clock transitions to Low as well. Node N1 transitions from High to Low. OUT30A transitions from Low to High.
  • the node N2 transitions from High to Low after the clock transitions from Low to High, and the node N1 holds High.
  • Node OUT30A is held low.
  • the node N1 is also a force that changes the high power to low.
  • the node N2 keeps low as it is. That is, the node OU30A remains High.
  • selection signals SO to SN are input to the dynamic circuit 28A1C.
  • Select signal S When one or more of 0 to SN is selected, the node N4 keeps High after transitioning from clock power ow to High.
  • Node A1C-2 transitions from High to Low.
  • Node OUT30B transitions from Low to High.
  • the node N4 transitions from High to Low because the node A1C-2 holds High after the clock transitions from Low to High. .
  • Node OUT30B is held low. If the selection signal SO exceeds the desired hold value and then goes high, for example, the node A1C-2 transitions from high to low, but the node N4 remains low. That is, node OUT30B remains low. Therefore, the holding circuit 90 holds the data when none of the selection signals S0 to SN is activated, and holds the data signal D0 to D when any of the selection signals S0 to SN is activated. The data selected from DN is output as output Q.
  • the dynamic circuit 28A1C does not have to have a vertically symmetrical physical design (layout design) as shown in Fig. 10 that requires dummy data input transistors.
  • the circuit 28AC1 does not require a dummy transistor for data input), and the number of transistors is reduced, so that a small area can be achieved and low power can be realized.
  • the dynamic circuit 28A1C also has a charging time of the output node N4 and the node A1C—2 that is earlier than the output nodes Nl and N2 of the dynamic circuit 28A1. Glitch at node NQ is less prone to malfunction of semiconductor integrated circuits.
  • FIG. 32 shows a semiconductor integrated circuit according to the fifteenth embodiment of the present invention.
  • the difference from Fig. 3 (a) is that a setup absorption circuit 31A is inserted between the node N1 of the first dynamic circuit 28A1A and the node N2 of the second dynamic circuit 28A1B and the holding circuit 90. is there.
  • the setup absorption circuit 31A also functions as a switch circuit 31B, a circuit 31C that charges and holds the node N21 at a high potential level, and an N-type transistor 31D.
  • the gate of the N-type transistor 31D is connected to the node N1, the source of the N-type transistor 31D is connected to the node N2, and the drain of the N-type transistor 31D is connected to the node N21.
  • the switch circuit 31B is composed of a transfer gate. When the node N2 goes low, the potential of the node N21 is transmitted to the node N2 through the buffer 31E and the switch circuit 31B including the two inverters 31E1 and 31E2. Is done. Node N21 is charged when node N2 goes high.
  • the horizontal axis is time, and the vertical axis is the voltage value of each signal, data D, clock CLK, node Nl, node N2, node N21, and node N22.
  • the setup absorption circuit 31A shows a normal value for the output Q, so a circuit that is resistant to process variations, power supply voltage fluctuations, etc. is realized. Is done.
  • the source of the N-type transistor 31D of the setup absorption circuit 31A is connected to the output node N2, and the source is connected to the drain of the N-type transistor 33E connected to the ground. You may do it.
  • a signal line obtained by further delaying the clock CLK by the inverters 33C and 33B may be connected to the gate of the N-type transistor 33E.
  • the dynamic node N21 is connected to the output node N2 only through the switch element controlled by the signal line obtained by delaying the clock.
  • node N2 will be charged rapidly and the voltage transition of output Q will also be fast.
  • a configuration in which the inverted output of the output node N2 is connected to the gate of the N-type transistor 33E may be employed.
  • the gate of the N-type transistor 33E may use a clock that complies with the data hold time constraint with higher accuracy and a clock having a different phase. As a result, the violation of the setup time of data D can be absorbed up to the limit of the hold time of data D. is there.
  • Such clocks having different phases may be generated by distorting the duty ratio (the ratio between the high period and the low period) of the clock CLK and using the inverted output of the clock.
  • the third dynamic circuit (non-selection state detection circuit) 1C shown in FIG. 1 has a setup absorption circuit 31A arranged for a circuit that does not include 1C.
  • the setup absorption circuit 31A may be arranged in the same manner for a circuit provided with three dynamic circuits (non-selected state detection circuit) 1C.
  • the output signal of the holding circuit is held well at the previous value. Therefore, it is useful as a dynamic flip-flop circuit with a data selection function.

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Abstract

　データ選択機能付きのダイナミック型フリップフロップ回路において、例えば選択信号Ｓ０によりＨのデータＤ０が選択されていた場合、第１ノードＮ１がＬとなり、第２ダイナミック回路１Ｂの第２ノードＮ２はＨとなっており、出力信号ＱはＨレベルである。この状態において、選択信号Ｓ０～Ｓ２によって複数のデータＤ０～Ｄ２の何れもが選択されなくなった際には、第１ノードＮ１がＨとなり、前記第２ノードＮ２は、その電荷が放電されて、出力信号ＱはＬレベルに誤動作する状況となる。しかし、この場合には、出力ノードＮ３がＨとなり、第４ノードＮ４がＬとなって、前記第２ダイナミック回路１Ｂのｎ型トランジスタＴｒ６がオフして、第２ノードＮ２の放電を阻止する。従って、動作の高速性を良好に確保しながら、複数のデータの何れもが選択されていない場合であっても、正常動作する。本回路は、所定の回路、例えば、データパスのフォワーディングパス、クロスバーバススイッチ又はリコンフィギュアラブルのプロセッシングユニットの入力部に使用される。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、半導体集積回路に関し、特に、その高速ィ匕に関する。
背景技術
[0002] 従来、半導体集積回路、特にフリップフロップ回路では、例えば特許文献 1に記載 されるように、その内部構成にダイナミック回路を用いて、高速ィ匕が図られている。こ の特許文献 1に記載されるダイナミック型のフリップフロップ回路では、複数のデータ を入力し、そのうち何れか 1つのデータを選択して、保持、出力する機能が付加され ている。
[0003] 以下、このデータ選択機能付きのフリップフロップ回路の構成を図 3 (a)に示す。同 図（a)では、保持回路 90の前段には、データ選択回路 91が配置される。このデータ 選択回路 91では、クロック CLKの Low期間では、 p型トランジスタ Trlによりノード N1 が電源電位 Vddに、また p型トランジスタ Tr50によりノード N2が電源電位 Vddにプリ チャージされる。この期間の終わり近傍では、複数のデータ D0〜D2のうち何れか 1 つを選択するための選択信号 S0〜S2の 1つが Highにされ、その後、クロック CLK の High期間になると、選択されたデータ (例えば DO)が Highである場合には、前記 ノード N1の電荷が n型トランジスタ Tr2を介して放電されて、ノード N1の電位は接地 電位となる。これに伴い、 n型トランジスタ Tr51がオフして、ノード N2のプリチャージ 電位が保持され、この電位が H値として、保持回路 90で保持されて、 H値の出力信 号 Qとして出力される。
[0004] 一方、前記選択されたデータ DOが Lowの場合には、前記ノード N1の電荷は放電 されず、ノード N1の電位はプリチャージ電位を保持し、 n型トランジスタ Tr51はオン する。これにより、ノード N2の電荷は前記 n型トランジスタ Tr51及び n型トランジスタ T r2を経て放電されて、 L値となり、この L値が保持回路 90で保持されて、 L値の出力 信号 Qとして出力される。
[0005] 尚、図 3 (a)において、 SIはスキャン時のデータ入力、 SEはスキャンシフト制御信号 、 SEBはスキャンシフト制御信号の反転信号である。
特許文献 1：特開平 2003— 060497号公報
発明の開示
発明が解決しょうとする課題
[0006] し力しながら、前記従来のデータ選択機能付きのダイナミック型フリップフロップ回 路では、複数のデータの何れもが選択されていない場合には、誤動作が生じるという 欠点があることが判った。以下、この誤動作を説明する。
[0007] 通常動作時に、例えばノード N2がプリチャージ電位 (H値)であって、保持回路 90 力も H値の出力信号 Qが出力されている場合に、クロック CLKの次周期の High期間 において、複数のデータ D0〜D2の全てが選択されない場合、即ち、全ての選択信 号 S0〜S2力 SLow値である場合には、 n型トランジスタ Tr2はオンする力 ノード N1の プリチャージ電位は保持されて、 n型トランジスタ Tr51がオンするため、ノード N2の 電荷は、これ等の n型トランジスタ Tr51、 Tr2を経て放電されて、 L値となり、保持回 路 90から L値の出力信号 Qが誤って出力されることになる。
[0008] このような欠点を解消するように、例えば、図 3 (b)に示すように、 n型トランジスタ Tr 2のゲートに入力する信号として、次の回路を付加することが考えられる。即ち、全て の選択信号 S0〜S2を入力する OR回路と、この OR回路の出力をクロック CLKの Hi gh期間でラッチするラッチ回路とを備えた回路 92と、このラッチ回路の出力と前記ク ロック CLKとを入力する AND回路 93とから成るスタティック回路を別途設けて、前記 AND回路 93の出力を前記 n型トランジスタ Tr2のゲートに入力することが考えられる
[0009] しかしながら、この考えでは、全ての選択信号 S0〜S2は、クロック CLKの立上りま でに、前記 OR回路及びラッチ回路を経由する必要があるため、余分なセットアップ 時間（クロック CLKの立上りエッジまでに前記スタティック回路の出力が確定すべき 時間）が必要となり、その分、動作の高速性を阻害する欠点が生じる。
[0010] 本発明は、前記の問題点に鑑み、その目的は、データ選択機能付きのダイナミック 型フリップフロップ回路において、動作の高速性を良好に確保しながら、複数のデー タの何れもが選択されて 、な 、場合であっても、正常動作するようにすることにある。 [0011] また、データ選択機能付きのダイナミックフリップフロップ回路において、回路素子 の削減によって小面積にする。更に、高速且つ小面積なデータ選択機能付きのダイ ナミックフリップフロップ回路を最適な箇所に配置し、半導体集積回路の性能をより高 精度にする。
課題を解決するための手段
[0012] 前記の目的を達成するために、本発明では、複数のデータの何れもが選択されて いない場合には、例えば、前記図 3 (a)の半導体集積回路において、ノード N2のプリ チャージ電荷が放電されないように対策して、このノード N2の H値を保持して、その まま保持回路で保持、出力するようにする。
[0013] すなわち、本発明の半導体集積回路は、クロック、複数のデータ、及び前記各デー タを選択する複数の選択信号が入力され、前記クロックが遷移すると、前記選択信号 により選択された 1つのデータを保持回路に出力する半導体集積回路において、前 記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検出す る非選択状態検出回路を備えて、前記非選択状態検出回路において前記複数の選 択信号の全てが前記複数のデータの何れをも選択しない状態が検出されたとき、前 回に選択されたデータの変化を防止して前記保持回路の出力データを保持し、且つ 所定の回路に用いられることを特徴とする。
[0014] 本発明は、前記半導体集積回路において、前記所定の回路は、データパスのフォ ヮーデイングパスであることを特徴とする。
[0015] の本発明は、前記半導体集積回路において、前記所定の回路はクロスバーバスス イッチであることを特徴とする。
[0016] 本発明は、前記半導体集積回路において、前記所定の回路は、リコンフィギュアラ ブルのプロセッシングユニットの入力部であることを特徴とする。
[0017] 本発明は、前記半導体集積回路において、前記複数のデータと前記複数の選択 信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選 択する第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする第 2 のダイナミック回路と、前記クロックにより活性ィ匕され、前記第 1のダイナミック回路の 出力と前記第 2のダイナミック回路の出力とが入力され、この両入力を差電圧を増幅 する差動増幅回路とを有し、前記差動増幅回路の出力は前記保持回路に入力され ることを特徴とする。
[0018] 本発明は、前記半導体集積回路において、前記複数のデータと前記複数の選択 信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選 択する第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする第 2 のダイナミック回路と、前記複数の選択信号が入力され、前記複数の選択信号の何 れかが活性化されているカゝ否かを決定する第 3のダイナミック回路と、前記第 3のダイ ナミック回路の出力を入力とする第 4のダイナミック回路と、前記第 4のダイナミック回 路の出力又は前記第 3のダイナミック回路の反転出力により活性化され、前記第 1の ダイナミック回路の出力と前記第 2のダイナミック回路の出力との差電圧を増幅する 差動増幅回路とを有し、前記差動増幅回路の出力は、前記保持回路に入力されるこ とを特徴とする。
[0019] 本発明は、前記半導体集積回路において、前記複数のデータと前記複数の選択 信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選 択し、前記複数のデータのうち何れかを選択するために直列に接続されたトランジス タの直列段数が所定段数である第 1のダイナミック回路を有し、前記非選択状態検出 回路は、前記複数の選択信号の全てが前記複数のデータの何れをも選択しな ヽ状 態を検出するために直列に接続されたトランジスタの直列段数が、前記第 1のダイナ ミック回路の所定段数よりも 1段以上少ない直列段数を有することを特徴とする。
[0020] 本発明は、前記半導体集積回路において、前記複数のデータと前記複数の選択 信号とが入力され、前記複数の選択信号により前記複数のデータのうち何れかを選 択する第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする第 2 のダイナミック回路と、前記第 2のダイナミック回路と前記保持回路との間に配置され 、前記複数のデータのうち前記複数の選択信号により選択されるデータのセットアツ プ遅れを吸収するセットアップ吸収回路とを備えたことを特徴とする。
[0021] 本発明は、前記半導体集積回路において、前記第 2のダイナミック回路の出力は、 前記保持回路に入力され、セットアップ吸収回路は、前記クロックを所定時間遅延し た遅延クロック信号により活性化され、前記第 1のダイナミック回路の出力が入力され ると共に、出力側は前記遅延クロック信号により制御されるスィッチ回路を介して前記 第 2のダイナミック回路の出力側に接続されていることを特徴とする。
[0022] 本発明は、前記半導体集積回路において、前記第 2のダイナミック回路の出力は、 前記保持回路に入力され、セットアップ吸収回路は、前記第 2のダイナミック回路の 出力信号により活性化され、前記第 1のダイナミック回路の出力入力されると共に、出 力側は、バッファ及び前記第 2のダイナミック回路の出力信号により制御されるスイツ チ回路を介して前記第 2のダイナミック回路の出力側に接続されていることを特徴と する。
[0023] 本発明の半導体集積回路は、クロック及びデータが入力され、前記クロックが遷移 すると、前記データを保持回路に出力する半導体集積回路において、前記データが 入力される第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする 第 2のダイナミック回路と、前記クロックにより活性化され、前記第 1のダイナミック回路 の出力と前記第 2のダイナミック回路の出力とが入力され、この両入力を差電圧を増 幅する差動増幅回路とを有し、前記差動増幅回路の出力は前記保持回路に入力さ れることを特徴とする。
[0024] 本発明の半導体集積回路は、クロック及び複数のデータ、並びに前記複数のデー タの何れかを選択する複数の選択信号が入力され、前記クロックが遷移すると、選択 されたデータを保持回路に出力する半導体集積回路において、前記複数のデータと 前記複数の選択信号とが入力され、前記複数の選択信号により前記複数のデータ のうち何れかを選択する第 1のダイナミック回路と、前記第 1のダイナミック回路の出 力を入力とする第 2のダイナミック回路と、前記複数の選択信号が入力され、前記複 数の選択信号の何れかが活性化されているカゝ否かを決定する第 3のダイナミック回 路と、前記第 3のダイナミック回路の出力を入力とする第 4のダイナミック回路と、前記 第 4のダイナミック回路の出力又は前記第 3のダイナミック回路の反転出力により活性 化され、前記第 1のダイナミック回路の出力と前記第 2のダイナミック回路の出力との 差電圧を増幅する差動増幅回路とを有し、前記差動増幅回路の出力は、前記保持 回路に入力されることを特徴とする。
[0025] 本発明の半導体集積回路は、クロック、複数のデータ、及び前記複数のデータの 何れかを選択する複数の選択信号が入力され、前記クロックが遷移すると、選択され たデータを保持回路力 出力する半導体集積回路において、前記複数のデータと前 記複数の選択信号とが入力され、前記複数のデータのうち何れかを選択する第 1の ダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする第 2のダイナミツ ク回路と、前記複数の選択信号が入力される第 3のダイナミック回路と、前記第 3のダ イナミック回路の出力を入力とする第 4のダイナミック回路とを有し、前記第 4のダイナ ミック回路の出力が遷移したときのみ前記第 2のダイナミック回路の出力が前記保持 回路に入力されることを特徴とする。
[0026] 本発明の半導体集積回路は、クロック及びデータが入力され、前記クロックが遷移 すると、前記データを保持回路に出力する半導体集積回路において、前記データが 入力される第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする 第 2のダイナミック回路と、前記クロックを所定時間遅延した遅延クロック信号により活 性化される第 3のダイナミック回路とを有し、前記第 2のダイナミック回路の出力は、前 記保持回路に入力され、前記第 3のダイナミック回路の入力は、前記第 1のダイナミツ ク回路の出力であり、前記第 3のダイナミック回路の出力は、前記遅延クロック信号に より制御されるスィッチ回路を介して、前記第 2のダイナミック回路の出力に接続され ていることを特徴とする。
[0027] 本発明の半導体集積回路は、クロック及びデータが入力され、前記クロックが遷移 すると、前記データを保持回路に出力する半導体集積回路において、前記データが 入力される第 1のダイナミック回路と、前記第 1のダイナミック回路の出力を入力とする 第 2のダイナミック回路と、前記第 2のダイナミック回路の出力信号により活性化される 第 3のダイナミック回路と有し、前記第 2のダイナミック回路の出力は、前記保持回路 に入力され、前記第 3のダイナミック回路の入力は、前記第 1のダイナミック回路の出 力であり、前記第 3のダイナミック回路の出力は、バッファ、及び前記第 2のダイナミツ ク回路の出力信号により制御されるスィッチ回路を介して、前記第 2のダイナミック回 路の出力に接続されて!ヽることを特徴とする。
[0028] 以上により、本発明にお 、ては、データ選択機能付きのダイナミック型フリップフロッ プ回路において、データ選択回路の出力信号が例えば Highの場合に、その後、選 択信号の何れもが活性ィ匕せずに全てのデータが選択されな 、状態となっても、この 状態が検出されて、前記データ選択回路の出力信号力 ighに保持されるので、誤 動作を生じることがなぐかつ小面積であり、高速にスィッチできるフリップフロップを その特性が最も効果を持って発揮される箇所に用いることができ、半導体集積回路 の性能をより高精度にできる。
[0029] 更に、選択したデータを保持回路で伝播して保持するに際し、 2つのダイナミック回 路の出力電圧間の差電圧が小さい段階で、その差電圧を差動増幅回路で高速に増 幅して、保持回路に出力するので、保持回路の出力信号の遷移を速めることが可能 である。
[0030] カロえて、非選択状態検出回路において、複数の選択信号の全てが選択されていな い状態を検出するためのランジスタの直列段数力 複数のデータのうち何れかを選 択するための第 1のダイナミック回路のトランジスタの直列段数よりも 1段以上少ない ので、半導体集積回路を物理設計 (レイアウト設計)する際に、セルの高さが低い場 合であっても、上下対称のレイアウト設計が可能である。
[0031] また、複数のデータのうち複数の選択信号により選択されるデータのセットアップ遅 れが多少あっても、そのセットアップ遅れがセットアップ吸収回路により吸収されるの で、保持回路の出力信号は正常な値となる。
発明の効果
[0032] 以上説明したように、本発明の半導体集積回路によれば、データ選択機能付きの ダイナミック型フリップフロップ回路にぉ 、て、選択信号の何れもが活性化せずに全 てのデータが選択されない状態となっても、前記データ選択回路の出力信号を前回 値に保持して、保持回路の出力信号を前回値に良好に保持することが可能である。
[0033] 更に、小面積で、高速にスィッチできるフリップフロップを最適な箇所に利用できる ので、半導体集積回路の性能をより高精度にすることが可能である。
[0034] また、差動増幅回路を設けたので、保持回路の出力信号の遷移を速めて、動作の 高速性を図ることが可能である。
[0035] カロえて、半導体集積回路を物理設計 (レイアウト設計)する際に、セルの高さが低い 場合であっても、上下対称のレイアウト設計が可能である。 [0036] また、選択されるデータのセットアップ遅れが多少あっても、そのセットアップ遅れを セットアップ吸収回路により吸収して、保持回路の出力信号を正常値とできるので、 本半導体集積回路の製造プロセスのばらつきや電源電圧変動に対して強い回路を 実現できる。
図面の簡単な説明
[0037] [図 1]図 1は本発明の実施形態 1の半導体集積回路の構成を示す図である。
[図 2]図 2は同半導体集積回路の要部のレイアウト構成の概略を示す図である。
[図 3]図 3 (a)は従来の半導体集積回路の要部構成を示す図、 (b)は同半導体集積 回路の欠点を解消する 1提案例を示す図である。
[図 4]図 4は本発明の実施形態 1の半導体集積回路の動作タイミングチャートを示す 図である。
[図 5]図 5は本発明の実施形態 2の半導体集積回路に備える出力回路の内部構成を 示す図である。
[図 6]図 6は同出力回路に与えるクロックの生成回路の内部構成を示す図である。
[図 7]図 7は同出力回路及びクロック生成回路の動作タイミングチャートを示す図であ る。
[図 8]図 8は本発明の実施形態 3の半導体集積回路の構成を示す図である。
[図 9]図 9は図 1に示した半導体集積回路の変形例を示す図である。
[図 10]図 10は図 9に示した半導体集積回路の要部のレイアウト構成を示す図である
[図 11]図 11は図 9に示した半導体集積回路の更なる変形例を示す図である。
[図 12]図 12は本発明の実施形態 4の半導体集積回路の構成を示す図である。
[図 13]図 13は同実施形態 4の半導体集積回路の各種信号の入力パターンでの各ノ ードのタイミングチャート図である。
[図 14]図 14は同実施形態 4の半導体集積回路の別の入カノターンでの各ノードの タイミングチャートを示す図である。
[図 15]図 15は本発明の実施形態 5の半導体集積回路の構成を示す図である。
[図 16]図 16は同実施形態 5の半導体集積回路の各種信号の入力パターンでの各ノ ードのタイミングチャート図である。
圆 17]図 17は同実施形態 5の半導体集積回路の別の入力パターンでの各ノードの タイミングチャートを示す図である。
[図 18]図 18は同実施形態 5の半導体集積回路の更に別の入力パターンでの各ノー ドのタイミングチャートを示す図である。
圆 19]図 19は本発明の実施形態 6の半導体集積回路の構成を示す図である。 圆 20]図 20は本発明の実施形態 7の半導体集積回路の構成を示す図である。 圆 21]図 21は本発明の実施形態 7の半導体集積回路の変形例の構成を示す図で ある。
圆 22]図 22は本発明の実施形態 8の半導体集積回路の構成を示す図である。
[図 23]図 23は実施形態 8の別のスタティックフリップフロップを示す図である。
[図 24]図 24は実施形態 8の更に別のスタティックフリップフロップを示す図である。
[図 25]図 25は実施形態 9のデータパスを示す図である。
[図 26]図 26は実施形態 10のクロスバーバススィッチを示す図である。
[図 27]図 27は実施形態 11のリコンフィギュアラブルのプロセッサを示す図である。 圆 28]図 28は実施形態 12の半導体集積回路の構成を示す図である。
圆 29]図 29は実施形態 12の半導体集積回路の別の構成を示す図である。
圆 30]図 30は実施形態 13の半導体集積回路の構成を示す図である。
圆 31]図 31は実施形態 14の半導体集積回路の構成を示す図である。
圆 32]図 32は実施形態 15の半導体集積回路の構成を示す図である。
圆 33]図 33は実施形態 15の半導体集積回路のタイミングチャートを示す図である。
[図 34]図 34は実施形態 15の半導体集積回路に備えるセットアップ吸収回路の別の 構成を示す図である。
符号の説明
1A NOR型の第 1ダイナミック回路
2A NOR型の第 1ダイナミック回路
IB NAND型の第 2ダイナミック回路
1C NOR型の第 3ダイナミック回路（非選択状態検出回路） 2C NOR型の第 3ダイナミック回路 (一致検出回路）
ID NAND型の第 4ダイナミック回路
1E 出力回路
Tr20 第 1の p型トランジスタ
Tr21 第 1の n型トランジスタ
Tr22 第 2の n型トランジスタ
1F 保持回路
IN5 第 1のインバータ回路
IN6 第 2のインバータ回路
Tr27 第 1の p型トランジスタ
Tr28 第 1の n型トランジスタ
Tr29 第 2の n型トランジスタ
1G 出力回路
70 差動回路
71 OR回路
Tr36 n型トランジスタ（制御トランジスタ）
Tr37 n型トランジスタ (抵抗素子）
1H クロック生成回路 (信号生成回路）
75 短パルス生成回路
NAND1 NAND回路
発明を実施するための最良の形態
[0039] 以下、本発明の実施形態を図面に基づいて説明する。
[0040] (実施形態 1)
図 1は、本発明の実施形態 1に係る半導体集積回路を示す。
[0041] 同図において、 D0、 Dl、 D2はデータ、 S0、 Sl、 S2は各々前記データ D0〜D2 のデータを選択するための選択信号、 SIはスキャン時のデータ入力、 SEはスキャン シフト動作させるためのスキャンシフト制御信号、 SEBはスキャンシフト制御信号の反 転信号、 Q、 SOは出力端子である。 [0042] 図 1に示した半導体集積回路は、 NOR型の第 1ダイナミック回路 1Aと、 NAND型 の第 2ダイナミック回路 1Bと、 NOR型の第 3ダイナミック回路 1Cと、 NAND型の第 4 ダイナミック回路 1Dと、出力回路 1Eと、保持回路 1Fとを有し、前記出力回路 1E及び 保持回路 1Fによりダイナミック型のフリップフロップ回路が構成される。
[0043] 前記 NOR型の第 1ダイナミック回路 1Aは、前記 3つのデータ D0〜DD2、 3つの選 択信号 S0〜S2、及び第 1のクロック CLK1が入力されると共に、 2個の p型 MOSトラ ンジスタ Trl、 Tr3と、 n型 MOSトランジスタ Tr2とを有する。
[0044] この第 1ダイナミック回路 1Aでは、第 1のクロック CLK1の立下りから立上りまでの半 周期である Lowの第 1期間では、全ての選択信号 S0〜S2は Lowに制御される。従 つて、この第 1期間では、 p型トランジスタ Trlがオンして、第 1の出力ノード N1は電源 電圧 Vddにプリチャージされる。その後、前記第 1のクロック CLK1の立上りから立下 りまでの半周期である Highの第 2期間では、 p型トランジスタ Trl、 Tr3がオフすると 共に、 n型トランジスタ Tr2がオンする状態であって、何れか 1つの選択信号 S0〜S2 が Highに制御される。従って、この第 2期間では、 Highに制御された選択信号によ つて選択された 1つのデータ D0〜D2の値に応じて前記第 1の出力ノード N1の電位 が決定される。例えば、データ DOが Lowの場合には、第 1の出力ノード N1のプリチ ヤージ状態が保持されて、第 1の出力ノード N1は電源電位 Vddに維持され、一方、 データ DOが Highの場合には、第 1の出力ノード N1の電荷力 型トランジスタ Tr2を 経て放電されて、第 1の出力ノード N1は接地電位となる。
[0045] 前記 NAND型の第 2ダイナミック回路 1Bは、第 2のクロック CLK2が入力されると共 に、前記第 1ダイナミック回路 1Aの第 1の出力ノード N1の信号が入力される。更に、 この NAND型の第 2ダイナミック回路 1Bは、 2個の p型 MOSトランジスタ Tr4、 Tr8と 、 3個の n型 MOSトランジスタ Tr5〜Tr7とを有する。 n型トランジスタ Tr5は、そのゲ ートに前記第 1ダイナミック回路 1Aの第 1の出力ノード N1の信号が入力される。
[0046] 前記第 2ダイナミック回路 1Bは、第 2のクロック CLK2が Lowである第 1期間では、 p 型トランジスタ Tr4がオン、 n型トランジスタ Tr7がオフであるので、第 2の出力ノード N 2が電源電位 Vddにプリチャージされる。その後、第 2のクロック CLK2が Highである 第 2期間では、前記プリチャージ動作が停止すると共に、 n型トランジスタ Tr5が前記 第 1ダイナミック回路 1Aの第 1の出力ノード Nlの電位に応じてオン、オフする。例え ば、 Loのデータ DOが選択された場合には、 n型トランジスタ Tr5がオフして、第 2の 出力ノード N2のプリチャージ状態が保持される一方、 Highのデータ DOが選択され た場合には、 n型トランジスタ Tr5がオンして、第 2の出力ノード N2の電荷が 2個の n 型トランジスタ Tr5、 Tr7を介して放電される。 n型トランジスタ Tr6は、本実施形態 1で は重要なトランジスタであって、その機能は後述する。
[0047] 更に、前記 NOR型の第 3ダイナミック回路 1Cは、第 3のクロック CLK3と、前記 3つ の選択信号 S0〜S2及びスキャンシフト制御信号 SEとが入力されると共に、 2個の p 型トランジスタ Tr9、 Trl lと、 n型トランジスタ TrlOと、インバータ IN3とを有する。
[0048] 前記第 3ダイナミック回路 (非選択状態検出回路） 1Cは、第 3のクロック CLK3が Lo wである第 1期間では、 p型トランジスタ Tr9がオンし、 n型トランジスタ TrlOがオフす るので、第 3の出力ノード N3は電源電位 Vddにプリチャージされる。その後、第 3のク ロック CLK3が Highである第 2期間では、前記 3つの選択信号 S0〜S2及びスキャン シフト制御信号 SEが何れも Lowの場合、即ち、全てのデータ D0〜D2が選択されな い状態では、前記第 3の出力ノード N3のプリチャージ状態が保持されて、この状態を 検出する一方、何れ力 1つの選択信号が Highに遷移した場合には、第 3の出力ノー ド N3の電荷は n型トランジスタ TrlOを経て放電されて、その電位は Lowとなる。
[0049] 加えて、前記 NAND型の第 4ダイナミック回路 1Dは、第 4のクロック CLK4と、前記 第 3ダイナミック回路 1Cの第 3の出力ノード N3の信号が入力されると共に、 2個の p 型 MOSトランジスタ Trl2、 Trl5と、 2個の n型 MOSトランジスタ Tr 13、 Trl4とを備 える。前記 n型 MOSトランジスタ Trl3のゲートには、前記第 3ダイナミック回路 1Cの 第 3の出力ノード N3の信号が入力される。
[0050] 前記 NAND型の第 4ダイナミック回路 1Dは、第 4のクロック CLK4が Lowである第 1期間では、 p型トランジスタ Tr 12がオンし、 n型 MOSトランジスタ Trl4がオフするの で、第 4の出力ノード N4は電源電位 Vddにプリチャージされる。一方、第 4のクロック CLK4が Highである第 2期間では、逆に p型トランジスタ Trl2がオフするので、前記 のプリチャージ動作が停止すると共に、 n型 MOSトランジスタ Trl4がオンするので、 n型トランジスタ Tr 13のオン、オフに応じて第 4の出力ノード N4の電位が決定する。 即ち、この第 2期間では、前記第 3ダイナミック回路 1Cの第 3の出力ノード N3の電荷 が保持されている、即ち、通常動作時に何れの選択信号 S0〜S2も Low状態で何れ のデータ D0〜D2も選択されない場合には、第 4の出力ノード N4の電荷は、 n型トラ ンジスタ Tr 13、 Tr 14を経て放電されて、その電位は Lowとなる一方、何れかの選択 信号 S0〜S2により 1つの High状態のデータが選択されて前記第 3ダイナミック回路 1Cの第 3の出力ノード N3の電荷が放電された場合には、 n型 MOSトランジスタ Trl 3がオフして、第 4の出力ノード N4のプリチャージ状態は保持される。
[0051] そして、前記 NAND型の第 2ダイナミック回路 1Bには、前記第 4ダイナミック回路 1 Dの第 4の出力ノード N4の信号がゲートに入力される n型 MOSトランジスタ Tr6が備 えられる。この n型トランジスタ Tr6は、 n型トランジスタ Tr5と直列に接続されており、 この n型トランジスタ Tr5がオン状態にあっても、 n型トランジスタ Tr6がオフ状態にあ る場合には、第 2の出力ノード N2の電荷は放電されず、プリチャージ状態が維持さ れる。
[0052] 本実施形態では、 NAND型の第 2ダイナミック回路 1Bでは、全てのデータ DO〜D 2が選択されない状況では、 n型トランジスタ Tr5がオン状態にある際には、 n型トラン ジスタ Tr6が既にオフ状態となっている必要がある力 この構成として、前記 n型トラン ジスタ Tr6を制御する第 3及び第 4ダイナミック回路 1C、 IDは、第 1ダイナミック回路 1Aよりも、高速動作する構成を持つ。例えば、第 3ダイナミック回路 1Cは、第 3の出 力ノード N3から接地に至る経路のトランジスタの直列段数が 2段であり、一方、第 1ダ イナミック回路 1Aでは、第 1の出力ノード N1から接地に至る直列段数が 3段であるの で、動作速度は第 3ダイナミック回路 1Cの方が第 1ダイナミック回路 1Aよりも速い。ま た、第 3及び第 4ダイナミック回路 1C、 IDは、第 1ダイナミック回路 1Aよりも、第 2ダイ ナミック回路 1Bに近接した位置に配置される。これにより、第 3及び第 4ダイナミック回 路 1C、 IDの第 3及び第 4の出力ノード N3、 N4の電位変化が第 2ダイナミック回路 1 Bの n型トランジスタ Tr6に伝搬する遅延時間は短縮されて、第 1ダイナミック回路 1 A の第 1の出力ノード N1の電位変化が第 2ダイナミック回路 IBの n型トランジスタ Tr5 に伝搬する遅延時間よりも短くなる。
[0053] また、第 3及び第 4ダイナミック回路 1C、 IDを第 1ダイナミック回路 1Aよりも高速動 作させるために、第 3及び第 4ダイナミック回路 1C、 IDへの供給電圧を第 1ダイナミツ ク回路 1Aの供給電圧よりも高く設定したり、第 3及び第 4ダイナミック回路 1C、 IDを 構成する MOSトランジスタの閾値電圧を第 1ダイナミック回路 1Aを構成する MOSト ランジスタの閾値電圧よりも低く設定したり、第 3及び第 4ダイナミック回路 1C、 IDを 構成する MOSトランジスタのサイズを第 1ダイナミック回路 1Aを構成する MOSトラン ジスタのサイズよりも大きく設定しても良い。更に、半導体基板に STI (Shallow Trench Isolation素子分離領域）が形成される場合には、この STIの影響を受けてトランジス タの性能劣化が懸念されるため、この STIの影響を考慮した配置構成を採用しても 良い。例えば、図 2に示すように、 N型基板 60上にトランジスタ列 61が形成される場 合に、このトランジスタ列 61のうち、端部に位置する複数のトランジスタを用いて、第 1 ダイナミック回路 1Aの n型トランジスタを構成し、一方、前記トランジスタ列 61のうち内 側に位置する複数のトランジスタを用いて、第 3及び第 4ダイナミック回路 1C、 IDの n 型トランジスタを構成する。この構成の採用により、前記 N型基板 60上では、トランジ スタ列 61の左右に位置する他のトランジスタ列 62、 63との間に素子分離領域（STI) 65が配置され、この STIの影響を受けてトランジスタ列 61の端部のトランジスタは劣 化の程度が大きいが、速い動作速度でなくて良い第 1ダイナミック回路 1Aの n型トラ ンジスタが配置されているので、その劣化の影響が少ない。一方、速い動作速度が 要求される第 3及び第 4ダイナミック回路 1C、 IDの n型トランジスタは、トランジスタ列 61の内側に位置して 、て STIの影響を受け難 、トランジスタで構成されるので、その 速 ヽ動作速度を良好に確保できる。
尚、本実施形態では、第 3及び第 4ダイナミック回路 1C、 IDの動作速度を第 1ダイ ナミック回路 1Aよりも速く構成したが、本発明は、この構成を採用しない場合を含む。 例えば、図 1の半導体集積回路において、第 2ダイナミック回路 1Bの n型トランジスタ Tr7では、そのゲートに第 2クロック CLK2を入力した力 この第 2クロック CLK2に代 えて、第 3ダイナミック回路 1Cの第 3の出力ノード N3の信号の反転信号を入力しても 良い。この構成の下では、第 4クロック CLK4の立上り前において全てのデータが非 選択 (全ての選択信号 S0〜S2が Low)となった際には、第 3の出力ノード N3が Hig hとなって、 n型トランジスタ Tr7がオフとなり、その後、第 4クロック CLK4が立上り変 化すると、第 4の出力ノード N4が Lowとなって、 n型トランジスタ Tr6がオフするので、 第 3及び第 4ダイナミック回路 1C、 IDの動作速度を第 1ダイナミック回路 1Aよりも速く 構成する必要はない。
[0055] 次に、前記ダイナミック型フリップフロップ回路の残りの部分を構成する出力回路 1 E及び保持回路 1Fについて、説明する。出力回路 1Eは、前記第 1ダイナミック回路 1 Aの第 1の出力ノード N1の信号と、前記第 2ダイナミック回路 1Bの第 2の出力ノード N2の信号とが入力されると共に、インバータ IN4と、 NOR回路 NOR1と、第 1の p型 MOSトランジスタ Tr20と、 3個の n型 MOSトランジスタ Tr21、 Tr22、 Tr23とを備え 、 p型 MOSトランジスタ Tr20のドレインと第 1の n型トランジスタ Tr 21のドレインとが相 互に接続されて、第 7の出力ノード N7となる。前記 p型 MOSトランジスタ Tr20のゲー トには、前記第 2ダイナミック回路 1Bの第 2の出力ノード N2の信号が入力される。ま た、 NOR回路 NOR1は、 2個の p型トランジスタ Tr24、 Tr25と n型トランジスタ Tr26 とを備え、前記第 1ダイナミック回路 1Aの第 1の出力ノード N1の信号と、前記第 2ダイ ナミック回路 1Bの第 2の出力ノード N2の信号を前記インバータ IN4で反転した信号 とが入力され、その出力は、第 6の出力ノード N6として、第 1の n型トランジスタ Tr21 のゲートに入力される。
[0056] 従って、前記出力回路 1Eでは、前記第 2ダイナミック回路 1Bの第 2の出力ノード N 2が Low状態で且つ前記第 1ダイナミック回路 1Aの第 1の出力ノード N1が High状 態では、 p型トランジスタ Tr20がオンし、 n型トランジスタ Tr21がオフするので、第 7の 出力ノード N7は電源電位 Vddにプリチャージされて、その電位は Highとなる。一方 、前記第 2の出力ノード N2が High状態で且つ第 1の出力ノード N1が Low状態では 、 p型トランジスタ Tr20がオフし、 n型トランジスタ Tr21がオンするので、第 7の出カノ ード N7の電荷は放電されて、その電位は Lowとなる。
[0057] 前記出力回路 1Eにおいて、第 2の n型トランジスタ Tr22は、そのゲートに前記第 4 ダイナミック回路 1Dの第 4の出力ノード N4の信号が入力され、そのソースは接地さ れ、そのドレインは前記 n型トランジスタ Tr21のソースに接続さされる。この n型トラン ジスタ Tr22は、第 7の出力ノード N7の電位が Highの場合に、第 1のダイナミック回 路 1Aの第 1の出力ノード N1の電位低下に起因して NOR回路 NOR1の出力（第 6の 出力ノード N6)が Highとなって n型トランジスタ Tr21がオンしても、この n型トランジス タ Tr22のオフ状態の維持によって、第 7の出力ノード N7の電位力Lowへ誤動作し たり、貫通電流が流れることを防止するものである。
[0058] 次に、保持回路 1Fについて説明する。この保持回路 1Fは、帰還バッファとして機 能するものであり、前記保持回路 1Eの第 7の出力ノード N7が入力側に接続された第 1のインバータ IN5と、このインバータ IN5が入力側に接続された第 2のインバータ IN 6とを備える。この第 2のインバータ IN6は、出力側が前記第 7の出力ノード N7に接 続される。更に、保持回路 1Fは、前記第 2のインバータ IN6を構成する第 1の p型 M OSトランジスタ Tr27と第 1の n型 MOSトランジスタ Tr28との間に直列に配置された 第 2の n型 MOSトランジスタ Tr29と、ディレイセル 59とを備える。前記両インバータ I N5、 IN6は前記保持回路 IEの第 7の出力ノード N7の電位を保持し、この保持電位 はインバータ IN7で反転された後に出力端子 Q力も外部出力される。前記第 1のイン バータ IN5の出力はディレイセル 59で設定時間だけ遅延された後に出力端子 SOか ら外部出力される。
[0059] 前記保持回路 1Fにおいて、 n型 MOSトランジスタ Tr29は、そのゲートに前記第 2 ダイナミック回路 1Bの第 2の出力ノード N2の信号が入力され、そのドレインは p型トラ ンジスタ Tr27のドレインに接続され、そのソースは n型トランジスタ Tr28のドレインに 接続される。この n型トランジスタ Tr29は次の機能を持つ。すなわち、出力回路 1Eの 第 7の出力ノード N7が Lowの際には、この出力ノード N7は第 2のインバータ IN6の n 型トランジスタ Tr28を通じて接地されている状況である力 第 2ダイナミック回路 IBの 第 2の出力ノード N2が Highから Lowに遷移し始めると、出力回路 1Eの p型トランジ スタ Tr20がオンして、第 7の出力ノード N7を電源電位 Vddにプリチャージし始める。 この時、 n型トランジスタ Tr29は、前記第 2の出力ノード N2の Low状態でもってオフ して、第 7の出力ノード N7から n型トランジスタ Tr28を通じて接地される経路を断ち、 第 7の出力ノード N7のプリチャージ動作を促進させる。
[0060] 次に、本実施形態の半導体集積回路の動作を図 4のタイミングチャートに基づいて 説明する。尚、説明を簡易にするため、第 1〜第 4各クロック CLK1〜CLK4は、その 各々が同一クロック CLKである場合を説明する。 [0061] 先ず、クロック CLKの第 1周期では、データ DOは、クロックの立上り前後のデータ有 効期間（セットアップ、ホールド時間を満足する時間）は Highであり、データ有効期間 を過ぎると、 Lowになる。他のデータ Dl、 D2は Highであり、選択信号 SOはデータ 有効期間では Lowであり、そのデータ有効期間を過ぎた後に Highとなる。他の選択 信号 Sl、 S2は Lowである。従って、この第 1周期では、何れのデータ D0〜D2も選 択されない状態である。
[0062] この状態では、データ有効期間において、第 1ダイナミック回路 1Aの第 1の出カノ ード N1が Highとなるため、第 2ダイナミック回路 1Bでは、 n型トランジスタ Tr5がオン することになる。その結果、図 3 (a)に示した従来例では、第 2の出力ノード N2は、 Hi ghにある場合には、 Lowに誤動作して、フリップフロップ回路からは本来の「H」信号 力 S「L」信号が誤って出力される欠点があった。
[0063] しかし、本実施形態では、第 3ダイナミック回路 1Cの第 3の出力ノード N3が Highと なり、第 4ダイナミック回路 1Dの第 4の出力ノード N4がクロックの立上り後に Lowとな るので、第 2ダイナミック回路 1Bでは、前記 n型トランジスタ Tr5がオンする前の段階 で n型トランジスタ Tr6がオフして、第 2の出力ノード N2が Lowに誤動作することが防 止され、 Highに保持される。従って、出力回路 1Eでは、第 7の出力ノード N7が Low に保持されて、保持回路 1F力ゝらは正しい「H」信号が出力される。
[0064] 一方、出力回路 1Eの第 7の出力ノード N7が Highに保持されている場合に、クロッ ク CLKの立上り後、例えば仮に選択信号 S2が Highとなって、第 1ダイナミック回路 1 Aの第 1の出力ノード N1が Lowになっても（図示せず）、出力回路 1Eでは、第 6の出 力ノード N6が Highとなって、 n型トランジスタ Tr21がオンする力 n型トランジスタ Tr 22がオフするので、第 7の出力ノード N7は接地されず、第 7の出力ノード N7の High は保持される。尚、前記 n型トランジスタ Tr22のオフ動作は、第 3ダイナミック回路 1C の第 3の出力ノード N3が選択信号 S2の Highへの遷移に伴い Lowとなっても、第 4 ダイナミック回路 1Dの第 4の出力ノード N4が Lowに保持されるためである。
[0065] 尚、図 4では、クロック CLKの第 2周期において、データ DOが Low、データ Dl、 D 2が High、選択信号 SOが High、他の選択信号 Sl、 S2が Lowの場合、即ち、デー タ DOが選択されて 、る状態を示して 、る。 [0066] ここで、本実施形態では、図 3 (b)に示したような、クロック前段に OR回路やラッチ 回路を付加しない構成であるので、選択信号のセットアップは不要であり、高速動作 するダイナミック型フリップフロップ回路を提供できる。
[0067] 尚、以上の動作説明では、第 1〜第 4各クロック CLK1〜CLK4について、各々が 同時間の同一クロックの場合を説明した力 各クロック間の位相に関しては、多少差 分があっても良い。その場合は、第 1クロック CLK1は第 2クロック CLK2よりも早い方 が望ましい。また、第 3及び第 4クロック CLK3、 CLK4については、第 1及び第 2クロ ック CLK1、 CLK2よりも早い方が望ましい。
[0068] 尚、第 2ダイナミック回路 1Bに入力されるクロック CLK2の遅延値を所定値に設定 せずに、第 3ダイナミック回路 1Cのクロック CLK3に基づいて前記クロック CLK2を生 成しても良い。この場合の回路構成を図 9に示す。同図では、別途、ダイナミック回路 A1が設けられ、このダイナミック回路 A1では、図 1に示した第 1ダイナミック回路 1A の n型 MOSトランジスタの直列段数と同数の n型 MOSトランジスタの直列回路を有し 、この直列回路を複数並列接続した並列回路部の構成は、スキャン信号 SEの入力 構成を除いて、第 1ダイナミック回路 1Aと同様である。この別途設けたダイナミック回 路 A1の出力 Al— 1は、インバータ IN10で反転されて、第 2ダイナミック回路 1Bの n 型トランジスタ Tr7に入力される。
[0069] 前記図 9で別途設けたダイナミック回路 A1には、更に、図 1の第 3ダイナミック回路 1Cに入力されるクロック CLK3から第 4ダイナミック回路 1Dに入力されるクロック CL K4を生成するクロック生成回路 A2が含まれている。このクロック生成回路 A2は、デ ータ等の多段入力ゲート郡のジャンクション容量部を前記ダイナミック回路 A1の出力 A1— 1の点と等価に見えるように構成し、その出力 A2— 1は、インバータ IN11で反 転されて、第 4ダイナミック回路 1Dの n型トランジスタ Trl4に入力される。このクロック 生成回路 A2には、更に、 p型 MOSトランジスタ Tr40で構成したプリチャージ回路 A 2— 2が設けられる。このプリチャージ回路 A2— 2は、前記クロック生成回路 A2の出 力点 A2— 1をプリチャージする機能を有し、その p型トランジスタ Tr40のゲートに入 力されるクロックは、前記第 3ダイナミック回路 1Cに入力されるクロック CLK3である。 前記ダイナミック回路 A1の出力 A1— 1と前記クロック生成回路 A2の出力 A2— 1との デイスチャージ時の遅延差は、選択信号 S0〜S3が入力されている n型 MOSトランジ スタの電流差が反映され、その遅延差を前記インバータ IN11で補うことにより、確実 な動作が実現できる。
[0070] 尚、図 1の回路では、選択信号 SEに加えて、他の選択信号 SO〜S3の何れか 1つ が多重に出力された場合には、ダイナミック回路 A1の方がダイナミック回路 1Aよりも 高速に遷移すると、出力が不定となる可能性がある。しかし、図 9においては、ダイナ ミック回路 A1において、選択信号 SE、 SO〜S3が入力されるトランジスタと直列に接 続される 5つの NMOSトランジスタ Tsl〜Ts4は、それらゲートが接地されて、非導通 状態となっている。従って、ノード A2—1から接地へデイスチャージされる電流パスは 、ゲートが電源電位 Vddに固定された NMOSトランジスタ Ts5を介する 1本のパスで あるので、ダイナミック回路 1Aよりもダイナミック回路 A1は遅く遷移することになり、そ の結果、出力端子 Qに出力されるデータは、データ DO〜D3のうち選択されたデータ の OR出力となる。この構成は、例えば、スキャンテストの際に期待値が不定とならな いので、有効である。
[0071] 前記図 9に示した半導体集積回路のレイアウト構成例を図 10に示す。同図では、 第 1ダイナミック回路 1Aの選択信号 S0〜S3の入力用の n型トランジスタ及びデータ D0〜D3の入力用の n型トランジスタの回路部と、前記図 9に示したダイナミック回路 A1を構成する選択信号 S0〜S3の入力用の n型トランジスタの回路部とが上下の配 置関係で配置される。これにより、入力ピンの配線容量が削減されると共に、これ等 の両回路部同士が近接しているので、この両ダイナミック回路 1A、 A1間の製造プロ セスのばらつき成分も削減されるし、電圧変動や温度変動分も削減される利点がある 。また、複数個の n型トランジスタで構成する選択信号やデータの入力回路部のレイ アウトにおいて、選択信号やデータの入力数の異なるレイアウトを作成する場合に、 入力数の最も多 、ものを作成しておけば、それよりも少な 、入力数のレイアウトの作 成については、図 10の左側部の n型 MOSトランジスタを削減するだけで良いので、 レイアウト工数も削減可能である。
[0072] 尚、ダイナミック回路 1Aのトランジスタ Tr91は、キーパーとしての機能を持ち、ノー ド N1の電荷を保持する。ここで、前記トランジスタ Tr91のソースは、ダイナミック回路 Alのトランジスタ Tr93のドレイン（ノード N20)と接続されることが望ましい。これによ り、例えば、前記トランジスタ Tr91のソースがダイナミック回路 1Aのトランジスタ Tr94 のドレインに接続された場合と比較すると、ノード N1の信号遷移速度が高速になるか らである。これは、前記ダイナミック回路 A1のトランジスタ Tr93のドレイン容量がノー ド N1に影響を与えないからである。また、ダイナミック回路 1Bのトランジスタ Tr92に ついても同様である。
[0073] カロえて、入力すべきデータの数が非常に多 、場合には、これ等データを 2組に区 分することが考えられる。例えば、図 11に示した半導体集積回路では、図 9に示した 第 1〜第 4ダイナミック回路 1A〜1D、 A1の組と、これ等と同一構成の他の第 1〜第 4 ダイナミック回路 1A'〜1D'、 A1 'の組とを設ける。そして、データの数が 2Nである 場合に、一方の組にはデータ D1〜SNを入力し、他方の組にはデータ SDN+ 1〜D 2Nを入力する。これ等の両組は、図 1に示した出力回路 1Eの n型トランジスタ Tr20 、 Tr21のゲートに並列に入力される。更に、ダイナミック回路 A1の出力 A1— 1、 A1 1，同士及びクロック生成回路 A2の出力 A2— 1、 A2- 1 '同士の一致を検出する 選択信号一致検出回路 1Jを更に付加し、その出力 1J 1は、図 1に示した出力回路 1Eの n型トランジスタ Tr22のゲートに接続される。このように構成すれば、各組の第 1 ダイナミック回路 1A、 1A，の第 1のノード N1、N1，の容量力 U且のみの場合の半分 値になるので、動作の高速化が可能である。
[0074] (実施形態 2)
次に、本発明の実施形態 2を説明する。本実施形態は、図 5に示すように、図 1に示 した出力回路 1Eを変形したものである。
[0075] 即ち、図 5に示した出力回路 1Gは、差動回路 70により構成される。具体的に説明 すると、差動回路 70は、 1対の差動入力端子 70a、 70bと、 1対の差動出力端子 70c 、 70dとを有し、交差結合された 2個の p型 MOSトランジスタ Tr30、 Tr31及び 2個の n型 MOSトランジスタ Tr32、 Tr33と、ゲートに前記 1対の差動入力端子 70a、 70bが 接続された差動信号入力用の 2個の n型 MOSトランジスタ Tr34、Tr35とを有する。 一方の P型トランジスタ Tr30と n型トランジスタ Tr32との接続点、及び他方の p型トラ ンジスタ Tr31と n型トランジスタ Tr33との接続点に前記 1対の差動出力端子 70c、 7 Odが接続される。この 1対の差動出力端子 70c、 70dは、図 1での半導体集積回路の 出力端子 Qと、その反転出力端子 NQとなる。
[0076] 前記一方の差動入力端子 70aには、図 1に示した第 2のダイナミック回路 1Bの第 2 の出力ノード N2の信号が入力される。一方、他方の差動入力端子 70bには、 OR回 路 71が接続される。この OR回路 71には、前記第 2のダイナミック回路 1Bの第 2の出 力ノード N2の信号をインバータ 72で反転した信号と、前記第 1のダイナミック回路 1 Aの第 1の出力ノード N1の信号とが入力される。
[0077] 更に、前記差動信号入力用の 2個の n型 MOSトランジスタ Tr34、 Tr35のソースで ある第 9のノード N9には、 n型 MOSトランジスタ力も成る制御トランジスタ Tr36が接 続される。この制御トランジスタ Tr36は、そのソースが接地され、そのドレインが前記 第 9のノード N9に接続され、そのゲートには、制御信号として、図 6に示すクロック生 成回路 1Hで生成される第 5のクロック信号 CLK5が入力される。
[0078] 前記クロック生成回路 1Hの内部構成を説明する。図 6において、クロック生成回路
(信号生成回路） 1Hは、第 1のクロック CLK1と同周期で短パルス信号を生成する短 パルス生成回路 75と、 NAND回路 NAND11とを備える。前記短パルス生成回路 7 5は、第 1のクロック CLK1を反転するインバータ IN10と、前記第 1のクロック CLK1 及び前記インバータ IN10の出力を受ける NAND回路 NAND10と、この NAND回 路の出力を反転するインバータ IN 11とを有する。また、前記 NAND回路 NAND 11 は、前記インバータ IN11の出力と、前記図 1に示した第 4のダイナミック回路 1Dの第 4の出力ノード N4の信号とが入力され、この NAND回路 NAND11の出力が第 5の クロック CLK5となり、このクロック CLK5が制御信号として、図 5に示した差動回路 70 の一方の差動信号入力用の n型トランジスタ Tr36に入力される。
[0079] 図 6に示したクロック生成回路 1Hは、図 7に示すように、第 1のクロック CLK1の第 1 周期において、例えば選択信号 S 1が Highとなってデータ D 1が選択されている場合 に、その期間の当初では第 4のダイナミック回路 1Dの第 4の出力ノード N4の信号が Highであるので、その後に短パルス生成回路 75から短パルスが生成されると、この 時点で第 5のクロック CLK5が Highから Lowに遷移し、その後、前記短パルスの終 了に伴い第 5のクロック CLK5は Low力も Highに遷移する。この際、制御トランジスタ Tr36は、前記第 5のクロック CLK5が Low力も Highに遷移する途中でオンすること により、差動入力信号を増幅して出力する。その他の状態では、制御トランジスタ Tr3 6はオフ状態を維持する。従って、第 5のクロック CLK5が Highの状態では、出力回 路 70は出力データを保持するラッチとして機能する。この構成により、図 5に示した出 力回路 1Gを有する場合には、その後段には、図 1に示した保持回路 1Fは不要とな る。
[0080] 図 5において、出力回路 1Gには、前記制御トランジスタ Tr36とは並列に n型 MOS トランジスタ Tr37が配置される。この n型トランジスタ (抵抗素子) Tr37は、ソースが接 地され、ゲート及びドレインが前記差動回路 70の第 9のノード N9に接続される。前記 第 9のノード N9は、第 5のクロック CLK5が Low状態ではリーク電流によって電位が 上がる可能性があるが、前記 n型トランジスタ Tr37が抵抗素子として機能して、前記 の電位上昇を抑制、防止するので、第 9のノード N9を最適な電位状態に保持する。 その結果、差動入力用の 1対の n型トランジスタ Tr34、 Tr35のソース ドレイン間の 電位が、適切ゲインを得る最適な電位差に保持されるので、出力回路 1Gの所期の 高速動作が良好に維持される。
[0081] 本実施形態では、差動回路 70は入力差動信号間の電位差が小さい状況でこれを 素早く増幅して出力するので、前記実施形態 1の出力回路 1Eによるデータ保持と比 ベて、高速である。尚、図 28の差動増幅回路 28Aに置換しても良い。その場合、差 動増幅回路 28Aの P型トランジスタ 28L、 28Mのゲートは、クロック CLK5に接続され る。
[0082] (実施形態 3)
図 8は、本発明の実施形態 3の半導体集積回路を示す。
[0083] 本実施形態は、図 1に示した半導体集積回路と比べて、 NOR型の第 1ダイナミック 回路 2Aと NOR型の第 3ダイナミック回路 2Cの構成が異なり、第 2及び第 4ダイナミツ ク回路 1B、 1D、出力回路 IE及び保持回路 IFについては、実施形態 1と同様である
[0084] 前記第 1ダイナミック回路 2Aでは、 p型トランジスタ Trlと n型トランジスタ Tr2とが直 列に接続されると共に、その直列回路には、ゲートにデータ Dを受ける n型 MOSトラ ンジスタ Tr80と、ゲートに出力信号 Qの反転信号 NQを受ける他の n型 MOSトランジ スタ Tr81とが直列に接続される。従って、この第 1ダイナミック回路 2Aでは、基本的 にデータ Dの値に応じて第 1の出力ノード N1の電位が決定され、そのデータ Dが出 力端子 Qから出力されると、その反転出力 NQによって次のデータ Dの値の変化に備 えられる。
[0085] また、第 3ダイナミック回路（一致検出回路） 2Cでは、 EXNOR回路 EXNOR1が備 えられる。この EXNOR回路は、データ D、出力信号 Q及びそれ等の反転信号 ND、 NQが入力されて、第 3クロック CLK3の立上り後にデータ Dと出力信号 Qとが一致す る場合に限り、第 3の出力ノード N3を電源電位 Vddに設定する。従って、データ Dと 出力信号 Qとが一致する場合には、第 4のダイナミック回路 2Dでは、 n型トランジスタ Tr 13がオンして、第 4の出力ノード N4の電荷が放電され、その結果、第 2のダイナミ ック回路 2Bでは、 n型トランジスタ Tr6がオフする。
[0086] 以上の構成により、ダイナミック NAND回路 2Dでは、データ Dの値と出力信号 Qの 値とが同じ場合には、その出力ノード N4が Lowに遷移して、第 2ダイナミック回路 2B の n型トランジスタ Tr6を強制的にオフするので、以後の第 2ダイナミック回路 2B、出 力回路 1E及び保持回路 1Fの動作を停止することが可能となる。従って、これ等回路 2B、 IE及び IFの無駄な動作を防止して、半導体集積回路の電力を削減することが できる。
[0087] 尚、実施形態 1に示したように、各ダイナミック回路の物理配置、各トランジスタのサ ィズゃ閾値電圧特性、これ等回路への供給電圧などは、本実施形態 3においても、 実施形態 1と同様な構成を採ることが可能であるのは、言うまでもない。また、出力回 路 1Eについても、前記実施形態 2に示したような差動型の出力回路 1Gを採用可能 であり、この場合にはより高速性が実現できるのは勿論である。
[0088] 尚、本実施形態では、フリップフロップの例を示した力 例えば、ノード N2の電位を 出力信号とすることにより、ラッチ回路とすることも可能である。この場合、保持回路 1 Fは信号を出力する必要はなぐまた設ける必要もない。
[0089] (実施形態 4)
図 12は、本発明の別の多入力フリップフロップの回路図である。図 1、図 9と比較す ると、単一のクロック信号 CLK1で動作する点が異なっている。更に、図 1、図 9に記 載された回路と異なる点は、 p型 MOSトランジスタ 12B、 p型 MOSトランジスタ 12Cを 備えた点である。
[0090] 図 1、図 9においては、ソースを電源に接続され、ノード N2、 N4を充電する p型 MO Sトランジスタ（図 1でのトランジスタ Tr4、 Trl2)であったが、図 12の回路では、ノード Nl、 N2間、及びノード Nl、 N4間に、各々、ソース、ドレインを接続した p型 MOSトラ ンジスタ 12B、 12Cを挿入している。 p型 MOSトランジスタ 12Bのゲートは、ノード A1 —2に接続され、 p型 MOSトランジスタ 12Cのゲートは、ノード A2— 3に接続されてい る。この回路は、クロック信号を 1系統しか用いていないので、消費電力を低くするこ とができ、また、クロック信号を 1系統しか用いていなくても、誤動作を生じないという 特徴がある。
[0091] 図 13及び図 14は、前記図 12で示した回路における端子 SI、 D[1]〜D[N— 1]と 端子 D[N]、又は端子 SE、 S [1]〜S [N— 1]と端子 S [N]との信号入力パターンが 異なる場合の、各ノードの電圧と時間との関係を示したものである。更に、図 13及び 図 14では、図 1、図 9の回路でトランジスタバランスが悪いケースで且つ単一クロック 信号で駆動したことにより誤動作が生じる波形も合わせて記載しており、一点鎖線が 図 12の回路を用いた場合、実線が図 1、図 9の回路を用いた場合を示している。
[0092] 図 12と対比させて説明を行う。図 13において、端子 D[1]〜D[N— 1]、 SI、 S [l] 〜S [N]、 SEの信号入力が全て、クロック信号 CLK1が Hiに遷移するタイミングで、 所望のセットアップとホールド時間を満たしており、 Loである。また、端子 DNのみ所 望のセットアップとホールド時間を満たして Hiである。その後、クロック信号 CLK1力 S Hiの期間に、端子 S [N]のみが Loから Hiに遷移する。すると、ノード A1 - 1とノード N1とは Loに遷移し、ノード N6は Hiになる。 p型 MOSトランジスタ 12Cを図 1、図 9と 同様に構成すると、その後にクロック信号 CLK1が mから Loに遷移する際、 p型 MO Sトランジスタ 12Cを介してノード N4に電源電圧 Vddが供給され、ノード N4が Hiにな る。その結果、ノード N4とノード N6との Hi期間がオーバーラップする可能性がある。 ノード N4とノード N6との Hi期間がオーバーラップすると、トランジスタ Tr21、 Tr22の 双方が導通状態となり、ノード N7から電荷が引き抜かれ、ノード N7が本来は、 Hiを キープしなければならないのが、逆に Loに遷移してしまい、出力端子 Qが誤動作す る可能性がある。これは、特に、ノード N4の充電とノード N1の充電とを制御する回路 に工夫がされていないため、ノード N4、 N1を各々充電する p型 MOSトランジスタ素 子のばらつきによっては、ノード N4の方が早く充電されてしまい、誤動作を引き起こ してしまうことに起因する。
[0093] しかしながら、図 12の回路では、 p型 MOSトランジスタ 12Cのドレインとソースとの 間の電流特性は、 p型 MOSトランジスタ 12Cのドレインとソースとの間の電圧が閾値 Vtp近傍まで、ドレインとソースとの間の電圧に対して線形特性を示す。また、 p型 M OSトランジスタ 12Cの基板電圧とソース電圧とを比較した場合、基板電圧の方が高 いために、あた力も非常に高い抵抗素子であるかのように振舞う。つまり、ノード N1が 先に充電され、その後、ノード N4が充電され易くなるので、ノード N4が Hiになるタイ ミングが遅くなり、ノード N4、 N6が同時に Hiになる可能性は低くなる。
[0094] 更に、図 12と対比させて説明を行う。図 14においては、クロック信号 CLK1が Hiに 遷移するタイミングで、端子 S [N]が所望のセットアップとホールド時間を満たして Hi であり、端子 S [1]〜S [N— 1]、 SE、D[1]〜D[N] )、 SIの信号入力が、所望のセッ トアップとホールド時間を満たして、 Loである。その後、クロック信号 CLK1が Hiの期 間に、端子 D[N]のみが Loから Hiに遷移する。すると、ノード N1が mから Loに遷移 する。 p型 MOSトランジスタ 12Bを図 1、図 9と同様に構成すると、その後にクロック信 号 CLK1が から Loに遷移する際に、ノード Nl、 N2が充電される力 ノード N1の 方がノード N2よりも後に充電されてしまうと、ノード N2が Hi、ノード N1が Loになるの で、ノード N6が Hiとなり、ノード N7に Glitchが生じる。それが出力端子 Qに伝播され ると、誤動作が起きる可能性がある。
[0095] しかしながら、図 12の回路では、 p型 MOSトランジスタ 12Bにより、 p型 MOSトラン ジスタ 12Bのドレインとソースとの間の電流特性は、 p型 MOSトランジスタ 12Bのドレ インとソースとの間の電圧が閾値 Vtp近傍まで、ドレインとソースとの間の電圧に対し 、線形特性を示す。また p型 MOSトランジスタ 12Bの基板電圧とソース電圧とを比較 した場合、基板電圧の方が高いので、あたカゝも非常に高い抵抗素子であるかのよう に振舞う。つまり、ノード N1が Hiになった後でないと、ノード N2は Hiにならないので 、ノード N6が Hiになることはなぐ誤動作が防止される。
[0096] 以上説明したように、 p型 MOSトランジスタ 12Bのソース、ドレインを各々ノード Nl、 N2に接続し、 p型 MOSトランジスタ 12Cのソース、ドレインを各々ノード Nl、 N4に接 続することにより、ノード Nl、 N2間の充電の順序、及びノード Nl、 N4間の充電の順 序が、 p型 MOSトランジスタのデバイスサイズの製造上のばらつきに左右されずに、 一意に決定するので、より一層に頑強な回路構成が実現できる。
[0097] 更に、図 12は、ダイナミック回路 A1において、 MOSトランジスタ AN、 A3〜AN— 1 (図 9では電源、グランドに直接接続されている MOSトランジスタ）のゲートが回路 1 2Aの 2つの出力に接続されて!、る点が特徴的である。
[0098] 前記回路 12Aでは、 n型 MOSトランジスタ 12A— 1と、 p型 MOSトランジスタ 12A —2と、他の n型 MOSトランジスタ 12A— 3とが備えられる。前記 p型 MOSトランジス タ（電位設定トランジスタ） 12A— 2は、そのドレインが前記第 2の n型トランジスタ群 A 3〜ANのうち 1つの n型トランジスタ ANのゲートに接続されて、この n型トランジスタ A Nのゲート電位を電源電位に設定する。また、 n型 MOSトランジスタ 12A— 3は、そ のソースが接地され、そのゲート及びドレインが前記電位設定トランジスタ 12A— 2の ゲートに接続される。
[0099] 微細化プロセスになると、ゲート酸ィ匕膜厚が薄くなり、ゲートの ESD耐性は弱くなる 。従って、図 9のような回路では、電源やグランドに過電圧が加わると、インピーダンス が低いために、ゲート電極がパンチスルーを引き起こす可能性が高ぐ MOSトランジ スタが破壊され易い。しかし、図 12のように、回路 12Aを設けることにより、 MOSトラ ンジスタのソース、ドレイン間の抵抗を介してゲートが接続されているので、電源、ダラ ンドからのインピーダンスは高くなり、 MOSトランジスタは破壊され難くなる。
[0100] また、この回路 12Aは、この回路 12Aの出力がゲートに入力されて動作する第 2の n型トランジスタ群 A3〜Anと同一のスタンダードセル内に、多入力フリップフロップの 一部として配置することが望ましい。なぜならば、このような多入力フリップフロップで は、入力端子が多く、スタンダードセル間での配線の引き回しが複雑になるからであ る。仮に、回路 12Aがセル内に存在しないとすると、どこかに回路 12Aのようなセル を置き、多入力フリップフロップと配線で接続する必要が生じ、スタンダードセル間の 配線混雑度がより複雑になるからである。更に、通常、スタンダードセル間の配線は 自動配置配線で行われることが多ぐそのため、意図せずに回路 12Aの出力がクロ ストークの影響を受けるように配線される可能性がある。回路 12Aの出力にクロストー クノイズが乗ると、多入力選択機能のフリップフロップ回路が誤動作を起こす可能性も あるため、できるだけそのスタンダードセル内に、クロストークの影響を考慮して、配置 することが望ましい。
[0101] 尚、本回路 12Aでは、素子削減のため、 N型 MOSトランジスタ 12A— 1のゲートに 接続されるノードは、 P型 MOSトランジスタ 12A— 2のドレインとした力 MOSトランジ スタ 12A— 2、 12A— 3の構成と同様に、もう 1つ p型 MOSトランジスタを用意し、その p型 MOSトランジスタのドレインとゲートとを共通に接続し、その信号線と n型 MOSト ランジスタ 12A— 1のゲートとを接続しても良い。
[0102] また、図 10の下部にある左右の n型 MOSトランジスタの更に下端に前記回路 12A を配置すれば、図 12における回路 A1やノード N1の配線を長くすることなく後段に接 続でき、仮に図 12の回路がスタンダードセルならば、下端に NWELL、 PWELLが 再び配置されるので、下側のセル間隣接境界の異なるゥエル境界の距離制約を気に せずに、配置可能となる。
[0103] (実施形態 5)
図 15は、本発明の別の多入力フリップフロップの回路図を示す。
[0104] 図 1、図 9とは単一のクロック信号 CLK1で動作する点が異なっている。更に、図 1、 図 9に記載された回路と異なるのは、第 1のダイナミック回路 1E内の回路部 13B、ダ イナミック回路 1D内の回路部 13C、及びダイナミック回路 1A内の回路部 13Aである 。図 1においては、ソースを電源に接続され、且つノード N2、 N4のダイナミックノード 部を充電する 1個の p型 MOSトランジスタ素子（図 1にお!/、てトランジスタ Tr4、 Tr 12 )であったが、図 15の回路では、更に充電するための p型 MOSトランジスタのドレイン に別の P型 MOSトランジスタ（p型 MOSトランジスタ 13B1、 p型 MOSトランジスタ 13 C1)を挿入し、そのソース、ドレインを介して各々ノード N2、 N4を接続している。 p型 MOSトランジスタ 13B1のゲート、 p型 MOSトランジスタ 13C1のゲートは、ノード N1 の反転回路 INV13の出力に接続されている。更に、 p型 MOSトランジスタ 13Aのソ ースを、図 11では電源に接続していたが、図 15では、ノード Al— 1に接続している。 これによつて、この回路は、クロック信号を 1系統しか用いていないので、消費電力を 低くすることができ、またクロック信号を 1系統して用いていなくとも、誤動作を生じな いという特徴がある。
[0105] また、図 15において、第 3のダイナミック回路 A1内には、 n型トランジスタ (第 1の n 型トランジスタ) Tr40が備えられる。この n型トランジスタ Tr40は、そのゲートにクロッ ク信号 CLK1が入力され、そのドレインには、複数個の n型トランジスタ（第 2の n型トラ ンジスタ群) A3〜ANのソースが共通に接続される。更に、前記第 2の n型トランジス タ群 A3〜ANの共通ドレインには、複数の n型トランジスタ（第 3の n型トランジスタ群） A20〜AKの共通ソースが接続されて!、る。前記第 2の n型トランジスタ群 A3〜AN のうち、 1個の n型トランジスタ ANのゲートには所定の電源が接続されて、そのゲート 電位が電源電位に設定される。また、他の n型トランジスタ A3〜A5のゲートは全て 接地されて、そのゲート電位は接地電位に設定される。前記第 3の n型トランジスタ群 A20〜AKのゲートには、各々、前記複数の選択信号 S [1]〜S [N]が入力され、前 記第 3の n型トランジスタ群 A20〜AKのドレインは共通に第 3の出力ノード N3に接 続されている。
[0106] 第 2ダイナミック回路 1Eには、前記第 3ダイナミック回路 A1の前記第 3の出力ノード N3 (=A1— 1)の反転ノード A1— 2が接続され、第 4ダイナミック回路 1Dには、前記 第 3の出力ノード N3に加え、前記第 2の n型トランジスタ群 A3〜ANの共通ドレイン のノード A2 - 1の反転ノード A2 - 2が接続されて 、る。
[0107] 図 16及び図 17は、この図 15で記載した回路の端子 D[1]〜D[N— 1]と端子 D[N ]との間、及び端子 S [1]〜S [N— 1]と端子 S [N]との間で信号入力パターンが異な る場合の各ノードの電圧と時間との関係を示したものである。更に、図 16及び図 17 では、図 9の回路でトランジスタバランスが悪 、ケースで単一クロック信号で駆動した 場合に、誤動作が生じる波形も合わせて記載しており、一点鎖線が図 15の回路を用 いた場合、実線が図 9の回路を用いた場合である。
[0108] 図 15と対比させながら説明を行う。図 16は、端子 S [1]〜S [N]の入力信号が全て 、クロック信号 CLK1が Hiに遷移するタイミングで、所望のセットアップとホールド時間 を満たしており、 Loである。その後、クロック信号 CLK1が Hiの期間に、端子 S [N]の みが Loから Hiに遷移する。すると、ノード A1— 1とノード N1とは Loに遷移し、ノード N6は Hiになる。回路 13Cを図 1や図 9と同様に構成すると、その後にクロック信号 C LK1が から Loに遷移する際、 p型 MOSトランジスタ 13C1、 13C2を介してノード N4に電源電圧 Vddが供給され、ノード N4が Hiになる。その結果、ノード N4とノード N6との Hi期間がオーバーラップする可能性がある。ノード N4とノード N6との Hi期間 がオーバーラップすると、トランジスタ Tr21、 Tr22の双方が導通状態となり、ノード N 7から電荷が引き抜かれ、ノード N7が本来は、 Hiをキープしなければならないのが、 Loに遷移してしまい、出力端子 Qが誤動作する可能性がある。これは、ノード N4の 充電とノード N1の充電とを制御する回路に特に工夫がされていないので、ノード N4 、 N1を各々充電する p型 MOSトランジスタ素子のばらつきによっては、ノード N4の 方が早く充電されてしまい、誤動作を引き起こしてしまうことに起因する。
[0109] しかしながら、図 15の回路では、ノード N1の反転回路 INV13の出力の電位が電 源電圧 VDDから回路 13C中の p型 MOSトランジスタ 13C1の閾値電圧を引いた差 以下にならないと、回路 13Cは ONしないので、ノード N1が先に充電され、ノード N4 が後に充電され易くなる。従って、ノード N4と N6とが同時に Hiになる可能性は低く なる。
[0110] 更に、図 15と対比させて説明を行う。図 17においては、クロック信号 CLK1が Hiに 遷移するタイミングで、端子 S [N]が所望のセットアップとホールド時間を満たして、 H iであり、端子 S [1]〜S [N— 1]、 SE、 D[1]〜D[N])、 SIの入力信号力 所望のセ ットアップとホールド時間を満たして、 Loである。その後、クロック信号 CLK1が Hi期 間に、端子 D[N]のみが Loから Hiに遷移する。すると、ノード N1が mから Loに遷移 する。その後、クロック信号 CLK1が mから Loに遷移する際、図 1の回路では、ノード N1とノード N2とが充電される力 その順番がノード N1の方がノード N2よりも後に充 電されると、ノード N2が Hiでノード N1が Loになる。従って、ノード N6が Hiとなり、ノ ード N7に Glitchが生じる。それが出力端子 Qに伝播されると、誤動作が起きる。
[0111] し力しながら、図 15の回路では、ノード N1の反転回路 INV13の出力の電位が電 源電圧 VDDから回路 13B中の第 1の p型 MOSトランジスタ 13B1の閾値電圧を引い た差以下にならないと、ノード N2は充電されないので、ノード N1が Hiになってからで ないと、ノード N2は Hiにならない。つまり、ノード N6が Hiになることはないので、誤動 作が防止される。
[0112] 更に、図 18では、クロック信号 CLK1が Hiに遷移する場合、端子 D[N]、 S [N]が 所望のセットアップとホールド時間を満たして、 Hiであり、端子3 [1]〜3 [?^—1]、 SE 、 D[1]〜D[N— 1]、 SIの入力信号が、所望のセットアップとホールド時間を満たし て、 Loである。その後、クロック信号 CLK1が Hiの期間に、端子 D[N]が から Loに 遷移する。その後、クロック信号 CLK1は から Loに遷移する。その際、ノード A1— 1とノード N1とが充電される力 その p型 MOSトランジスタのトランジスタばらつきによ つては、ノード N1の方が先に n型 MOSトランジスタの閾値電圧 Vtnに達してしまう。 このとき、ノード N2に貫通電流が流れてしまい、ノード N2に Glitchが生じ、ノード N7 にその Glitchが伝播し、出力端子 Qが誤動作してしまう。
[0113] しかしながら、図 15の回路では、 p型 MOSトランジスタ 13Aのソースをノード Al— 1 に接続する構成としているので、 p型 MOSトランジスタ 13Aのドレインとソースとの間 の電流特性は、 p型 MOSトランジスタ 13Aのドレインとソースとの間の電圧が閾値電 圧 Vtp近傍まで、ドレインとソースとの間の電圧に対し、線形特性を示す。また、 p型 MOSトランジスタ 13Aの基板電圧とソース電圧とを比較した場合、基板電圧の方が 高いので、非常に高い抵抗素子としてあた力も振舞う。このため、ノード A1— 1が最 初に充電され、その後、ノード N1が充電され始める。このため、 n型 MOSトランジスタ 1E—1のゲート電圧がその n型 MOSトランジスタの閾値電圧以下になった後に、 n型 MOSトランジスタ IE— 2のゲート電圧が閾値電圧以上になり易いので、ノード N2の 貫通電流は流れ難くなり、ノード N7の Glitchは起こらない。更に、図 15では、 p型 M OSトランジスタ 13B2のゲート、 p型 MOSトランジスタ 13C2のゲートは、クロック信号 CLK1に接続されている。
[0114] このため、図 12の回路では、ノード N2の放電力 ノード A1— 2が電圧（VDD— Vt p)以上にならないと、開始されな力つた力 図 15では、クロック信号 CLK1が電圧 (V DD— Vtp)以上になると、ノード N2が放電される状態になるので、図 12よりも高速に ノード N2の動作が可能な利点がある。 [0115] 以上説明したように、 p型 MOSトランジスタ 13B2のソースを電源、 p型 MOSトラン ジスタ 13B2のドレインを p型 MOSトランジスタ 13B 1のソースに接続し、第 1の p型 M OSトランジスタ 13B1のドレインをノード N2に接続し、第 2の p型 MOSトランジスタ 13 B2のゲートをクロック信号 CLK1に、 p型 MOSトランジスタ 13B1のゲートをノード N1 の反転回路 INV13の出力に各々接続し、更に、 p型 MOSトランジスタ 13C2のソー スを電源に、 ρ型 MOSトランジスタ 13C1のドレインを p型 MOSトランジスタ 13C1のソ ースに接続し、 ρ型 MOSトランジスタ 13C1のドレインをノード N4に接続し、 p型 MO Sトランジスタ 13C2のゲートをクロック信号 CLK1、 p型 MOSトランジスタ 13C1のゲ ートをノード N1の反転回路 INV13の出力に接続し、更に、 p型 MOSトランジスタ 13 Aのソースをノード A1— 1に接続することにより、ノード A1— 1とノード N 1との充電の 順序、ノード Nl、 N2間の充電の順序、ノード Nl、 N4間の充電の順序力 p型 MOS トランジスタのデバイスサイズの製造上のばらつきに左右されずに一意に決定するの で、より頑強な回路構成が実現できる。
[0116] 尚、 p型 MOSトランジスタ 13Aのソースをノード Al— 1に接続する形を説明した力 p型 MOSトランジスタ 13Aのソースに、更に別の p型 MOSトランジスタのドレインを接 続し、そのソースを電源に接続し、そのゲートをノード A1— 1の反転回路の出力に接 続する構成でも、同様な効果を発揮する。つまり、本発明の意図するところは、ノード A1— 1とノード N1との充電の順序、ノード Nl、 N2間の充電の順序、ノード Nl、 N4 間の充電の順序が、 p型 MOSトランジスタのデバイスサイズの製造上のばらつきに左 右されずに一意に決定する回路構成であれば良い。その回路構成は、様々な回路 の組み合わせによって可能である力 それらは本発明を逸脱するものではない。
[0117] (実施形態 6)
図 19では、図 1の多入力フリップフロップにおけるダイナミック回路 1C、 IDの別の 回路図を示す。
[0118] 図 19において、図 1のダイナミック回路 1C、 IDと異なる点は、ノード N3を充電する p型 MOSトランジスタ Tr9の代わりに、第 1及び第 2の p型 MOSトランジスタ A13、 N1 4Aを配置し、前記一方の p型 MOSトランジスタ N14Aでは、そのゲートにクロック信 号 CLK3を入力し、そのソースを電源に接続し、そのドレインをノード A2— 2 (即ち、 第 3の n型トランジスタ群 A20〜AKの共通ソース）に接続し、更に他方の p型 MOSト ランジスタ A13のソース、ドレインを、ノード N3とノード A2— 2と（即ち、第 3の n型トラ ンジスタ群 A20〜AKの共通ドレインと共通ソースと）に各々接続して!/、る点である。 更に、ダイナミック回路 1Dのトランジスタ Trl4のゲート端子に、図 1ではクロック信号 CLK4を接続していた力 図 19では、トランジスタ Trl4のゲート端子に、反転回路 I N14の出力が接続されている。
[0119] このような回路構成の利点としては、クロック信号 CLK4にクロック信号 CLK3と同 位相が入力された場合、即ち、図 19のようにクロック信号 CLK3のみで駆動された場 合に、更に低電圧の電源電圧で動作できる点である。なぜならば、図 1の回路構成 では、クロック信号 CLK4とクロック信号 CLK3とが同位相で入力されると、電源電圧 が n型 MOSトランジスタの閾値電圧近傍の低電圧（例えば、 n型 MOSトランジスタの 閾値電圧が 0. 3Vで、電源電圧値が 0. 5V)では、クロック信号 CLK3が Loから Hiに なると、トランジスタ Trl4のゲート端子よりもノード N3の方が放電する時間が圧倒的 に遅くなり、本来はトランジスタ Tr 13がカットオフされ、ノード N4が Hiになる動作（つ まり、端子 S [ 1 ]〜S [N]と端子 SEの何れかが Hi)を行わなければならな 、にも関わ らず、ノード N4は Hiにならずに、 Loになってしまう。
[0120] しかしながら、図 19の構成では、クロック信号 CLK3が Loから Hiに遷移する際、ノ ード N3、 A2— 2は同時に放電を開始し、ノード N14Aが反転回路 IN14のスィッチン グレベル以下になると、トランジスタ Trl4のゲートの電圧は上がる。つまり、トランジス タ Trl4のゲートが Hiになる前にノード N3力 型 MOSトランジスタ Trl3の閾値電圧 以下となるので、ノード N4には、トランジスタ Trl3、 Trl4経由の貫通電流が起き難く なるので、図 1の回路構成よりも低電圧動作が安定する。
[0121] 更に、クロック信号 CLK3が mから Loに遷移する際、 p型 MOSトランジスタ A13の ドレインとソースとの間の電流特性は、 p型 MOSトランジスタ A13のドレインとソースと の間の電圧が閾値 Vtp近傍まで、ドレインとソースとの間の電圧に対し、線形特性を 示す。また、 p型 MOSトランジスタ A13の基板電圧とソース電圧とを比較した場合、 基板電圧の方が高いので、非常に高い抵抗素子としてあた力も振舞う。ノード A2— 2 の電位力 ¾型 MOSトランジスタ A13の閾値電圧以上にならないと、ノード N3が充電 されない。つまり、トランジスタ Tr 14のゲートがある程度下がってからでないと、トラン ジスタ Tr 13は ONしない。また、ノード N4はクロック信号 CLK3で充電されるので、ノ ード N4の電位には、トランジスタ Trl3が ONすることによって生じるグリッチが起こり 難くなり、結果として、ダイナミック回路 Al、 IDに関連する誤動作が起こり難くなる。
[0122] (実施形態 7)
図 20は、図 11の応用例を示す。
[0123] 図 11では、入力データを 2組に区分した多入力選択付フリップフロップであつたが 、図 20では、各々の出力回路 1Eのトランジスタを組み合わせて、ダイナミック回路 1 A〜1D、 A1から成る多入力選択機能と、ダイナミック回路 1A,〜1 、 ΑΓから成る 多入力選択機能の出力に対する NANDロジックを構成して 、る。
[0124] 具体的には、一方の p型 MOSトランジスタ Tr20とソース、ドレインを共通にして他 方の P型 MOSトランジスタ Tr20を配置し、一方の n型 MOSトランジスタ Tr21と直列 に他方の n型 MOSトランジスタ Tr21を配置している。更に、 p型 MOSトランジスタ Tr 20のドレインに接続された第 1のインバータ回路 INV15と、そのインバータ INV15の 出力を入力とする第 2のインバータ INV16とで構成される保持回路 50において、第 2のインバータ INV16を構成する P型 MOSトランジスタと Tr60と N型 MOSトランジス タ Tr61との間に、ダイナミック回路 1A〜1D、 A1における第 2の出力ノード N2がゲ 一トに接続される n型 MOSトランジスタ 16 Aを一段配置して 、る（この構成は図 11で も同様である）のに加えて、図 20では、更に、ダイナミック回路 1A'〜1D'、 A1 'の第 2の出力ノード N2 'がゲートに接続される n型 MOSトランジスタ 16Bを一段直列に配 置している。これによつて、保持回路 50の高速性を維持している。尚、これら 2段の n 型 MOSトランジスタは、接地と第 2のインバータ回路 INV16を構成する n型 MOSトラ ンジスタ Tr61との間に配置しても良い。
[0125] 尚、本実施形態では、 NANDロジックの例を示した力 これに限らず、様々な複合 ロジックが生成できることは言うまでもない。更に、ダイナミック回路 1Aや 1A'に関わ るダイナミック論理部を様々なロジックに置き換えることにより、更に様々な複合ロジッ ク機能を持ち備えたフリップフロップ回路が構成可能である。更に、図 1の Tr5とノー ド N2の間に N型トランジスタを直列に接続し、その N型トランジスタのゲートに別の論 理を有するダイナミック回路 1Aの出力を接続することにより、より多機能な論理を構 成することもできる。また、トランジスタ Tr20やトランジスタ Tr21に更に MOSトランジ スタを付加し、そのゲート端子を更に別の多入力ダイナミック回路の出力に接続する ことも、本発明を逸脱するものではない。
[0126] 図 21は、図 11の他の応用例であり、各々の出力回路におけるトランジスタ Tr21の ソースとドレインとを共通に接続して 、る。
[0127] (実施形態 8)
図 22は図 11の別の応用例であり、スキャン入力回路のみをダイナミック回路 1A' 〜1D'、 A Γに置いたものである。
[0128] ダイナミック回路 1A'〜： LD'、 ΑΓ、 17B、 17Cは、保持回路部 17Eと出力端子 Q の出力部とを、ダイナミック回路 1A〜1D、 A1から成る多入力選択機能のフリップフ 口ップと共用しているスタティックタイプのフリップフロップである。更に、図 11と異なる 点は、 n型 MOSトランジスタ 17Dのゲートをスキャンィネーブル信号 SEの反転出力 に接続している点である。スタティックタイプのフリップフロップは、図 23や図 24のよう な回路であっても良い。
[0129] このような回路構成を採用することにより、スキャンィネーブル信号が活性化されて いる時は、トランジスタ Tr22、 Tr20はカットオフされ、回路素子 17B、 17Cのみが動 作する。この回路の利点は、ノード N1の容量を削減でき、通常パスでは、ダイナミック タイプのフリップフロップを用いることにより高速ィ匕が達成され、スキャンパスにおいて は、スタティックタイプのフリップフロップを用いることにより、スキャン入力時のホール ド時間が短縮され、スキャンシフト動作のマージン確保に有効な点である。
[0130] 尚、ダイナミック回路の出力回路部とスタティック回路の出力部とを出力回路部 17F に組み合わせることにより、更に様々な論理機能をもつフリップフロップ回路が構成 可能であることは言うまでもない。本発明では、上述したように、ダイナミック回路とス タティック回路との長所を入力信号の機能やスペックの要望に併せて使い分けること ができる。
[0131] 以上、 8つの実施形態について説明したが、そのうち 1つの実施形態での半導体集 積回路の回路構成の一部を、他の 7つの実施形態の何れかの回路構成の一部と入 れ替えることは、当業者にとって容易である。例えば、図 8のダイナミック回路 1Bを図
9のダイナミック回路 1 Bと入れ替えても良 、。
[0132] 以下、以上で説明した半導体集積回路を所定回路適用した具体例を説明する。そ の具体例を以下の実施形態 9〜 11に示す。
[0133] (実施形態 9)
図 25は、実施形態 1や実施形態 8でのフリップフロップを、所定回路としてのプロセ ッシングユニットのデータパスに適応した実施形態を示す。
[0134] 図 25では、データパス 25A、メモリ 25J、レジスタファイル 25Kがある。データパス 2 5Aは、 3段のパイプライン構成となっており、 1段目は、データ 1ビット当たりデータ入 力が 14入力であるところの以上の実施形態で示した多入力フリップフロップ 25Zが 1 0個ある。多入力フリップフロップ 25Zの出力は、 ALU25B1〜25B3、バイパスュ- ット 25C1、畳み込みこみ演算（コンボルーシヨン） 25E1、除算器 25F1、乗算器 25G 1に入力される。 2段目は、フォワーディング 25D1〜D3、バイパスユニット 25C2、畳 み込みこみ演算（コンボルーシヨン） 25E2、除算器 25F2、乗算器 25G2力 なる。 3 段目は、フォワーディング 25D4〜D6、乗算器 25G3からなる。通常は、レジスタファ ィル 25Kからのデータ出力がフリップフロップ 25Zで選択される力 パイプライン処理 にデータハザードが生じた場合、フォワーディングパスによって回避することによりパ ィプライン処理を乱さない。そのフォワーディングパスの 1ビット当たりのデータ本数は 、各ノ ィプラインの段からの出力データとメモリからのデータ出力線 25Lとの 13本で ある。 ALUなどで演算処理が終わったデータをフリップフロップのデータ入力にしな いといけないので、高速にパイプラインを処理するためには、フリップフロップのフォヮ ーデイングパスからのデータ入力セットアップ時間は、短ければ短いほど良い。以上 の実施形態で説明したフリップフロップでは、データ信号のセットアップ時間は、ほぼ 0である（インバータの遅延がファンアウト 4で例えば 45psec.の時、従来例で示した スタティックロジックのセレクタ一制御回路付のフリップフロップでは、例えば 300psec のセットアップ時間を要する。以上の実施形態で説明したフリップフロップでは、デー タのセットアップ時間が例えば lOpsec.であり、制御信号のセットアップ時間は例え ば 30psec.である。）ので、従来のスタティックなロジックでの構成よりも高速となり、 パイプラインの処理速度が高速ィ匕できる。
[0135] また、データノ スのパイプラインでストールが起きた際にも、本発明のフリップフロッ プは有用である。データパスを制御するロジックは、データパスのパイプラインでスト ールが起きた際、ロードしたデータを有効に使用できるかどうかを決定するため、各 データのアドレス比較を行 、、次サイクルでどのデータを選択するかの制御回路が必 要がある。し力し、本発明のフリップフロップでは、制御信号のセットアップ時間も、ほ ぼ 0であるので、従来のスタティックなロジックでの構成よりも高速となり、パイプライン の処理速度が高速ィ匕できる。更に、従来のスタティックロジックで選択信号を構成した 場合よりも少な 、トランジスタサイズでデータ制御が可能であるので、小面積でデー タパスが構成可能となる。カロえて、スタティックロジックでは、各入力のデータ遷移遅 延時間が配線抵抗などでばらつき、各スタティックロジックの出力にグリッチが生じ、 データが確定するまで無駄な電力が生じる力 本発明のフリップフロップの構成では 、各データ及びその制御線は、スタティックロジックパスを介すことなくフリップフロップ のデータ入力ポート及び制御入力ポートに直結されるので、無駄な電力が生じない 効果がある。
[0136] (実施形態 10)
図 26は、システムオンチップなどで使用されるクロスバーバススィッチに対して、以 上の実施形態で説明したフリップフロップを用いた実施形態を示す。
[0137] 同図において、 26Aはプロセッサコアであり、 26Bは DMAである。 26Cは SDRA Mインターフェイスブロックであり、チップ外部の SDRAMとインターフェイスするもの である。 26Dはシステムバスインターフェイスブロックであって、チップ外部の ROMや メモリなどとインターフェイスするものである。 26Eは、オンチップメモリやコプロセッサ とインターフェイスを制御するオンチップメモリインターフェイスブロックである。 26Fは 、オンチップ IZOとインターフェイスを制御するオンチップ IZOインターフェイスブロ ックである。このクロスバーバススィッチは、 3つのマスター（図示せず）があり、プロセ ッサコア 26Αに 2つ、 DMA26Bに 1つある。また、 4つのスレーブ（図示せず）があり、 SDRAMインターフェイスブロック 26C、システムバスインターフェイスブロック 26D、 オンチップメモリインターフェイスブロック 26E、オンチップ I/Oインターフェイスブロッ ク 26F力らなる。 4本のスレーブバス 26Gから各マスターへは、 4入力のデータ選択 制御回路 26Jと、その出力信号を入力とするフリップフロップ 261とが存在する力 こ の 4入力のデータ選択制御回路 26Jに本多入力フリップフロップを使用する。これに より、本多入力フリップフロップでは、データ及び制御信号のセットアップ時間が短い ので、その時間分、バスの転送率の向上が可能となる。更に、どの制御信号も選択さ れない時は、フリップフロップの値を保持できるので、各マスター内でのデータバスの 調停を行う制御は必要なぐ小面積で構成可能となる。
[0138] 尚、スレーブ側への入力についても、本発明のフリップフロップを利用することによ り、上述したマスター入力と同様の効果を発揮するのは勿論である。
[0139] (実施形態 11)
図 27は、リコンフィギュアラブルプロセッサに本発明のフリップフロップを適応した実 施形態を示す。
[0140] 同図において、 27Aはリコンフィギュアラブルプロセッサの 1つのプロセッサエレメン トである。プロセッサエレメント 27Aは、以上の実施形態で説明したフリップフロップで 構成される多入力フリップフロップ 27C、演算器 27D、レジスタファイル 27Eなどを含 む。 28Aはリコンフィギュアラブルプロセッサのバスであり、 1つのプロセッサエレメント 27Aから出力されたデータは、 4つのデータバスに直結されている。また、プロセッサ エレメント 27A内の多入力フリップフロップ 27Cのデータ入力は、各 4つのデータバス に接続されている。リコンフィギュアラブルプロセッサは、あるアプリケーションの処理 性能が高性能になるように各プロセッサエレメント 27Aを幾つかまとめて演算処理を 行う。例えば、プロセッサエレメント群 27F力 他のプロセッサエレメント群 27G、 27H 、 271と分離された場合、それ等の各群内でのプロセッサエレメント同士でデータのや りとりを行う。この場合、 4つの群に分かれているので、各群で完結したバスインターフ エイスを築くことができる。本発明の多入力フリップフロップを用いることにより、従来の ようなスタティック選択制御ロジックが不要であるので、群内のバスインターフェイスが 高速に行え、各プロセッサエレメントの面積を小さくできる。更に、各エレメント群 27G 、 27H、 271のクロックは、エレメント群中の各エレメント 27Aを並列接続し、並列演算 する際は、同じ位相のクロックを用い、直列接続し、シリアル処理をする場合は、位相 の異なるクロックを用いる。例えば、エレメント群 271は 2直列のシリアル処理を行う場 合は、第 1段目のエレメント 27Aのクロックは、位相差力^度のクロックを用い、第 2段 目のエレメントのクロックは、位相差が 180度のクロックを用いれば良い。これにより、 第 2段目のエレメント 27Aでクロックを停止させ、フリップフロップをバイパスするスタテ イツク型データ選択回路を設けるより、小面積ィ匕及び高速ィ匕が図れる効果がある。ま た、前記の構成により、あるアプリケーション力 異なるアプリケーションに切り替えら れて、プロセッサエレメントの群構成に変化が必要な場合でも、従来のスタティック選 択制御ロジックを用いないので、どのバス線の切り替え制御時間も高速に切り替えら れる。従って、切り替え時のレイテンシ一が少ないので、より高性能なリコンフィギュア ラブルプロセッサが実現可能となる。
[0141] (実施形態 12)
図 28は、本発明の実施形態 12の半導体集積回路を示す。
[0142] 本実施形態は、図 3 (a)に示した半導体集積回路と比べて、第 1及び第 2のダイナミ ック回路 28A1A、 28A1Bの出力ノード Nl、 N2と保持回路 90との間に差動増幅回 路 28Aが挿入されたところが異なる。
[0143] 差動増幅回路 28Aの活性ィ匕信号 28A0は、図 3 (a)のクロック CLKを半導体デバイ スで構成される抵抗素子や容量素子よりも少し遅延を付加させた信号を用いる。活 性ィ匕信号 28A0は、本実施形態では、ダイナミック回路 28A1の出力信号ノード 28A 11を経由し、インバータ 28A01を介して、差動増幅回路 28Aの活 N型トランジスタ 2 8A1のゲートに接続される。
[0144] 差動増幅回路 28Aは、 N型トランジスタ 28A1と、 N型トランジスタ 28A1のドレイン に各々のソースが接続された N型トランジスタ 28B、 28Cのゲートを入力端子とする 差動ペアトランジスタと、 N型トランジスタ 28B、 28Cのドレイン電圧差を増幅させるラ ツチ回路 28D力も構成される。前記ラッチ回路 28Dは、 5つのトランジスタ力も構成さ れ、 N型トランジスタ 28Eと P型トランジスタ 28Fとで構成されるインバータ 28Gと、 N 型トランジスタ 28Hと P型トランジスタ 281とで構成されるインバータ 28Jとが交差接続 されている。また、 N型トランジスタ 28B、 28Cのドレイン同士を高抵抗素子（ここでは 、 NMOSトランジスタ 28K)で接続している。インバータ 28Gの出力はノード OUTで あり、インバータ 28Jの出力は、ノード OUTBである。また、活性ィ匕信号が非活性にな ると、ノード OUT及び OUTBは、各々、 P型トランジスタ 28L、 28Mにより、ほぼ電源 電圧値に充電される。
[0145] ノード N1が N型トランジスタ 28Bのゲートに接続され、ノード N2が 28CN型トランジ スタのゲートに接続される。
[0146] 保持回路 90は、ノード OUTがゲートに接続された P型トランジスタ 28Nと、ノード O UTBがインバータ 28Pを介してゲートに接続された N型トランジスタ 28Qとを備え、 P 型トランジスタ 28Nのドレインと N型トランジスタ 28Qのドレインとが接続され、その接 続ノード NQがインバータ 28Rを介して出力ピン Qに接続されている。
[0147] 以上の構成を採ることにより、出力ノード N1の電圧と出力ノード N2の電圧との電圧 差分が小さい段階において、その電圧差が差動増幅回路 28Aにより高速に増幅さ れて、その電圧差を保持回路のスイッチングレベルにまで短時間で大きくできる効果 がある。入力データ DO〜DNとその選択信号 SO〜SNの本数が多いほど、図 3 (a)で 示したようなダイナミック回路 28A1と保持回路 90とを直接接続する形態よりも、高速 動作の効果はより発揮される。それは、本数が多いほど、ノード N1の負荷容量は増 えるからであり、出力ノード N1及び出力ノード N2の電圧遷移時間が通常の保持回 路 (例えば、図 1に示した保持回路）に接続すると、保持回路の出力信号の電圧遷移 時間は、ノード N1及び N2の電圧遷移時間に比例するので、遅くなるからである。
[0148] 尚、活性ィ匕信号 28A0は、本実施形態では、ダイナミック回路 28A1を経由した構 造を採用しており、クロック CLKをバッファ数段で遅延をつけるよりも、ダイナミック回 路 28A1のノードの容量が反映されるので、より出力ノード N1及び出力ノード N2の 適正な電圧差を得る最適な遅延値を実現し且つトランジスタ数を削減しており、小面 積及び低消費電力化の効果もある。
[0149] 尚、ダイナミック回路 28A1の入力データ信号数が少ない場合は、クロック CLKを 差動増幅回路 28Aの活性ィ匕信号に直接使用しても良い。
[0150] また、本実施形態では、図 3 (a)の複数のデータ信号の何れかを選択する機能を持 つダイナミック回路 28A1を用いた力 1つのデータ信号のみを伝播する機能を持つ ダイナミック回路など、他の機能の論理機能を有するダイナミック回路であっても同様 な効果を発揮する。
[0151] 更に、保持回路 90は、図 29に示したように、差動増幅回路 28Aの片方の出力のみ を入力とし、 N型トランジスタ 28Qと P型トランジスタ 28Nのゲートに接続し、差動増幅 回路 28Aの活性ィ匕信号 28A0をゲート入力とする N型トランジスタ 28Q1を N型トラン ジスタ 28Qと接地との間に直列接続してもよい。
[0152] カロえて、本実施形態では、図 1に示した第 3ダイナミック回路 (非選択状態検出回路 ) 1Cを備えない回路に対して差動増幅回路 28Aを配置したが、図 1などに示した第 3 ダイナミック回路 (非選択状態検出回路） 1Cを備えた回路に対しても同様に差動増 幅回路 28Aを配置しても良いのは勿論である。
[0153] (実施形態 13)
図 30は、本発明の実施形態 13の半導体集積回路を示す。本実施形態は、図 28 に示した半導体集積回路と比べて、選択信号 SO〜SNが何れもデータ信号 DO〜D Nを選択しな 、とき、保持回路 90のデータ内容を保持する機能を付加した点が異な る。
[0154] ダイナミック回路 28A1Cは、第 3のダイナミック回路 28A1CA及び第 4のダイナミツ ク回路 28A1CB力 構成されている。第 3のダイナミック回路 28A1CAには、選択信 号 SO〜SNのみが入力されている。第 3のダイナミック回路 28A1CAの出力ノード A 1C— 2は、第 4のダイナミック回路 28A1CBに入力され、第 4のダイナミック回路 28A 1CBの出力ノードは、ノード N4である。選択信号 SO〜SNのうち一つ以上が選択さ れたとき、ノード N4は、クロックが Lowから Highに遷移した後、 Highを保持する。ま た、ノード A1C— 2は、 Highから Lowへ遷移する。選択信号 SO〜SNのうち何れも 選択されない場合には、ノード N4は、クロックが Low力 Highに遷移後、 Highから Lowに遷移し、ノード A1C— 2は Highレベルを保持する。選択信号 SOが所望のホ 一ルド値を超えた後に、 Highになった場合、ノード A1C— 2は、 High力ら Lowへ遷 移するが、ノード N4は、そのまま Lowを保持する。ノード AC1— 2とノード N4とは、差 動増幅回路 28Aの 2つの直列に接続された N型トランジスタ 28A1、 28AAのゲート に伝達される。従って、選択信号が活性化されない場合には、差動増幅回路 28Aは 、活性化されず、ノード OUT、 OUTBは、 Highのままであり、保持回路 90のノード N Qは変化しない。
[0155] 以上、説明したように、選択信号が何れも活性ィ匕しないとき、保持回路 90のデータ 内容を保持する機能が実現できる。これにより、複数のデータの内データが選択され ない場合に、クロックが遷移した後でも、保持回路 90のデータ情報を前値に保持す ることが可能となり、従来に比べてデータ及び選択信号のセットアップ時間が短縮で きる。
[0156] また、ダイナミック回路 28A1とダイナミック回路 28AC1とでは、負荷容量は、ダイナ ミック回路 28AC1の方が少ないので、この両ダイナミック回路の出力ノードの電圧遷 移は、ダイナミック回路 28AC1の方が早い。従って、ダイナミック回路 28A1の出カノ ード Nl、 N2が遷移している途中で差動増幅回路 28Aは動作し始めるので、ノード N 1、 N2間の電圧差分が小さい場合でも、その電圧差が増幅回路 28Aにより高速に増 幅される効果がある。また、図 10のような上下対称のレイアウトをわざわざ形成しなく て良い長所もある。
[0157] 尚、本実施形態でも、図 1に示した第 3ダイナミック回路 (非選択状態検出回路） 1C を備えない回路に対して差動増幅回路 28Aを配置したが、図 1などに示した第 3ダイ ナミック回路 (非選択状態検出回路） 1Cを備えた回路に対しても同様に差動増幅回 路 28 Aを配置しても良いのは勿論である。
[0158] (実施形態 14)
図 31は、本発明の実施形態 14の半導体集積回路を示す。本実施形態は、図 11 に示した半導体集積回路の形態を前提とし、更に、半導体集積回路を物理設計する 際、図 10のような上下対称のレイアウトを物理設計 (レイアウト設計)する際のセルの 高さの仕様により実現できない場合に有用な形態である。
[0159] 図 31において、ダイナミック回路 28A1は、第 1のダイナミック回路 28A1Aと第 2の ダイナミック回路 28A1Bとを有し、データ信号 DO〜DN及び選択信号 SO〜SNが入 力され、ノード N2及び N1が出力される。一方、ダイナミック回路 28A1Cは、第 3のダ イナミック回路 (非選択状態検出回路） 28A1CAと第 4のダイナミック回路 28A1CBと を有し、選択信号 SO〜SNのみが入力され、ノード N4、 A1C— 2が信号が出力され る。第 1のダイナミック回路 28A1Aでは、複数のデータのうち何れかを選択するため の Nチャンネルトランジスタ、すなわち、データ D、選択信号 S及びクロック CLK入力 用のトランジスタの直列段数が 3段であるのに対し、第 3のダイナミック回路 (非選択 状態検出回路） 28A1CAでは、複数の選択信号の全てがデータを選択しない状態 を検出するためのトランジスタ、すなわち、選択信号 S及びクロック CLK入力用のトラ ンジスタの直列段数が 2段であって、第 1のダイナミック回路 28A1Aでの前記直列段 数（3段)よりも 1段少な 、構成となって 、る。
[0160] 図 31においては、出力ノード N2の反転データと出力ノード N1とがノア回路 30Dに 入力され、そのノード OUT30Aは保持回路 90の N型トランジスタ 28Qのゲートに接 続され、出力ノード N2は、 P型トランジスタ 28Nのゲートに接続される。また、出カノ ード N4の反転データと出力ノード A1C— 2とがノア回路 30Cに入力され、そのノード OUT30Bは N型トランジスタ 28Q1のゲートに接続され、その反転信号 OUT30Cは P型トランジスタ 28N1のゲートに接続される。 N型トランジスタ 28Q1、 28Qは直列接 続され、 P型トランジスタ 28N、 28N1も直列接続され、 N型トランジスタ 28Qと P型トラ ンジスタ 28Nとのドレインが共通に接続され、そのノードが NQである。
[0161] 前記構成において動作を説明する。クロック CLKが Lowの際、ダイナミック回路 28 A1のノード N2及びダイナミック回路 28A1のノード N4は Highであり、ノード OUT30 A及び OUT30Bは Lowである。
[0162] ダイナミック回路 28A1は、データ信号 DO〜DN及び選択信号 SO〜SNが入力さ れている。選択信号 SO〜SNのうち一つ以上が選択され、データ信号 DO〜DNが Hi ghのとき、ノード N2は、クロックが Low力も Highに遷移後、 Highを保持する。また、 ノード N1は、 Highから Lowへ遷移する。 OUT30Aは、 Lowから Highに遷移する。
[0163] 選択信号 SO〜SNのうち何れも選択されない場合には、ノード N2は、クロックが Lo wから Highに遷移した後、 Highから Lowに遷移し、ノード N1は、 Highを保持する。 ノード OUT30Aは、 Lowを保持する。データ信号及び選択信号が所望のホールド 値を超えた後、選択信号 SO〜SNの何れかが Highになった場合、ノード N1は High 力も Lowへ遷移する力 ノード N2は、そのまま Lowを保持する。すなわち、ノード O UT30Aは、 Highのままである。
[0164] ダイナミック回路 28A1Cは、選択信号 SO〜SNのみが入力されている。選択信号 S 0〜SNのうち一つ以上が選択されたとき、ノード N4は、クロック力 owから Highに遷 移した後、 Highを保持する。また、ノード A1C— 2は、 Highから Lowへ遷移する。ノ ード OUT30Bは、 Lowから Highに遷移する。
[0165] 選択信号 S0〜SNのうち何れも選択されない場合には、ノード N4は、クロックが Lo wから Highに遷移した後、ノード A1C— 2は Highを保持するので、 Highから Lowに 遷移する。ノード OUT30Bは、 Lowを保持する。選択信号 SOが所望のホールド値を 超えた後、例えば Highになった場合、ノード A1C— 2は Highから Lowへ遷移するが 、ノード N4はそのまま Lowを保持する。すなわち、ノード OUT30Bは、 Lowのままで ある。従って、保持回路 90は、選択信号 S0〜SNが何れも活性ィ匕されない場合には 、データを保持し、選択信号 S0〜SNの何れかが活性化された場合には、データ信 号 D0〜DNのうち選択されたデータを出力 Qとして出力する。
[0166] ダイナミック回路 28A1とダイナミック回路 28A1Cとでは、負荷容量は、ダイナミック 回路 28A1Cのほうが少ないので、この両ダイナミック回路の出力ノードの電圧遷移 は、ダイナミック回路 28A1よりもダイナミック回路 28A1Cのほうが早い。従って、ダイ ナミック回路 28A1の出力ノード N2及び OUT30Aが遷移する前にノード OUT30B 及び OUT30Cが遷移又は電位保持するので、選択信号 S0〜SNの何れもが活性 化されない場合、確実に保持回路 90中のデータを保持することが可能となる。
[0167] 前記説明したように、ダイナミック回路 28A1Cには、データ入力のトランジスタのダ ミーを必要する図 10のような上下対称の物理設計 (レイアウト設計)をしなくて良!、の で (ダイナミック回路 28AC1には、データ入力のトランジスタのダミーを必要としない） 、トランジスタ数も削減され、小面積ィ匕が可能となるし、低電力が実現可能となる。ま た、ダイナミック回路 28A1Cは、出力ノード N4及びノード A1C— 2の充電時間もダイ ナミック回路 28A1の出力ノード Nl、 N2より早いので、クロック CLKが Highから Low へ遷移する際も保持回路 90中のノード NQに Glitchは起き難ぐ半導体集積回路の 誤動作が起き難 、効果もある。
[0168] 尚、 P型トランジスタ 28N1のゲートに入力される信号は、ダイナミック回路 28A1C が選択されない場合は、 Highであり、選択されれば Lowである論理構成の出力であ れば良ぐノード N4とノード A1C— 2とを用いて様々な論理構成で生成できる。 [0169] (実施形態 15)
図 32は、本発明の実施形態 15の半導体集積回路を示す。図 3 (a)と異なる点は、 第 1のダイナミック回路 28A1Aのノード N1及び第 2のダイナミック回路 28A1Bのノー ド N2と保持回路 90との間にセットアップ吸収回路 31 Aが挿入されている点である。
[0170] 前記セットアップ吸収回路 31Aは、スィッチ回路 31Bと、ノード N21を充電及び Hig hの電位レベルに保持する回路 31Cと、 N型トランジスタ 31Dと力もなる。 N型トランジ スタ 31Dのゲートは、ノード N1に接続され、 N型トランジスタ 31Dのソースは、ノード N2に接続され、 N型トランジスタ 31Dのドレインは、ノード N21に接続されている。ま た、スィッチ回路 31Bは、トランスファーゲートで構成されており、ノード N2が Lowに なるとノード N21の電位は、 2個のインバータ 31E1、 31E2より成るバッファ 31E及び スィッチ回路 31Bを介してノード N2に伝達される。ノード N21は、ノード N2が High になると、充電される。
[0171] 図 33のタイミングチャートを用いて、セットアップ吸収回路 31Aの動作を説明する。
横軸は時間であり、縦軸は各信号、データ D、クロック CLK、ノード Nl、ノード N2、ノ ード N21、ノード N22の電圧値である。
[0172] 図 33 (a)では、クロック CLK力Lowのとき、データ Dは、 Lowであり、クロック CLKが Low力 Highに遷移したのち、データ Dが規定のセットアップ時間より少し遅れて Lo w力も Highに遷移した場合を考える。出力ノード N1は、データのセットアップ時間が 守れていないので、緩やかに Highから Lowに遷移する。このため、出力ノード N2は 、 Highから Lowに遷移する。規定のセットアップ時間内にデータが到達したときは、 本来、出力ノード N2は、 Highを保持しなければならない。その後、ノード N22は反 転する。このタイミングチャートでは、ノード N22は、反転する間に出力ノード N1は、 Lowになっているので、ノード N21は Highに保持される。それゆえ、出力ノード N2 は、スィッチ回路 31Bを介して Lowから Highに遷移し、保持回路 90の出力 Qは、 Hi ghが出力される。同図の破線は、データ Dが規定のセットアップより大幅に遅れた場 合であり、出力ノード N2は、 Lowのまま保持され、保持回路 90の出力 Qは、 Lowが 出力され、誤ったデータが出力される。
[0173] 図 33 (b)では、クロック CLK力Lowのとき、データ Dは Highであり、クロック CLKが Low力 Highに遷移したのち、データ Dが規定のセットアップ時間より少し遅れて、 High力も Lowに遷移した場合を考える。ノード N1は、データ Dのセットアップ時間が 守れていないので、緩やかに Highから Lowに遷移する。本来、出力ノード N1は、 Hi ghを保持しなければならない。このため、ノード N2は、 Highから Lowに緩やかに遷 移する。本来、出力ノード N2は、急峻に Lowに遷移しなければならない。このタイミ ングチャートでは、出力ノード N1が Highから Lowに緩やかに遷移する間に、データ Dは Lowに遷移するので、出力ノード N1のキーパー回路により、ノード N1は中間電 位から徐々に Highに遷移する。その後、ノード N22は反転する。ノード N22は、反転 する間に出力ノード N1は Highになっているので、ノード N21は Highから Lowに遷 移する。それゆえ、出力ノード N2は、スィッチ回路 31Bを介して Lowのまま保持し、 保持回路 90の出力は Lowが出力される。同図の破線は、データ Dが規定のセットァ ップより大幅に遅れた場合であり、この場合は、出力ノード N2は Highのまま保持され 、保持回路 90の出力 Qは Highが出力され、誤ったデータが出力される。
[0174] 前記説明したように、データ Dが僅かなセットアップ違反を起こしても、セットアップ 吸収回路 31Aにより、出力 Qは、正常な値を示すので、プロセスばらつき、電源電圧 変動などに強い回路が実現される。
[0175] 尚、図 34に示したように、本セットアップ吸収回路 31Aの N型トランジスタ 31Dのソ ースを出力ノード N2に接続した力 ソースが接地に接続された N型トランジスタ 33E のドレインに接続しても良い。また、クロック CLKを更にインバータ 33C、 33Bにより 遅延させた信号線を N型トランジスタ 33Eのゲートに接続しても良い。その場合、ダイ ナミックノード N21は、クロックを遅延させた信号線により制御されるスィッチ素子のみ を介して、出力ノード N2に接続される。これにより、データ Dが規定のセットアップより 少し遅れて Low力 Highに遷移した場合、急速にノード N2が充電され、出力 Qの 電圧遷移も高速となる。また、前記 N型トランジスタ 33Eのゲートに出力ノード N2の 反転出力が接続された構成でも良い。
[0176] また、 N型トランジスタ 33Eのゲートには、より高精度にデータのホールド時間制約 を守ったクロックと、位相が異なるクロックとが利用されても良い。これにより、データ D のホールド時間ぎりぎりまで、データ Dのセットアップ時間の違反を吸収できる効果が ある。そのような位相を異なるクロックは、クロック CLKのデューティー比（High期間と Low期間の比率)を歪ませ、そのクロックの反転出力を用いることにより生成させても 良い。
[0177] 尚、本実施形態では、図 3 (a)の複数のデータ信号の何れかを複数の選択信号に より選択する機能を持つダイナミック回路 28A1を用いた力 1つのデータ信号のみ を伝播する機能を持つダイナミック回路など、他の機能の論理機能を有するダイナミ ック回路であっても同様な効果を発揮する。
[0178] また、本実施形態では、図 1に示した第 3ダイナミック回路 (非選択状態検出回路） 1 Cを備えない回路に対してセットアップ吸収回路 31Aを配置した力 図 1などに示し た第 3ダイナミック回路 (非選択状態検出回路） 1Cを備えた回路に対しても同様にセ ットアップ吸収回路 31Aを配置しても良いのは勿論である。
産業上の利用可能性
[0179] 以上説明したように、本発明では、選択信号の何れもが活性ィ匕せずに全てのデー タが選択されない状態となっても、保持回路の出力信号を前回値に良好に保持する ことが可能であるので、データ選択機能付きのダイナミック型フリップフロップ回路等 として有用である。
[0180] また、本発明では、入力されるデータが既に保持回路力もの出力信号の値と一致 する場合には、ダイナミック型フリップフロップ回路の少なくとも一部の動作を強制的 に停止させることができるので、無駄な動作を抑制して、一層の低消費電力を行う半 導体集積回路などに適用すると、好適である。

Claims

請求の範囲
[1] クロック、複数のデータ、及び前記各データを選択する複数の選択信号が入力され 、前記クロックが遷移すると、前記選択信号により選択された 1つのデータを保持回 路に出力する半導体集積回路において、
前記複数の選択信号の全てが前記複数のデータの何れをも選択しない状態を検 出する非選択状態検出回路を備えて、
前記非選択状態検出回路において前記複数の選択信号の全てが前記複数のデ ータの何れをも選択しない状態が検出されたとき、前回に選択されたデータの変化を 防止して前記保持回路の出力データを保持し、
且つ所定の回路に用いられる
ことを特徴とする半導体集積回路。
[2] 前記請求項 1記載の半導体集積回路において、
前記所定の回路は、データパスのフォワーディングパスである
ことを特徴とする半導体集積回路。
[3] 前記請求項 1記載の半導体集積回路において、
前記所定の回路はクロスバーバススィッチである
ことを特徴とする半導体集積回路。
[4] 前記請求項 1記載の半導体集積回路において、
前記所定の回路は、リコンフィギュアラブルのプロセッシングユニットの入力部であ る
ことを特徴とする半導体集積回路。
[5] 前記請求項 1記載の半導体集積回路において、
前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号によ り前記複数のデータのうち何れかを選択する第 1のダイナミック回路と、
前記第 1のダイナミック回路の出力を入力とする第 2のダイナミック回路と、 前記クロックにより活性ィ匕され、前記第 1のダイナミック回路の出力と前記第 2のダイ ナミック回路の出力とが入力され、この両入力を差電圧を増幅する差動増幅回路とを 有し、 前記差動増幅回路の出力は前記保持回路に入力される
ことを特徴とする半導体集積回路。
[6] 前記請求項 1記載の半導体集積回路において、
前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号によ り前記複数のデータのうち何れかを選択する第 1のダイナミック回路と、
前記第 1のダイナミック回路の出力を入力とする第 2のダイナミック回路と、 前記複数の選択信号が入力され、前記複数の選択信号の何れかが活性化されて V、る力否かを決定する第 3のダイナミック回路と、
前記第 3のダイナミック回路の出力を入力とする第 4のダイナミック回路と、 前記第 4のダイナミック回路の出力又は前記第 3のダイナミック回路の反転出力によ り活性化され、前記第 1のダイナミック回路の出力と前記第 2のダイナミック回路の出 力との差電圧を増幅する差動増幅回路とを有し、
前記差動増幅回路の出力は、前記保持回路に入力される
ことを特徴とする半導体集積回路。
[7] 前記請求項 1記載の半導体集積回路において、
前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号によ り前記複数のデータのうち何れかを選択し、前記複数のデータのうち何れかを選択 するために直列に接続されたトランジスタの直列段数が所定段数である第 1のダイナ ミック回路を有し、
前記非選択状態検出回路は、前記複数の選択信号の全てが前記複数のデータの 何れをも選択しない状態を検出するために直列に接続されたトランジスタの直列段数 力 前記第 1のダイナミック回路の所定段数よりも 1段以上少ない直列段数を有する ことを特徴とする半導体集積回路。
[8] 前記請求項 1記載の半導体集積回路において、
前記複数のデータと前記複数の選択信号とが入力され、前記複数の選択信号によ り前記複数のデータのうち何れかを選択する第 1のダイナミック回路と、
前記第 1のダイナミック回路の出力を入力とする第 2のダイナミック回路と、 前記第 2のダイナミック回路と前記保持回路との間に配置され、前記複数のデータ のうち前記複数の選択信号により選択されるデータのセットアップ遅れを吸収するセ ットアップ吸収回路とを備えた
ことを特徴とする半導体集積回路。
[9] 前記請求項 8記載の半導体集積回路において、
前記第 2のダイナミック回路の出力は、前記保持回路に入力され、
セットアップ吸収回路は、
前記クロックを所定時間遅延した遅延クロック信号により活性化され、前記第 1のダ イナミック回路の出力が入力されると共に、出力側は前記遅延クロック信号により制御 されるスィッチ回路を介して前記第 2のダイナミック回路の出力側に接続されている ことを特徴とする半導体集積回路。
[10] 前記請求項 8記載の半導体集積回路において、
前記第 2のダイナミック回路の出力は、前記保持回路に入力され、
セットアップ吸収回路は、
前記第 2のダイナミック回路の出力信号により活性化され、前記第 1のダイナミック 回路の出力入力されると共に、出力側は、バッファ及び前記第 2のダイナミック回路 の出力信号により制御されるスィッチ回路を介して前記第 2のダイナミック回路の出力 側に接続されている
ことを特徴とする半導体集積回路。
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