CN101567684B - 半导体集成电路 - Google Patents

Abstract

本发明提供一种半导体集成电路，其接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，且当上述时钟脉冲跳变时将由上述选择信号选定的1个数据输出到保持电路，该半导体集成电路包括非选择状态检测电路，该非选择状态检测电路检测全部上述多个选择信号都没有选择上述多个数据的任何一个的状态，当上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据的任何一个的状态时，防止上次所选定的数据发生变化来保持上述保持电路的输出数据。

Description

半导体集成电路

本申请是申请日为2005年7月26日、申请号为200510085386.1、发明名称为“半导体集成电路”的发明专利申请的分案申请。 

技术领域

本发明涉及半导体集成电路，特别是涉及该电路的高速化。 

背景技术

以往，在半导体集成电路、特别是触发电路中，例如，如专利文件1所述，在其内部结构中采用动态电路来谋求高速化。在该专利文件1所述的动态型触发电路中，附加有输入多个数据并选择其中任一个数据进行保持和输出的功能。 

以下，在图3A中示出附有该数据选择功能的触发电路的结构。在图3A中，数据选择电路91配置在保持电路90的前级。在该数据选择电路91中，在时钟脉冲CLK的低电平期间内，由p型晶体管Tr1将结点N1预充电至电源电位Vdd，并由p型晶体管Tr50将结点N2预充电至电源电位Vdd。在该期间的终点附近，用于选择多个数据D0～D2中的任一个的选择信号S0～S2之一变为高电平，其后，当变为时钟脉冲CLK的高电平期间时，则当所选定的数据(例如D0)为高电平的情况下，上述结点N1的电荷通过n型晶体管Tr2放电而使结点N1的电位变为接地电位。与此相伴，使n型晶体管Tr51截止，从而保持结点N2的预充电电位，将该电位作为高电平值，由保持电路90保持，并作为高电平值的输出信号Q输出。 

另一方面，当上述所选定的数据D0为低电平时，上述结点N1的电荷不放电，结点N1的电位保持预充电电位，n型晶体管Tr51导通。由此，结点N2的电荷，通过上述n型晶体管Tr51和n型晶 体管Tr2放电而变为低电平值，由保持电路90保持该低电平值，并作为低电平值的输出信号Q输出。 

另外，在图3A中，SI是扫描时的数据输入、SE是扫描移位控制信号、SEB是扫描移位控制信号的反相信号。 

[专利文件1]日本特开平2003-060497号公报 

发明内容

但是，在上述现有的附有数据选择功能的动态型触发电路中，已知存在着当多个数据中的任何一个都未被选择时就产生误动作这样的缺点。以下，对该误动作进行说明。 

在正常动作时，例如在结点N2为预充电电位(高电平值)并从保持电路90输出高电平值的输出信号Q的情况下，在时钟脉冲CLK的下一个周期的高电平期间内多个数据D0～D2全部都没有被选择时，即在所有的选择信号S0～S2均为低电平值时，n型晶体管Tr2导通，但结点N1的电位保持预充电电位并且n型晶体管Tr51导通，因此结点N2的电荷通过这些n型晶体管Tr51、Tr2放电而变为低电平值，从而错误地从保持电路90输出低电平值的输出信号Q。 

为消除这种缺点，例如，如图3B所示，对于输入到n型晶体管Tr2的栅极的信号，考虑附加以下的电路。即，考虑另行设置一个静态电路，该静态电路包括：具有输入所有选择信号S0～S2的OR(“或”)电路和在时钟脉冲CLK的高电平期间锁存该OR电路的输出的锁存电路的电路92、输入该锁存电路的输出和上述时钟脉冲CLK的AND(“与”)电路93，并考虑将上述AND电路93的输出输入到上述n型晶体管Tr2的栅极。 

但是，在这种考虑方案中，所有的选择信号S0～S2，需要在时钟脉冲CLK的上升沿之前通过上述OR电路和锁存电路，因此，需要一段额外的准备时间(在时钟脉冲CLK的上升沿之前要确定上述静态电路的输出的时间)，这就产生了阻碍动作的高速性的缺点。 

鉴于上述问题，本发明的目的在于，在附有数据选择功能的动态型触发电路中，良好地确保动作高速性，并且即使在多个数据D0～D2都没有被选择的情况下也进行正常的动作。 

为实现上述目的，在本发明中，在多个数据的任何一个都未被选择的情况下，例如在图3A的半导体集成电路中，采取对策以使结点N2的预充电电荷不放电，从而保持该结点N2的高电平值，由保持电路按原状态进行保持和输出。 

本发明的一种半导体集成电路，接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，当上述时钟脉冲跳变时将由上述选择信号选定的1个数据输出到保持电路，该半导体集成电路的特征在于：包括检测全部上述多个选择信号都没有选择上述多个数据的任何一个的状态的非选择状态检测电路；上述非选择状态检测电路包括第三时钟端、多个信号选择端、扫描移位控制信号接收端、反相器、栅极与上述第三时钟端相连接的第十n型晶体管、各自的栅极分别与上述多个信号选择端和上述扫描移位控制信号接收端相连接的多个n型晶体管、栅极与上述第三时钟端相连接的第九p型晶体管、以及栅极与上述反相器的输出端相连接的第十一p型晶体管，上述第九p型晶体管的源极与电源电压端连接，上述第十一p型晶体管的源极与电源电压端连接，上述第十n型晶体管的漏极与上述多个n型晶体管的源极的每一个串联连接，上述第十n型晶体管的源极与接地端连接，上述多个n型晶体管的漏极的每一个与上述第九p型晶体管的漏极、上述第十一p型晶体管的漏极以及上述反相器的输入端连接在一起，当由上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据的任何一个的状态时，防止上次所选定的数据发生变化，以保持上述保持电路的输出数据。 

本发明的另一种半导体集成电路，包括：NOR型第1动态电路，接收第1时钟脉冲和多个数据，在从上述第1时钟脉冲的上升沿到下降沿的期间和从下降沿到上升沿的期间的任一个期间即第1期间内，使电荷对第1输出结点充电，在另一个期间即第2期间内，当 上述多个数据的值完全一致时，保持上述第1输出结点的电荷，而当上述多个数据中至少有1个不一致时，使上述第1输出结点的电荷放电；和NAND型第2动态电路，接收第2时钟脉冲和上述第1动态电路的第1输出结点的信号，在上述第2时钟脉冲的第1期间或第2期间内，当上述第1动态电路的第1输出结点的电荷进行了放电时，保持第2输出结点的电荷，而当保持了上述第1输出结点的电荷时，使上述第2输出结点的电荷放电。 

该半导体集成电路的特征在于：包括NOR型第3动态电路，接收第3时钟脉冲和用于选择上述多个数据的每一个的多个选择信号，在上述第3时钟脉冲的第1期间内使电荷对第3输出结点充电，在第2期间内，当全部上述多个选择信号都没有选择上述多个数据的任何一个时，保持上述第3输出结点的电荷；和NAND型第4动态电路，接收第4时钟脉冲和上述第3动态电路的第3输出结点的信号，在上述第4时钟脉冲的第1期间或第2期间内，当保持了上述第3动态电路的第3输出结点的电荷时，使第4输出结点的电荷放电，上述第2动态电路，接收上述第4动态电路的第4输出结点的信号，当上述第4输出结点的电荷进行了放电时，即使在保持了上述第1动态电路的第1输出结点的电荷的情况下，也保持上述第2输出结点的电荷。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，比上述NOR型第1动态电路更靠近上述NAND型第2动态电路。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，以比上述NOR型第1动态电路更高的速度动作。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，供电电压高于上述NOR型第1动态电路。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，位于离半导体衬底上所形成的元件隔离区域的距离比上述NOR型第1动态电路更远的位置。 

在本发明的半导体集成电路的一个例子中，包括接受所选定的数据并输出该选择数据的输出电路；上述输出电路，包括NOR电路，接受上述NOR型第1动态电路的输出和上述NAND型第2动态电路的输出的反相输出；第1n型晶体管，在栅极上接收上述NOR电路的输出；以及第1p型晶体管，在栅极上接收上述NAND型第2动态电路的输出，其中，上述第1n型晶体管和上述第1p型晶体管的漏极互相连接。 

在本发明的半导体集成电路的一个例子中，上述输出电路，还包 括在栅极上接收上述NAND型第4动态电路的输出的第2n型晶体管；上述第2n型晶体管的漏极连接于上述第1n型晶体管的源极。 

在本发明的半导体集成电路的一个例子中，在用作上述输出电路的2个输出端子的上述第1n型晶体管的漏极和上述第1p型晶体管的漏极上，连接了保持上述选择数据的保持电路。 

在本发明的半导体集成电路的一个例子中，上述保持电路，包括：第1反相电路，在输入侧与上述输出电路的上述第1p型晶体管的漏极连接；第2反相电路，接收上述第1反相电路的输出，具有串联连接的第1n型晶体管和第1p型晶体管；以及第2n型晶体管，接受上述NAND型第2动态电路的输出；上述第2n型晶体管，配置在上述第2反相电路的n型晶体管与p型晶体管之间，或配置在上述第2反相电路的n型晶体管与接地之间。 

在本发明的半导体集成电路的一个例子中，包括接受所选定的数据并输出该选择数据的输出电路；上述输出电路，包括：差动电路，具有差动输入端子和差动输出端子；和OR电路，输入上述NOR型第1动态电路的输出和上述NAND型第2动态电路的输出的反相输出；上述OR电路的输出，输入到上述差动电路的一个差动输入端子，上述NAND型第2动态电路的输出，输入到上述差动电路的另一个差动输入端子。 

在本发明的半导体集成电路的一个例子中，在上述差动电路中，包括能使上述差动电路进行差动放大动作的控制晶体管；上述控制晶体管，具有漏极与上述差动电路的源极连接、源极接地并在栅极上接受控制信号的n型晶体管。 

在本发明的半导体集成电路的一个例子中，电阻元件与上述控制晶体管并联连接。 

在本发明的半导体集成电路的一个例子中，包括生成施加于上述控制晶体管的栅极的控制信号的信号生成电路；上述信号生成电路，包括：短脉冲生成电路，由时钟脉冲信号生成短脉冲；和NAND电路，接收上述短脉冲和上述NAND型第4动态电路的输出；上述 NAND电路的输出，作为上述控制信号施加于上述控制晶体管的栅极。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，构成这些电路的晶体管的阈值电压低于构成上述NOR型第1动态电路的晶体管的阈值电压。 

在本发明的半导体集成电路的一个例子中，上述第1、第2、第3及第4时钟脉冲信号，共用1个时钟脉冲信号。 

本发明的另一种半导体集成电路，输入时钟脉冲、数据及保持电路的上1次的输出数据，当上述时钟脉冲跳变时，将上述数据保持在上述保持电路并输出，该半导体集成电路的特征在于：包括检测上述数据和上述保持电路的上次输出数据是否一致的一致检测电路；当由上述一致检测电路检测到上述数据和上述保持电路的上次输出数据一致时，使上述保持电路的至少一部分的动作停止。 

本发明的一种半导体集成电路，其特征在于：包括NOR型第1动态电路，接收第1时钟脉冲、数据及作为上述数据的前次值的反相值的前反相数据，在从上述第1时钟脉冲的上升沿到下降沿的期间和从下降沿到上升沿的期间的任一个期间即第1期间内使电荷对第1输出结点充电，在另一个期间即第2期间内，当上述数据和上述前反相数据在低电平或高电平上一致时，使上述第1输出结点的电荷放电；NAND型第2动态电路，接收第2时钟脉冲和上述第1动态电路的第1输出结点的信号，在上述第2时钟脉冲的第1期间或第2期间内，当上述第1动态电路的第1输出结点的电荷进行了放电时，保持上述第2输出结点的电荷，而当保持了上述第1输出结点的电荷时，使上述第2输出结点的电荷放电；NOR型第3动态电路，接收第3时钟脉冲、上述数据及其反相数据、以及上述前反相数据和作为其反相值的前数据，在上述第3时钟脉冲的第1期间内使电荷对第3输出结点充电，在第2期间内，当上述数据和上述前反相数据一致或上述前反相数据和上述前数据一致时，保持上述第3输出结点的电荷；以及NAND型第4动态电路，接收第4时钟 脉冲和来自上述第3动态电路的第3输出结点的信号，在上述第4时钟脉冲的第1期间内，当保持了上述第3动态电路的第3输出结点的电荷时，使第4输出结点的电荷放电，上述第2动态电路，接收上述第4动态电路的第4输出结点的信号，当上述第4输出结点的电荷进行了放电时，即使在保持了上述第1动态电路的第1输出结点的电荷的情况下，也保持上述第2输出结点的电荷。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，比上述NOR型第1动态电路更靠近上述NAND型第2动态电路。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，以比上述NOR型第1动态电路更高的速度动作。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，供电电压高于上述NOR型第1动态电路。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，在物理配置上，位于离半导体衬底上所形成的元件隔离区域的距离比上述NOR型第1动态电路更远的位置。 

在本发明的半导体集成电路的一个例子中，包括接受所选定的数据并输出该选择数据的输出电路；上述输出电路，包括NOR电路，接受上述NOR型第1动态电路的输出和上述NAND型第2动态电路的输出的反相输出；第1n型晶体管，在栅极上接收上述NOR电路的输出；以及第1p型晶体管。在栅极上接收上述NAND型第2动态电路的输出，上述第1n型晶体管和上述第1p型晶体管的漏极互相连接。 

在本发明的半导体集成电路的一个例子中，上述输出电路，还包括在栅极上接收上述NAND型第4动态电路的输出的第2n型晶体管；上述第2n型晶体管的漏极连接于上述第1n型晶体管的源极。 

在本发明的半导体集成电路的一个例子中，在用作上述输出电路的2个输出端子的上述第1n型晶体管的漏极和上述第1p型晶体管的漏极上，连接保持上述选择数据的保持电路。 

在本发明的半导体集成电路的一个例子中，上述保持电路，包括：第1反相电路，在输入侧与上述输出电路的上述第1p型晶体管的漏极连接；第2反相电路，接收上述第1反相电路的输出，具有串联连接的第1n型晶体管与第1p型晶体管；以及第2n型晶体管，接受上述NAND型第2动态电路的输出，上述第2n型晶体管，配置在上述第2反相电路的n型晶体管与p型晶体管之间，或配置在上述第2反相电路的n型晶体管与接地之间。 

在本发明的半导体集成电路的一个例子中，包括接受所选定的数据并输出该选择数据的输出电路；上述输出电路，包括：差动电路，具有差动输入端子和差动输出端子；和OR电路，接收上述NOR型第1动态电路的输出和上述NAND型第2动态电路的输出的反相输出；上述OR电路的输出，输入到上述差动电路的一个差动输入端子，上述NAND型第2动态电路的输出，输入到上述差动电路的另一个差动输入端子。 

在本发明的半导体集成电路的一个例子中，在上述差动电路中，包括能使上述差动电路进行差动放大动作的控制晶体管；上述控制晶体管，具有漏极与上述差动电路的源极连接、源极接地并在栅极上接受控制信号的n型晶体管。 

在本发明的半导体集成电路的一个例子中，电阻元件与上述控制晶体管并联连接。 

在本发明的半导体集成电路的一个例子中，包括生成施加于上述控制晶体管的栅极的控制信号的信号生成电路；上述信号生成电路，包括：短脉冲生成电路，由时钟脉冲信号生成短脉冲；和NAND电路，输入上述短脉冲和上述NAND型第4动态电路的输出；上述NAND电路的输出，作为上述控制信号施加于上述控制晶体管的栅极。 

在本发明的半导体集成电路的一个例子中，上述NOR型第3动态电路和上述NAND型第4动态电路，构成这些电路的晶体管的阈值电压低于构成上述NOR型第1动态电路的晶体管的阈值电压。 

在本发明的半导体集成电路的一个例子中，上述第1、第2、第3及第4时钟脉冲信号，共用1个时钟脉冲信号。 

在本发明的半导体集成电路的一个例子中，将上述第3动态电路的上述第3输出结点的反相结点与上述第2动态电路连接；上述第2动态电路，当使电荷对上述第3输出结点的反相结点充电、且保持了上述第4动态电路的上述第4输出结点的电荷时，使上述第2动态电路的上述第2输出结点的电荷放电；当保持上述第3输出结点的反相结点的电荷、且上述第4输出结点的电荷进行了放电时，保持上述第2输出结点的电荷。 

在本发明的半导体集成电路的一个例子中，上述第3动态电路，包括：第1n型晶体管，在栅极上接收上述第3时钟脉冲信号；第2n型晶体管群，源极与上述第1n型晶体管的漏极公共连接；以及第3n型晶体管群，源极与上述第2n型晶体管群的漏极公共连接；上述第2n型晶体管群的栅极电位中的至少1个栅极电位被设定为电源电位，其他栅极电位被设定为接地电位；上述第3n型晶体管群的栅极，分别与上述多个选择信号的任一个连接，上述第3n型晶体管群的漏极，与上述第3输出结点公共连接；上述第3动态电路的上述第3输出结点的反相结点与上述第2动态电路连接；上述第4动态电路，除了与上述第3输出结点连接外，还与上述第2n型晶体管群的公共连接的漏极的反相结点连接；上述第2动态电路，当使电荷对上述第3输出结点的反相结点充电、且保持了上述第4动态电路的上述第4输出结点的电荷时，使上述第2动态电路的上述第2输出结点的电荷放电；当保持上述第3输出结点的反相结点的电荷、且上述第4输出结点的电荷进行了放电时，保持上述第2输出结点的电荷。 

在本发明的半导体集成电路的一个例子中，上述第3动态电路，包括：第1n型晶体管，在栅极上接收上述第3时钟脉冲信号；和第 3n型晶体管群，源极公共连接；上述第3n型晶体管群的栅极，分别与上述多个选择信号的任一个连接，上述第3n型晶体管群的漏极，与上述第3输出结点公共连接；上述第4动态电路，当保持了上述第3输出结点的电荷时，使上述第4输出结点的电荷放电；当上述第3输出结点的电荷进行了放电时，保持上述第4输出结点的电荷。 

在本发明的半导体集成电路的一个例子中，上述第3动态电路，还包括：第1p型晶体管，在栅极上接收上述第3时钟脉冲信号，漏极与上述第3n型晶体管群的源极连接；和第2p型晶体管，在栅极上接收上述第3时钟脉冲信号，源极与上述第3n型晶体管群的漏极连接且漏极与上述第3n型晶体管群的源极连接。 

在本发明的半导体集成电路的一个例子中，对上述第1输出结点进行充电的电荷，由上述第3输出结点供给。 

在本发明的半导体集成电路的一个例子中，对上述第2输出结点进行充电的电荷，由上述第1输出结点供给。 

在本发明的半导体集成电路的一个例子中，对上述第4输出结点进行充电的电荷，由上述第1输出结点供给。 

在本发明的半导体集成电路的一个例子中，上述第1动态电路，包括：第1p型晶体管，栅极与上述第1动态电路的上述第1输出结点的反相输出连接；和第2p型晶体管，栅极与上述第1时钟脉冲信号连接；上述第1p型晶体管与上述第2p型晶体管串联连接，其中一个p型晶体管的源极与电源连接，另一个p型晶体管的漏极与上述第4输出结点或上述第2输出结点连接。 

在本发明的半导体集成电路的一个例子中，上述第2n型晶体管群的栅极中的至少1个栅极的电位，通过电位设定晶体管与电源电位连接，上述第2n型晶体管群和上述电位设定晶体管，配置在同一个标准单元内。 

在本发明的半导体集成电路的一个例子中，上述电位设定晶体管，是其漏极与上述第2n型晶体管群的栅极中的至少1个栅极连接的上述p型晶体管；在上述同一个标准单元内，包括源极接地且漏 极和栅极与上述电位设定晶体管连接的n型晶体管。 

本发明的另一种半导体集成电路，包括2个上述的半导体集成电路，其特征在于：各第1n型晶体管的源极和漏极分别互相公共地连接，各第1p型晶体管的源极和漏极分别互相公共地连接， 

本发明的另一种半导体集成电路，包括2个上述的半导体集成电路，其特征在于：使用各上述输出电路形成逻辑电路。 

在本发明的半导体集成电路的一个例子中，由各上述输出电路所具有的上述第1p型晶体管的漏极互相公共连接的第1反相电路、接收上述第1反相电路的输出的第2反相电路构成保持电路；在构成上述第2反相电路的n型晶体管和p型晶体管之间、或上述n型晶体管和接地之间，串联地配置有分别与对应的上述第1p型晶体管共用栅极的n型晶体管。 

本发明的另一种半导体集成电路，包括上述权利要求7所述的半导体集成电路和静态型触发器，其特征在于：上述输出电路，接收上述静态型触发器的输出，输出上述所选择的数据和上述静态型触发器的输出的任一个。 

在本发明的半导体集成电路的一个例子中，扫描测试用数据被输入到上述静态型触发器。 

由上述可知，在本发明的半导体集成电路中，在附有数据选择功能的动态型触发电路内，当数据选择电路的输出信号例如为高电平时，在这之后，即使变为任何一个选择信号都没有被激活因而所有数据都没有被选择的状态，也可以检测这种状态并将上述数据选择电路的输出信号保持在高电平，因此不会产生误动作。 

另外，根据本发明的半导体集成电路，当所输入的数据和已从保持电路输出的信号的值一致时，可以强制性地将动态型触发电路的至少一部分的动作停止，因此，可以抑制无用的动作，因而可以进一步减低电力消耗。 

附图说明

图1是表示本发明实施方式1的半导体集成电路的结构的图。 

图2是表示本发明实施方式1的半导体集成电路的主要部件配置结构的概略的图。 

图3A是表示现有的半导体集成电路的主要部件结构的图，图3B是表示消除该半导体集成电路的缺点的第1提案例的图。 

图4是表示本发明实施方式1的半导体集成电路的动作时序图的图。 

图5是表示本发明实施方式2的半导体集成电路中所具有的输出电路的内部结构的图。 

图6是表示施加于该输出电路的时钟脉冲的生成电路的内部结构的图。 

图7是表示该输出电路和时钟脉冲生成电路的动作时序图的图。 

图8是表示本发明实施方式3的半导体集成电路的结构的图。 

图9是表示图1中示出的半导体集成电路的变形例的图。 

图10是表示图9中示出的半导体集成电路的主要部件的配置结构的图。 

图11是表示图9中示出的半导体集成电路的进一步的变形例的图。 

图12是表示本发明实施方式4的半导体集成电路的结构的图。 

图13是本发明实施方式4的半导体集成电路的各种信号的输入模式中的各结点的时序图。 

图14是表示本发明实施方式4的半导体集成电路的另一种输入模式中的各结点的时序图的图。 

图15是表示本发明实施方式5的半导体集成电路的结构的图。 

图16是本发明实施方式5的半导体集成电路的各种信号的输入模式中的各结点的时序图。 

图17是本发明实施方式5的半导体集成电路的另一种输入模式中的各结点的时序图。 

图18是表示本发明实施方式5的半导体集成电路的又一种输入 模式中的各结点的时序图的图。 

图19是表示本发明实施方式6的半导体集成电路的结构的图。 

图20是表示本发明实施方式7的半导体集成电路的结构的图。 

图21是表示本发明实施方式7的半导体集成电路的变形例的结构的图。 

图22是表示本发明实施方式8的半导体集成电路的结构的图。 

具体实施方式

以下，根据附图详细说明本发明的实施方式。 

(实施方式1) 

图1表示本发明实施方式1的半导体集成电路。 

在图1中，D0、D1、D2是数据，S0、S1、S2是用于分别选择上述数据D0、D1、D2的数据的选择信号，SI是扫描时的数据输入，SE是用于扫描移位动作的控制信号，SEB是扫描移位控制信号的反相信号，Q、SO是输出端子。 

图1表示的半导体集成电路，具有NOR型第1动态电路1A、NAND型第2动态电路1B、NOR型第3动态电路1C、NAND型第4动态电路1D、输出电路1E、以及保持电路1F，由上述输出电路1E和保持电路1F构成动态型触发电路。 

上述NOR型第1动态电路1A，接收上述3个数据D0～D2、3个选择信号S0～S2及第1时钟脉冲CLK1，并且具有2个p型MOS晶体管Tr1、Tr3和1个n型MOS晶体管Tr2。 

在该第1动态电路1A中，在从第1时钟脉冲CLK1的下降沿到上升沿为止的半周期即低电平的第1期间内，将所有的选择信号S0～S2控制在低电平。因此，在该第1期间内，p型晶体管Tr1导通，结点N1被预充电至电源电压Vdd，其后，在从上述第1时钟脉冲CLK1的上升沿到下降沿为止的半周期即高电平的第2期间内，p型晶体管Tr1、Tr3截止，并且n型晶体管Tr2为导通状态，任一个选择信号S0～S2都被控制在高电平。因此，在该第2期间内，上述 第1输出结点N1的电位，根据由被控制在高电平的选择信号所选定的1个数据D0～D2的值来决定。例如，当数据D0为低电平时，保持第1输出结点N1的预充电状态，因而将第1输出结点N1维持在电源电位Vdd，而当数据D0为高电平时，第1输出结点N1的电荷通过n型晶体管Tr2放电，第1输出结点N1变为接地电位。 

上述NAND型第2动态电路1B，接收第2时钟脉冲CLK2，并接收上述第1动态电路1A的第1输出结点N1的信号。进一步，该NAND型第2动态电路1B，具有2个p型MOS晶体管Tr4、Tr8和3个n型MOS晶体管Tr5～Tr7。n型晶体管Tr5，在其栅极上输入上述第1动态电路1A的第1输出结点N1的信号。 

上述第2动态电路1B，在第2时钟脉冲CLK2为低电平的第1期间内，p型晶体管Tr4导通，n型晶体管Tr7截止，因此，第2输出结点N2预充电至电源电位Vdd。其后，在第2时钟脉冲CLK2为高电平的第2期间内，上述预充电动作停止，并且n型晶体管Tr5根据上述第1动态电路1A的第1输出结点N1的电位而导通、截止。例如，当选择了低电平的数据D0时，n型晶体管Tr5截止，保持第2输出结点N2的预充电状态，而当选择了高电平的数据D0时，n型晶体管Tr5导通，第2输出结点N2的电荷通过2个n型晶体管Tr5、Tr7放电。n型晶体管Tr6，在本实施方式1中是一重要的晶体管，其功能将在后文中说明。 

上述NOR型第3动态电路1C，接收第3时钟脉冲CLK3、上述3个选择信号S0～S2及扫描移位控制信号SE，并且具有2个p型晶体管Tr9、Tr11、1个n型晶体管Tr10和1个反相器IN3。 

上述第3动态电路(非选择状态检测电路)1C，在第3时钟脉冲CLK3为低电平的第1期间内，p型晶体管Tr9导通，n型晶体管Tr10截止，因此，第3输出结点N3被预充电至电源电位Vdd。其后，在第3时钟脉冲CLK3为高电平的第2期间内，当上述3个选择信号S0～S2和扫描移位控制信号SE都为低电平时，即在数据D0～D2全部都没有被选择的状态下，保持上述第3输出结点N3的预充 电状态，并检测出该状态，而当有任一个选择信号跳变到高电平时，第3输出结点N3的电荷通过n型晶体管Tr10放电，其电位变为低电平。 

此外，上述NAND型第4动态电路1D，接收第4时钟脉冲CLK4和上述第3动态电路1C的第3输出结点N3的信号，并且具有2个p型MOS晶体管Tr12、Tr15和2个n型MOS晶体管Tr13、Tr14。在上述n型MOS晶体管Tr13的栅极上接收上述第3动态电路1C的第3输出结点N3的信号。 

上述NAND型第4动态电路1D，在第4时钟脉冲CLK4为低电平的第1期间内，p型晶体管Tr12导通，n型MOS晶体管Tr14截止，因此，第4输出结点N4被预充电至电源电位Vdd。而在第4时钟脉冲CLK4为高电平的第2期间内，相反地，p型晶体管Tr12截止，因此，上述预充电动作停止，并且n型MOS晶体管Tr14导通，因此，第4输出结点N4的电位根据n型晶体管Tr13的导通、截止来决定。即，在该第2期间内，保持着上述第3动态电路1C的第3输出结点N3的电荷，就是说，在正常动作时，当任一个选择信号S0～S2都为低电平的状态因而任何数据D0～D2都没有被选择时，第4输出结点N4的电荷，通过n型晶体管Tr13、Tr14放电，其电位变为低电平，而当由任1个选择信号S0～S2选择1个高电平状态的数据并使上述第3动态电路1C的第3输出结点N3的电荷进行了放电时，n型晶体管Tr13截止，从而保持第4输出结点N4的预充电状态。 

另外，在上述NAND型第2动态电路1B中，还具有在栅极上接收上述NAND型第4动态电路1D的第4输出结点N4的信号的n型MOS晶体管Tr6。该n型晶体管Tr6，与n型晶体管Tr5串联连接，即使该n型晶体管Tr5处于导通状态，当n型晶体管Tr6处于截止状态时第2输出结点N2的电荷也不放电，维持预充电状态。 

在本实施方式中，在NAND型第2动态电路1B中，在所有的数据D0～D2都没有被选择的状况下，当n型晶体管Tr5处于导通状态 时，需要n型晶体管Tr6已经变为截止状态，作为这种结构，控制上述n型晶体管Tr6的第3动态电路1C和第4动态电路1D，与第1动态电路1A相比具有进行高速动作的结构。例如，第3动态电路1C，从第3输出结点N3到接地的路径上的晶体管的串联级数为2级，另一方面，在第1动态电路1A中，从第1输出结点N1到接地的路径上的晶体管的串联级数为3级，由此，在动作速度上第3动态电路1C比第1动态电路1A快。另外，第3动态电路1C和第4动态电路1D，配置在比第1动态电路1A更为靠近第2动态电路1B的位置。因此，缩短了第3及第4动态电路1C、1D的第3及第4输出结点N3、N4的电位变化传送到第2动态电路1B的n型晶体管Tr6的延迟时间，从而比第1动态电路1A的第1输出结点N1的电位变化传送到第2动态电路1B的n型晶体管Tr5的延迟时间短。 

另外，为使第3动态电路1C和第4动态电路1D能以比第1动态电路1A更高的速度进行动作，也可以把对第3动态电路1C和第4动态电路1D的供电电压设定得比第1动态电路1A的供电电压高、或将构成第3动态电路1C和第4动态电路1D的MOS晶体管的阈值电压设定得比构成第1动态电路1A的MOS晶体管的阈值电压低、或将构成第3动态电路1C和第4动态电路1D的MOS晶体管的尺寸设定得比构成第1动态电路1A的MOS晶体管的尺寸大。进而，当在半导体衬底上形成STI(Shal低电平Trench Isolation元件隔离区域)时，由于担心晶体管的性能受该STI的影响而恶化，也可以采用考虑了该STI的影响的配置结构。例如，如图2所示，当在N型衬底60上形成晶体管列61时，在该晶体管列61中，用位于端部的多个晶体管构成第1动态电路1A的n型晶体管，另一方面，使用在上述晶体管列61中位于内侧的多个晶体管构成第3动态电路1C和第4动态电路1D的n型晶体管。由于采用这种结构，从而在上述N型衬底60上，将元件隔离区域(STI)65配置在晶体管列61与位于其左右的其他晶体管列62、63之间，虽然晶体管列61的端部的晶体管受该STI的影响而恶化的程度大，但配置的是不要求动作速 度快的第1动态电路1A的n型晶体管，所以其恶化的影响小。另一方面，要求快的动作速度的第3动态电路1C和第4动态电路1D的n型晶体管，由位于晶体管列61的内侧、不易受到STI的影响的晶体管构成，所以能够优良地确保其较快的动作速度。 

另外，在本实施方式中，构成为使第3动态电路1C和第4动态电路1D的动作速度比第1动态电路1A快，但本发明包含不采用这种结构的情况。例如，在图1的半导体集成电路中，对于第2动态电路1B的n型晶体管Tr7，虽然在其栅极上输入第2时钟脉冲CLK2，但也可以代替该第2时钟脉冲CLK2而输入第3动态电路1C的第3输出结点N3的信号的反相信号。在这种结构的情况下，当所有数据在第4时钟脉冲CLK4的上升沿之前都变成非选择(所有选择信号S0～S2均为低电平)时，第3输出结点N3变为高电平，n型晶体管Tr7变为截止，其后，当第4时钟脉冲CLK4变化到上升沿时，第4输出结点N4变为低电平，n型晶体管Tr6截止，因此，无需采用使第3动态电路1C和第4动态电路1D的动作速度比第1动态电路1A快的结构。 

以下，对构成上述动态型触发电路的其余部分的输出电路1E和保持电路1F进行说明。输出电路1E，接收上述第1动态电路1A的第1输出结点N1的信号和上述第2动态电路1B的第2输出结点N2的信号，并且具有反相器IN4、NOR电路NOR1、第1p型MOS晶体管Tr20、以及3个n型MOS晶体管Tr21、Tr22、Tr23，p型MOS晶体管Tr20的漏极与第1n型晶体管Tr21的漏极相互连接而构成第7输出结点N7。在上述p型MOS晶体管Tr20的栅极上，接收上述第2动态电路1B的第2输出结点N2的信号。另外，NOR电路NOR1，具有2个p型晶体管Tr24、Tr25和1个n型晶体管Tr26，并接收上述第1动态电路1A的第1输出结点N1的信号和由上述反相器IN4将上述第2动态电路1B的第2输出结点N2的信号反相后的信号，其输出作为第6输出结点N6而输入到第1n型晶体管Tr21的栅极。 

因此，在上述输出电路1E中，在上述第2动态电路1B的第2 输出结点N2为低电平状态且上述第1动态电路1A的第1输出结点N1为高电平状态下，p型晶体管Tr20导通，n型晶体管Tr21截止，因此，第7输出结点N7被预充电至电源电位Vdd，其电位变为高电平。另一方面，在上述第2输出结点N2为高电平状态且上述第1输出结点N1为低电平状态下，p型晶体管Tr20截止，n型晶体管Tr21导通，因此，第7输出结点N7的放电，其电位变为低电平。 

在上述输出电路1E中，第2n型晶体管Tr22，在其栅极上输入上述NAND型第4动态电路1D的第4输出结点N4的信号，其源极接地，其漏极与上述n型晶体管Tr21的源极连接。该n型晶体管Tr22，当第7输出结点N7的电位为高电平时，即使因上述第1动态电路1A的第1输出结点N1的电位降低而使NOR电路NOR1的输出(第6输出结点N6)变为高电平从而使n型晶体管Tr21导通，也仍然维持该n型晶体管Tr22的截止状态，因此能防止第7输出结点N7的电位误动作变为低电平，并能防止穿透电流流过。 

接着，对保持电路1F进行说明。该保持电路1F，起着反馈缓冲器的作用，具有在输入侧与上述输出电路1E的第7输出结点N7连接的第1反相器IN5、在输入侧连接了第1反相器IN5的第2反相器IN6。该第2反相器IN6，输出侧连接到上述第7输出结点N7。进而，保持电路1F，还具有串联地配置在构成上述第2反相器IN6的第1p型MOS晶体管Tr27和第1n型MOS晶体管Tr28之间的第2n型MOS晶体管Tr29、延迟单元59。上述2个反相器IN5、IN6，保持上述输出电路1E的第7输出结点N7的电位，该保持电位由反相器IN7反相后从输出端子Q输出到外部。上述第1反相器IN5的输出，由延迟单元59延迟了设定时间后从输出端子SO输出到外部。 

在上述保持电路1F中，n型MOS晶体管Tr29，在其栅极上输入上述第2动态电路1B的第2输出结点N2的信号，其漏极与p型晶体管Tr27的漏极连接，其源极与n型晶体管Tr28的漏极连接。该n型晶体管Tr29具有如下的功能。即，当输出电路1E的第7输出结点N7为低电平时，该输出结点N7处于通过第2反相器IN6的 n型晶体管Tr28接地的状态，但当第2动态电路1B的第2输出结点N2开始从高电平跳变到低电平后，输出电路1E的p型晶体管Tr20导通，因而第7输出结点N7开始预充电至电源电压Vdd。这时，n型晶体管Tr29，因上述第2输出结点N2的低电平状态而截止，从第7输出结点N7通过n型晶体管Tr28接地的路径被切断，促进了第7输出结点N7的预充电动作。 

以下，根据图4的时序图说明本实施方式的半导体集成电路的动作。此外，为简化说明，对第1～第4各时钟脉冲CLK1～CLK4都是同一时钟脉冲CLK的情况进行说明。 

首先，在时钟脉冲CLK的第1周期内，数据D0在时钟脉冲CLK的上升沿前后的数据有效期间(满足准备、保持时间的时间)为高电平，当过了数据有效期间后，变为低电平。其他数据D1、D2为高电平、选择信号S0在数据有效期间内为低电平，当过了该数据有效期间后变为高电平。其他选择信号S1、S2为低电平。因此，在该第1周期内，处于任何一个数据D0～D2都处于未被选择的状态。 

在该状态下，在数据有效期间内，第1动态电路1A的第1输出结点N1为高电平，因此，在第2动态电路1B中，n型晶体管Tr5导通。其结果是，在图3A所示的现有例中，当第2输出结点N2为高电平时，却误动作为低电平，因而出现了本来要从触发电路输出“高电平”信号但却错误地输出了“低电平”信号的问题。 

但是，在本实施方式中，第3动态电路1C的第3输出结点N3为高电平，第4动态电路1D的第4输出结点N4在时钟脉冲CLK的上升沿后变为低电平，因此，在第2动态电路1B中，在上述n型晶体管Tr5导通前的阶段，n型晶体管Tr6截止，从而能防止第2输出结点N2误动作为低电平并保持在高电平。因此，在输出电路1E中，第7输出结点N7保持为低电平，因而从保持电路1F输出正确的高电平信号。 

另一方面，当输出电路1E的第7输出结点N7保持在高电平时，在时钟脉冲CLK的上升沿之后，例如，假定选择信号S0为高电平， 则即使第1动态电路1A的第1输出结点N1变为低电平(在图中未表示)，在输出电路1E中第6输出结点N6也将变为高电平，因而n型晶体管Tr21导通，但由于n型晶体管Tr22截止，第7输出结点N7不接地，从而能保持第7输出结点N7的高电平状态。另外，上述n型晶体管Tr22的截止动作的原因在于，即使第3动态电路1C的第3输出结点N3随着选择信号S2跳变到高电平而变为低电平，第4动态电路1D的第4输出结点N4也仍保持在低电平。 

另外，在图4中表示在时钟脉冲CLK的第2周期内数据D0为低电平、D1、D2为高电平、选择信号S0为高电平、其他选择信号S1、S2为低电平的情况，即选择了数据D0的状态。 

在本实施方式中，采用的是如图3B所示的不在时钟的前级附加OR电路和锁存电路的结构，所以无需进行选择信号的准备，能提供进行高速动作的动态型触发电路。 

另外，在以上的动作说明中，对于第1～第4各时钟脉冲CLK1～CLK4，说明了分别为时间相同的同一时钟脉冲的情况，但在各时钟脉冲的相位上也可以有一些差别。在这种情况下，最好是第1时钟脉冲CLK1超前于第2时钟脉冲CLK2。而对第3时钟脉冲CLK3和第4时钟脉冲CLK4来说，则最好超前于第1时钟脉冲CLK1和第2时钟脉冲CLK2。 

另外，也可以不将输入到第2动态电路1B的时钟脉冲CLK2的延迟值设定为预定值，而是根据第3动态电路1C的时钟脉冲CLK3生成上述时钟脉冲CLK2。这时的电路结构示于图9。在图9中，另外设置了一个动态电路A1，在该动态电路A1中，具有与图1所示的第1动态电路1A的n型MOS晶体管的串联级数相同的n型MOS晶体管串联电路，将多个该串联电路并联连接的并联电路部的结构，除扫描信号SE的输入结构外，与第1动态电路1A相同。该另外设置的动态电路A1的输出A1-1，由反相器IN10反相后，输入到第2动态电路1B的n型晶体管Tr7。 

在上述图9所示的另外设置的动态电路A1中，还包含着从输入 到图1的第3动态电路1C的时钟脉冲CLK3生成输入到第4动态电路1D的时钟脉冲CLK4的时钟脉冲生成电路A2。该时钟脉冲生成电路A2，构成为使数据等的多级输入栅群的结电容部看上去与上述动态电路A1的输出点A1-1等效，其输出A2-1，由反相器IN11反相后，输入到第4动态电路1D的n型晶体管Tr14。在该时钟脉冲生成电路A2中，还设有由p型MOS晶体管Tr40构成的预充电电路A2-2。该预充电电路A2-2，具有对上述时钟脉冲生成电路A2的输出点A2-1进行预充电的功能，在其p型晶体管Tr40的栅极上输入的时钟脉冲是输入到上述第3动态电路1C的时钟脉冲CLK3。上述动态电路A 1的输出点A1-1和上述时钟脉冲生成电路A2的输出点A2-1的放电时的延迟差，反映在输入选择信号S0～S3的各n型晶体管的电流差上，由上述反相器IN11补偿该延迟差，由此可以实现可靠的动作。 

另外，在图1的电路中，除选择信号SE外，当其他选择信号S0～S3的任一个进行了多重输出时，如动态电路A1跳变的速度比动态电路1A快，则输出有可能变为是不确定的。但是，在图9中，在动态电路A1内，与输入选择信号SE、S0～S3的晶体管串联连接的5个NMOS晶体管Ts1～Ts4，其栅极都接地，使其为非导通状态。因此，从结点A2-1到接地的放电电流通路，是通过使栅极固定于电源电位Vdd的NMOS晶体管Ts5的1条通路，所以，与动态电路1A相比动态电路A1跳变得慢，其结果是，输出到输出端子Q的数据，成为从数据D0～D3中所选定的数据的OR输出。这种结构，例如在扫描测试时期望值不会变成不确定的，因此是有效的。 

在图10中表示上述图9所示的半导体集成电路的配置结构例。在图10中，按上下的配置关系配置有第1动态电路1A的选择信号S0～S3的输入用n型晶体管和数据D0～D3的输入用n型晶体管的电路部、构成上述图9所示的动态电路A1的选择信号S0～S3的输入用n型晶体管的电路部。根据这种结构，可以减小输入引脚的配线电容，并且还可以使上述2个电路部互相靠近，所以，具有既可 以减小这两个动态电路1A、A1之间在制造过程中的偏差分量又可以减小电压变化分量或温度变化分量的优点。另外，在由多个n型晶体管构成的选择信号或数据的输入电路部的配置上，当制定选择信号或数据的输入数不同的配置方案时，如果先做出输入数最多的配置结构，则输入数比其少的配置结构的制作，只需减少图10的左侧部的n型MOS晶体管即可，因而还可以减少配置工时数。 

另外，动态电路1A的晶体管Tr91，起着保持器的作用，用于保持结点N1的电荷。这里，上述晶体管Tr91的源极，最好与动态电路A1的晶体管Tr93的漏极(结点N20)连接。其原因是，按照这种方式，例如，与将上述晶体管Tr91的源极与动态电路1A的晶体管Tr94的漏极连接的情况相比，结点N1的信号跳变速度将变为高速。这是由于上述动态电路A1的晶体管Tr93的漏极电容不会影响到结点N1。另外，对动态电路1B的晶体管Tr92也是同样的。 

此外，当要输入的数据数非常多时，可以考虑将这些数据分为2组。例如，在图11所示的半导体集成电路中，设有图9中示出的第1～第4动态电路1A～1D、A1的一组和结构与上述相同的第1～第4动态电路1A′～1D′、A1′的另一组。于是，当数据数为2N时，对其中一组输入数据D1～SN，而对另一组则输入数据SDN+1～D2N。这两组并行地输入到图1所示的输出电路1E的n型晶体管Tr20、Tr21的栅极。进而，还附加了用于检测动态电路A1的输出A1-1、A 1-1′之间的一致和时钟脉冲生成电路A2的输出A2-1、A2-1′之间的一致的选择信号一致检测电路1J，该检测电路1J，连接到图1所示的输出电路1E的n型晶体管Tr22的栅极。根据这种结构，各组的第1动态电路1A、1A′的第1结点N1、N1′的电容，为只有1组时的一半的值，因此，可以实现动作的高速化。 

(实施方式2) 

以下，说明本发明的实施方式2。本实施方式，如图5所示，对图1所示的输出电路1E进行了修改。 

即，图5所示的输出电路1G，由差动电路70构成。如具体地说 明，则差动电路70具有1对差动输入端子70a和70b、1对差动输入端子70c、70d，并具有交叉链接的2个上述p型晶体管Tr30、Tr31及2个n型晶体管Tr32、Tr33、在栅极与上述1对差动输入端子70a、70b连接的1对差动信号输入用的2个n型晶体管Tr34、Tr35。将上述1对差动输入端子70c、70d连接到其中一个p型晶体管Tr30与n型晶体管Tr32的连接点、并连接到另一个p型晶体管Tr31与n型晶体管Tr33的连接点。该1对差动输入端子70c、70d，是图1中的半导体集成电路的输出端子Q及其反相输出端子NQ。 

在上述的一个差动输入端子70a上，接收图1所示的第2动态电路1B的第2输出结点N2的信号。另一方面，在另一个差动输入端子70b上连接有OR电路71。由反相器72将上述第2动态电路1B的第2输出结点N2的信号反相后的信号、和上述第1动态电路1A的第1输出结点N1的信号，输入到该OR电路71。 

将由n型MOS晶体管构成的控制晶体管Tr36连接到上述差动信号输入用的2个n型晶体管Tr34、Tr35的源极即第9结点N9。该控制晶体管Tr36，其源极接地，其漏极连接到上述第9结点N9，在其栅极上，接收作为控制信号的、由图6所示的时钟脉冲生成路1H生成的第5时钟脉冲信号CLK5。 

对上述时钟脉冲生成路1H的内部结构进行说明。在图6中，时钟脉冲生成电路(信号生成电路)1H，具有以与第1时钟脉冲CLK1相同的周期生成短脉冲信号的短脉冲生成电路75、NAND电路NAND11。上述短脉冲生成电路75，具有用于将第1时钟脉冲CLK1反相的反相器IN10、接受上述第1时钟脉冲CLK1和上述反相器IN10的输出的NAND电路NAND10、用于对该NAND电路的输出进行反相的反相器IN11。此外，上述NAND电路NAND11，接收上述反相器IN11的输出、和上述图1所示的第4动态电路1D的第4输出结点N4的信号。上述NAND电路NAND11的输出，即为第5时钟脉冲CLK5，将该时钟脉冲CLK5作为控制信号输入到图5所示的差动电路70的一个差动信号输入用的n型晶体管Tr36。 

图6所示的时钟脉冲生成路1H，如图7所示，在第1时钟脉冲CLK1的第1周期内，例如，当选择信号S1为高电平而选择了数据D1时，由于在该期间的初期第4动态电路1D的第4输出结点N4的信号为高电平，当其后由短脉冲生成电路75生成短脉冲时，在该时刻第5时钟脉冲CLK5从高电平跳变到低电平，然后，随着上述短脉冲的结束，第5时钟脉冲CLK5从低电平跳变到高电平。这时，控制晶体管Tr36，在上述第5时钟脉冲CLK5从低电平跳变到高电平的过程中导通，从而将差动输入信号放大后输出。在其他状态下，控制晶体管Tr36维持截止状态。因此，在第5时钟脉冲CLK5为高电平的状态下，输出电路70起着保持数据的锁存作用。根据这种结构，当具有图5所示的输出电路1G时，在其后级不需要图1所示的保持电路1F。 

在图5中，在输出电路1G内，与上述控制晶体管Tr36并联地配置一个n型晶体管Tr37。该n型晶体管(电阻元件)Tr37，源极接地，栅极和漏极连接到上述差动电路70的第9结点N9。上述第9结点N9，在第5时钟脉冲CLK5为低电平的状态下有可能因漏泄电流而使电位上升，但上述n型晶体管Tr37有电阻元件的作用，可以抑制和防止电位的上升，因此，将第9结点N9保持在最佳的电位状态。其结果是，1对差动输入用的2个n型晶体管Tr34、Tr35的源极-漏极间的电位，保持获得适当增益的最佳的电位差，因此，能够良好地维持输出电路1G的预期的高速动作。 

在本实施方式中，差动电路70在输入差动信号间的电位差小的状况下快速地将其放大后输出，因此与上述实施方式1的输出电路1E进行的数据保持相比是高速的。 

(实施方式3) 

图8表示本发明实施方式3的半导体集成电路。 

本实施方式，与图1所示的半导体集成电路相比，NOR型的第1动态电路2A和NOR型的第3动态电路2C结构不同，至于第2动态电路1B和第4动态电路1B、1D、输出电路1E及保持电路1F， 与实施方式1相同。 

在上述第1动态电路2A中，p型晶体管Tr1和n型晶体管Tr2串联连接，并且将在栅极上接受数据D的n型MOS晶体管Tr80、在栅极上接受输出信号Q的反相信号NQ的另一个n型MOS晶体管Tr81连接到该串联电路。因此，在该第1动态电路2A中，第1输出结点N1的电位，基本上根据数据D的值决定，当从输出端子Q输出该数据D时，由其反相信号NQ为下一个数据D的数值变化做准备。 

另外，在第3动态电路(一致检测电路)2C中，具有EXNOR(“同”)电路EXNOR1。该EXNOR电路，接收数据D、输出信号Q及两者的反相信号ND、NQ，在第3时钟脉冲CLK3的上升沿之后，仅当数据D和输出信号Q一致时，将第3输出结点N3设定为电源电位Vdd。因此，当数据D和输出信号Q一致时，在第4动态电路2D中，n型晶体管Tr13导通，第4输出结点N4的电荷放电，其结果是，在第2动态电路2B中，n型晶体管Tr6截止。 

根据以上的结构，在动态NAND电路2D中，当数据D和输出信号Q的值相同时，其输出结点N4跳变至低电平，强制性地使第2动态电路2B的n型晶体管Tr6截止，所以，可以将以后的第2动态电路2B输出电路1E及保持电路1F的动作停止。因此，能够防止这些电路2B、1E及1F的无用动作，能够减少半导体集成电路的电力消耗。 

另外，如实施方式1所示的各动态电路的物理配置、各晶体管的尺寸和阈值电压特性、对这些电路的供电电压等，在本实施方式3中，当然也可以采用与实施方式1相同的结构，此外，对于输出电路1E，也可以采用上述实施方式2所示的差动型输出电路1G，在这种情况下，当然能实现高速性。 

另外，在本实施方式中，给出了触发器的例子，但是，例如也可以是，通过使结点N2的电位为输出信号来做成锁存电路。在这种情况下，保持电路1F不需要输出信号，或者不需要设置。 

(实施方式4) 

图12是本发明的另一种多输入触发器的电路图。与图1、图9相比，在以单一的时钟脉冲信号CLK1进行动作这一点上存在不同。进而，与图1、图9所记载的电路的不同点还在于，具有p型MOS晶体管12B、p型MOS晶体管12C。 

在图1、图9中为源极连接到电源并对结点N2、N4进行充电的p型MOS晶体管(图1中的晶体管Tr4、Tr12)，但在图12的电路中则分别在结点N1、N2之间及结点N1、N4之间插入有连接了源极、漏极的p型MOS晶体管Tr12B、Tr12C。p型MOS晶体管Tr12B的栅极连接到结点A1-2，p型MOS晶体管Tr12C的栅极连接到结点A2-3。由于该电路只采用1个系统的时钟脉冲信号，能降低电力消耗。此外，尽管只采用1个系统的时钟脉冲信号，但仍具有不产生误动作的特征。 

图13和图14表示了上述图12所示电路中的端子SI、D[1]～D[N-1]与端子D[N]的信号输入模式不同、或端子SE、S[1]～S[N-1]与端子S[N]的信号输入模式不同的情况下的各结点电压与时间的关系。进一步，在图13和图14中还一并记载了图1、图9的电路中在晶体管对称恶化的情况下并且以单一时钟脉冲信号驱动而产生误动作时的波形，虚线表示采用了图12的电路的情况，实线表示采用了图1、图9的电路的情况。 

对照图12进行说明。在图13中，在时钟脉冲信号CLK1跳变到高电平的时刻，端子D[1]～D[N-1]、SI、S[1]～S[N]、SE的信号输入全部都满足所需的准备和保持时间并且均为低电平(低电平)。另外，只有端子D[N]满足所需的准备和保持时间并且为高电平。其后，在时钟脉冲信号CLK1为高电平的期间，仅端子S[N]从低电平跳变到高电平。于是，结点A1-1和结点N1跳变到低电平，结点N6变为高电平。如与图1、图9同样地构成p型MOS晶体管12C，则在这之后当时钟脉冲信号CLK1从高电平跳变到低电平时，通过p型MOS晶体管12C将电源电压Vdd供给到结点N4，使结点N4变 为高电平。其结果是，有可能结点N4和结点N6的高电平期间重叠。若结点N4和结点N6的高电平期间重叠，则晶体管Tr21、Tr22这两者都变为导通状态，因而从结点N7释放电荷，结点N7原本必须保持高电平，但相反却跳变到低电平了，因此有可能输出端子Q进行误动作。该问题的原因在于：没有特别地在控制结点N4的充电和结点N1的充电的电路上采取对策，因此，由于分别对结点N4、N1进行充电的p型MOS晶体管元件的偏差，将使结点N4一方过早地充电，从而引起误动作。 

但是，在图12的电路中，p型MOS晶体管12C的漏极和源极之间的电流特性，一直到p型MOS晶体管12C的漏极和源极之间的电压达到阈值Vtp附近，相对于漏极和源极之间的电压都呈现线性特性。此外，在对p型MOS晶体管12C的衬底电压和源极电压进行了比较时，由于衬底电压高，所以p型MOS晶体管12C的作用就如同一个非常高的电阻元件一样。就是说，很容易使结点N1先充电，然后结点N4再充电，所以，结点N4变为高电平的时刻延迟，结点N4、N6同时变为高电平的可能性将降低。 

进一步，对照图12进行说明。在图14中，在时钟脉冲信号CLK1跳变到高电平的时刻，端子S[N]满足所需的准备和保持时间并且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N]、SI的信号输入满足所需的准备和保持时间并且均为低电平。其后，在时钟脉冲信号CLK1为高电平的期间，仅端子D[N]从低电平跳变到高电平。于是，结点N1从高电平跳变到低电平。如与图1、图9同样地构成p型MOS晶体管12B，则在这之后当时钟脉冲信号CLK1从高电平跳变到低电平后，结点N1、N2被充电，但是，若结点N1在结点N2之后充电，则结点N2变为高电平，而结点N1为低电平，所以，结点N6变为高电平，因而在结点N7上产生假信号(Glitch)。如该假信号被传送到输出端子Q，则有可能引起误动作。 

但是，在图12的电路中，采用p型MOS晶体管12B，p型MOS晶体管12B的漏极和源极之间的电流特性，一直到p型MOS晶体管 12B的漏极和源极之间的电压达到阈值Vtp附近，相对于漏极和源极之间的电压都呈现线性特性。此外，在将p型MOS晶体管12B的衬底电压和源极电压进行了比较时，由于衬底电压高，所以p型MOS晶体管12B的作用就如同一个非常高的电阻元件一样。就是说，如果结点N1不变为高电平，结点N2就不会变为高电平，因此结点N6不会变为高电平，因而可防止误动作。 

如上所述，通过将p型MOS晶体管12B的源极、漏极分别连接到结点N1、N2并将p型MOS晶体管12C的源极、漏极分别连接到结点N1、N4，能唯一地决定结点N1、N2间的充电顺序、结点N1、N4间的充电顺序，而不受p型MOS晶体管的器件尺寸的制造偏差的影响，因此可以实现更稳定的电路结构。 

图12的特征还在于，在动态电路A1中，MOS晶体管AN、A3～AN-1(在图9中直接连接于电源、接地的MOS晶体管)的栅极与电路12A的2个输出连接。 

在上述电路12A中，具有n型MOS晶体管12A-1、p型MOS晶体管12A-2和另一个n型MOS晶体管12A-3。上述p型MOS晶体管(电位设定晶体管)12A-2，其漏极与上述第2n型晶体管群A3～AN中的1个n型晶体管AN的栅极连接，并将该n型晶体管AN的栅极电位设定为电源电位。此外，n型MOS晶体管12A-3，其源极接地，其栅极和漏极与上述电位设定晶体管12A-2的栅极连接。 

如进行微细化工艺，则使栅极氧化膜的厚度变薄，栅极的ESD耐受性减弱，因此，在图9所示的电路中，当对电源或地施加过电压时，由于阻抗低，栅电极被击穿的可能性增大，MOS晶体管很容易损坏。但是，如图12所示，通过设置电路12A，通过MOS晶体管的源极、漏极之间的电阻来连接栅极，因此与电源、接地的阻抗提高，MOS晶体管就很难被损坏。 

另外，该电路12A，最好作为多输入触发器的一部分，与在栅极上接收该电路12A的输出而动作的第2n型晶体管群A3～AN配置在同一个标准单元内。其原因是，在这种多输入触发器中，输入端子 多，标准单元之间的配线连接变得复杂。假如不将电路12A配置在该单元内，则必须将电路12A这样的单元设置在其他某处，因此必须用配线与多输入触发器连接，这将使标准单元之间的配线杂乱度变得更为复杂。另外，通常，标准单元之间的配线，大多通过自动配置配线进行，因此，所进行的配线有可能无意地使电路12A的输出受到交叉干扰的影响。当交叉干扰噪声施加于电路12A的输出时，有可能使具有多输入选择功能的触发电路产生误动作，所以，在考虑到交叉干扰的影响后，最好尽可能地配置在其标准单元内。 

另外，在本电路12A中，虽然与n型MOS晶体管12A-1的栅极连接的结点是p型MOS晶体管12A-2的漏极，但为了减少元件，也可以按照与MOS晶体管12A-2、12A-3相同的结构另外准备1个p型MOS晶体管，将该p型MOS晶体管的漏极和栅极公共连接，并将其信号线与n型MOS晶体管12A-1的栅极连接。 

另外，如果将上述电路12A配置在位于图10下部的左右的n型MOS晶体管的更靠下的一端，则无需延长电路A1和结点N1的配线即可与后级连接，如果图12的电路是标准单元，则由于将N阱区(NWELL)、P阱区(PWELL)重新配置在下端，因此无需考虑下侧的单元间邻接边界的不同阱区边界的距离限制即可进行配置。 

(实施方式5) 

图15表示本发明的另一种触发电路的电路图。 

与图1、图9的不同点在于，用单一的时钟脉冲信号CLK1进行动作。进一步，与图1、图9所记载的电路的不同之处是第2动态电路1E内的电路部13B、动态电路1D内的电路部13C及动态电路1A内的电路部13A。在图1中，是将源极与电源连接、且对结点N2、N4的动态结点部进行充电的1个p型MOS晶体管元件(图1中为晶体管Tr4、Tr12)，但在图15的电路中则对用于充电的p型MOS晶体管的漏极还插入另外的p型MOS晶体管(p型MOS晶体管13B1、p型MOS晶体管13C1)，并通过其源极、漏极与各结点N2、N4连接。p型MOS晶体管13B1的栅极、p型MOS晶体管13C1的 栅极，与结点N1的反相电路INV13的输出连接。进而，在图11中将p型MOS晶体管13A的源极与电源连接，但在图15中与结点A1-1连接。因此，由于该电路只采用1个系统的时钟脉冲信号，因此能降低耗电量，此外，尽管只采用1个系统的时钟脉冲信号，但仍具有不产生误动作的特征。 

另外，在图15中，在第3动态电路A1内，具有n型晶体管(第1n型晶体管)Tr40。该n型晶体管Tr40，在其栅极上接收时钟脉冲信号，并将多个n型晶体管(第2n型晶体管群)A3～AN的源极与其漏极公共连接。进一步，将多个n型晶体管(第3n型晶体管群)A20～AK的公共源极与上述第2n型晶体管群A3～AN的公共漏极连接。在上述第2n型晶体管群A3～AN中的1个n型晶体管AN的栅极上连接预定的电源，将其栅极电位设定为电源电位。此外，其他的n型晶体管群A3～A5的栅极全部接地，将其栅极电位设定为接地电位。在上述第3n型晶体管群A20～AK的栅极上，分别接收上述的多个选择信号S[1]～S[N]，上述第3n型晶体管群A20～AK的漏极与第3输出结点N3公共连接。 

上述第3动态电路A1的上述第3输出结点N3(N3＝A1-1)的反相结点A1-2，与第2动态电路1E连接，除上述第3输出结点N3外还将上述第2n型晶体管群A3～AN的公共漏极的结点A2-1的反相结点A2-2与上述第4动态电路1D连接。 

图16和图17表示当该图15中记载的电路的端子D[1]～D[N-1]和端子D[N]之间、及端子S[1]～S[N-1]和端子S[N]之间的信号输入模式不同时各结点电压与时间的关系。进而，在图16和图17中还一并记载了当图9的电路中在晶体管对称恶化的情况下以单一时钟脉冲信号驱动时产生误动作的波形，虚线表示采用了图15的电路的情况，实线表示采用了图9的电路的情况。 

对照图15进行说明。在图16中，在时钟脉冲信号CLK1跳变到高电平的时刻，端子S[1]～S[N]的输入信号全部都满足所需的准备和保持时间并且均为低电平。其后，在时钟脉冲信号CLK1为高电 平的期间，仅端子S[N]从低电平跳变到高电平。于是，结点A1-1和结点N1跳变到低电平，结点N6变为高电平。如与图1或图9相同地构成电路13C，则在这之后当时钟脉冲信号CLK1从高电平跳变到低电平时，通过p型MOS晶体管13C1、13C2将电源电压Vdd供给结点N4，使结点N4变为高电平。其结果是，有可能结点N4和结点N6的高电平期间重叠。若结点N4和结点N6的高电平期间重叠，则晶体管Tr21、Tr22这两者都变为导通状态，从结点N7抽出电荷，结点N7原本必须保持高电平，但相反却跳变到低电平了，因此，有可能使输出端子Q进行误动作。这是由于没有在控制结点N4的充电和结点N1的充电的电路上专门地采取对策，因此，由于分别对结点N4、N1进行充电的p型MOS晶体管元件的偏差，将使结点N4的一方过早地充电，就会引起误动作。 

但是，在图15的电路中，如果结点N1的反相电路INV13的输出电位不在从电源电压Vdd减去电路13C中的p型MOS晶体管13C 1的阈值电压后的差值以下，则电路13C不接通，所以，很容易使结点N1先充电，然后再对结点N4充电。因此，可以降低结点N4、N6同时变为高电平的可能性。 

进而，对照图15进行说明。在图17中，在时钟脉冲信号CLK1跳变到高电平的时刻，端子S[N]满足所需的准备和保持时间并且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N]、SI的输入信号满足所需的准备和保持时间并且均为低电平。其后，在时钟脉冲信号CLK1为高电平的期间，仅端子D[N]从低电平跳变到高电平。于是，结点N1从高电平跳变到低电平。其后，当时钟脉冲信号CLK1从高电平跳变到低电平时，在图1的电路中，结点N1和N2被充电，但若其顺序为结点N1在结点N2之后充电，则结点N2变为高电平，而结点N1变为低电平。所以，结点N6变为高电平，在结点N7上将产生假信号(Glitch)。如该假信号被传送到输出端子Q，则引起误动作。 

但是，在图15的电路中，如果结点N1的反相电路INV13的输 出电位不在从电源电压Vdd减去电路13B中的第1p型晶体管13B 1的阈值电压后的差值以下，则结点N2不会被充电，所以，因为结点N1还没变为高电平，结点N2就不会变为高电平。就是说，结点N6不会变为高电平，能防止误动作。 

进而，在图18中，当时钟脉冲信号CLK1跳变到高电平的情况下，端子D[N]、S[N]满足所需的准备和保持时间并且为高电平，端子S[1]～S[N-1]、SE、D[1]～D[N-1]、SI的输入信号满足所需的准备和保持时间并且均为低电平。其后，在时钟脉冲信号CLK1为高电平的期间，端子D[N]从低电平跳变到高电平。在这之后，时钟脉冲信号CLK1从高电平跳变到低电平。这时，结点A1-1和结点N1被充电，但是，由于其p型MOS晶体管的偏差，将使结点N1先达到n型MOS晶体管阈值电压Vtn。在这种情况下，将在结点N2上流过穿透电流，在结点N2上产生假信号(Glitch)。如该假信号被传送到结点N7，则输出端子Q将进行误动作。 

但是，在图15的电路中，由于在结构上将n型MOS晶体管13A的源极与结点A1-1连接，p型MOS晶体管13A的漏极和源极之间的电流特性，一直到p型MOS晶体管13A的漏极和源极之间的电压达到阈值Vtp附近，相对于漏极和源极之间的电压都呈现线性特性。此外，在将p型MOS晶体管13A的衬底电压和源极电压进行了比较时，由于衬底电压高，所以p型MOS晶体管13A的作用就如同一个非常高的电阻元件一样。所以，使结点A1-1先被充电，然后再开始对结点N 1充电。因此，在n型MOS晶体管1E-1的栅极电压降低到阈值电压以下之后，很容易使n型MOS晶体管1E-2的栅极电压达到阈值电压以上，所以结点N2的穿透电流很难流过，因而在结点N7上不会产生假信号。进而，在图15中，p型MOS晶体管13B2的栅极、p型MOS晶体管13C2的栅极，与时钟脉冲信号CLK1连接。 

因此，在图12的电路中，如果结点A1-2没有达到电压(Vdd-Vtp)以上，结点N2就不开始放电，但在图15中，当时钟脉冲信号CLK1 达到电压(Vdd-Vtp)以上时，结点N2变为放电状态，所以具有能够以比图12更高的速度进行结点N2的动作的优点。 

如上所述，通过分别将p型MOS晶体管13B2的源极与电源连接、将p型MOS晶体管13B2的漏极与p型MOS晶体管13B1的源极连接、将第1p型MOS晶体管13B1的漏极与结点N2连接、将第2p型MOS晶体管13B2的栅极与时钟脉冲信号CLK1连接、将p型MOS晶体管13B 1的栅极与结点N1的反相电路INV13的输出连接、进而将p型MOS晶体管13C2的源极与电源连接、将p型MOS晶体管13C2的漏极与p型MOS晶体管13C1的源极连接、将p型MOS晶体管13C 1的漏极与结点N4连接、将p型MOS晶体管13C2的栅极与时钟脉冲信号CLK1连接、将p型MOS晶体管13C1的栅极与结点N1的反相电路INV13的输出连接、进而将p型MOS晶体管13A的源极与结点A1-1连接，可以唯一地决定结点A1-1和结点N1的充电顺序、结点N1、N2间的充电顺序、结点N1、N4间的充电顺序，而不受p型MOS晶体管的器件尺寸的制造偏差的影响，因此可以实现更稳定的电路结构。 

另外，以上说明了将p型MOS晶体管13A的源极与结点A1-1连接的形式，但是，将另外的p型MOS晶体管的漏极与p型MOS晶体管13A的源极连接、将其源极与电源连接并将其栅极与结点A1-1的反相电路的输出连接的结构，也可以发挥同样的效果。就是说，本发明的意图在于，只要是可以唯一地决定结点A1-1和结点N1的充电顺序、结点N1、N2间的充电顺序、结点N1、N4间的充电顺序而不受p型MOS晶体管的器件尺寸的制造偏差的影响的电路结构即可。其电路结构可以由各种各样的电路组合实现，但这些电路结构并不脱离本发明的范围。 

(实施方式6) 

图19表示图1的多输入触发电路中的动态电路1C、1D的另一种电路图。 

在图19中，与图1的动态电路1C、1D不同点在于，代替对结 点N1充电的p型MOS晶体管Tr9而配置了第1p型MOS晶体管A13和第2p型MOS晶体管N14A，在上述的一个p型MOS晶体管N14A中，在其栅极上接收时钟脉冲信号CLK3，并将其源极与电源连接，将其漏极连接于结点A2-2(即，第3n型晶体管群A20～AK的公共源极)，进而分别将另一个p型MOS晶体管A13的源极、漏极与结点N3、结点A2-2(即，第3n型晶体管群A20～AK的公共漏极和公共源极)连接。另外，在动态电路1D的晶体管Tr14的栅极端子上，在图1中连接了时钟脉冲信号CLK4，但在图19中在晶体管Tr14的栅极端子上连接有反相电路IN14的输出。 

作为这种电路的优点在于，当对时钟脉冲信号CLK4输入与时钟脉冲信号CLK3相同的相位时，即当如图19那样只以时钟脉冲信号CLK3进行驱动时，能以更低的电源电压进行动作。其原因是，在图1的电路结构中，若时钟脉冲信号CLK4和时钟脉冲信号CLK3以相同的相位输入，则当在电源电压为接近n型晶体管的阈值电压的低电压(例如，n型晶体管的阈值电压为0.3V、电源电压值为0.5V)的情况下，使时钟脉冲信号CLK3从低电平变为高电平时，结点N3放电的时间与晶体管Tr14的栅极端子相比非常大地延迟，因此，尽管原来必须使晶体管Tr13截止而进行使结点N4变为高电平的动作(就是说，使端子S[1]～S[N]、SE的任一个变为高电平)，但结点N4不是变为高电平，而是变为低电平了。 

但是，在图19的结构中，当时钟脉冲信号CLK3从低电平变为高电平时，结点N3、A2-2同时开始放电，当使结点N14A变得不高于反相电路IN14的转换电平时，晶体管Tr14的栅极电压升高。就是说，在晶体管Tr14的栅极变为高电平之前结点N3在n型晶体管Tr13的阈值电压以下，所以，在结点N4上很难流过经由晶体管Tr13、Tr14的穿透电流，因此，可以进行比图1的电路结构稳定的低电压动作。 

进而，当时钟脉冲信号CLK3从高电平跳变到低电平时，p型MOS晶体管A13的漏极和源极之间的电流特性，一直到p型MOS 晶体管A13的漏极和源极之间的电压达到阈值Vtp附近，相对于漏极和源极之间的电压都呈现线性特性。此外，在将p型MOS晶体管A13的衬底电压和源极电压进行了比较时，由于衬底电压高，所以p型MOS晶体管A13的作用就如同一个非常高的电阻元件一样。如果结点A1-2的电位没有达到p型MOS晶体管A13的阈值电压以上，结点N3就不会被充电。就是说，由于晶体管Tr14的栅极还没有降低到一定的程度，所以晶体管Tr14不会导通。此外，由于结点N4以时钟脉冲信号CLK3进行充电，在结点N4的电位上很难引起因晶体管Tr13的导通产生的假信号。因此，不容易引起与动态电路A 1、1D相关联的误动作。 

(实施方式7) 

图20表示图11的应用例。 

在图11中，表示了将输入数据分成2组的附有多输入选择功能的触发器，在图20中，通过将各输出电路1E的晶体管组合，构成了对由动态电路1A～1D、A1构成的多输入选择功能的输出和由动态电路1A′～1D′、A1′构成的多输入选择功能的输出的NAND逻辑电路。 

具体地说，配置一个p型MOS晶体管Tr20和共用源极、漏极的另一个p型MOS晶体管Tr20，并配置一个n型MOS晶体管Tr21和与之串联的另一个n型MOS晶体管Tr21。进而，在由与p型MOS晶体管Tr20的漏极连接的第1反相电路INV15和将该反相电路INV15的输出作为输入的第2反相电路INV16构成的保持电路50中，除了在构成第2反相电路INV 16的p型MOS晶体管Tr60和n型MOS晶体管Tr61之间配置一级在栅极上连接了动态电路1A～1D、A1中的第2输出结点N2的n型MOS晶体管16A(该结构仍与图11中相同)之外，在图20中还串联地配置了一级在栅极上连接了动态电路1A′～1D′、A1′的第2输出结点N2′的n型MOS晶体管16B。这种结构可以维持保持电路50的高速性。此外，这2级n型MOS晶体管，也可以配置在接地和构成第2反相电路INV16的p型 MOS晶体管Tr61之间。 

另外，在本实施方式中，给出了NAND逻辑的例子，但不限于此，当然也可以生成各种各样的复合逻辑。进而，可以通过将与动态电路1A或1A′相关联的动态逻辑部分置换为各种逻辑，从而构成具备了更为多种多样的复合逻辑功能的触发电路。进而，也可以是，将从所输入的多个信号中选定的1个信号分成多个信号、将NAND电路、NOR电路、EXOR(“异”)电路等与上述各信号连接并将对该选定的信号进行不同的逻辑运算后得到的多个信号输出的结构。此外，即使对晶体管Tr20或晶体管Tr21进一步附加MOS晶体管并进一步将其栅极端子与其他的多输入动态电路的输出连接，也不脱离本发明的范围。 

图21是图11的另一应用例子，在该例子中将各输出电路的晶体管Tr21的源极和漏极共用地连接。 

(实施方式8) 

图21是图11的另一应用例子，只在动态电路1A′～1D′、A1′中设置了扫描电路。 

动态电路1A′～1D′、A1′、17B、17C，是与由动态电路1A～1D、A1构成的多输入选择功能的触发器共用了保持电路部17E和输出端子Q的输出部的静态型触发器。进而，与图11的不同点还在于，将n型MOS晶体管17D的栅极与扫描启动信号SE的反相输出连接。 

通过采用这种电路结构，当扫描启动信号被激活时，晶体管Tr22、Tr20截止，仅电路元件17B、17C进行动作。该电路的优点是：可以减小结点N1的电容，在通常的通路中，通过采用动态型触发器实现高速化，在扫描通路中，通过采用静态型触发器缩短扫描输入时的保持时间，并能有效地确保扫描移位动作的容限。 

通过将动态电路的输出电路部和静态电路部的输出部与输出电路部17F组合，可以构成具有更加多样化的逻辑功能的触发电路。在本发明中，如上所述，可以根据输入信号的功能或规格要求灵活地运用动态电路和静态电路的优点。 

以上，对8个实施方式进行了说明，但将其中1个实施方式的半导体集成电路的电路结构的一部分与其他7个实施方式的任何一种电路结构的一部分互换对从业者来说是很容易的。例如，可以将图8的动态电路1B与图9的动态电路1B互换。 

[工业上的可利用性] 

如上所述，在本发明中，即使是任何一个选择信号都没有被激活因而所有数据都没有被选择的状态，也可以良好地将保持电路的输出信号保持在前次值，因此，可以有效地用作附有该数据选择功能的触发电路等。 

另外，在本发明中，当所输入的数据与已从保持电路输出的信号的值一致时，能强制性地将动态型触发电路的至少一部分的动作停止，因此，可以抑制无用的动作，若应用于要求进一步降低耗电量的半导体集成电路等，将是非常适用的。 

Claims (1)

1.一种半导体集成电路，其接收时钟脉冲、多个数据及用于选择上述各数据的多个选择信号，且当上述时钟脉冲跳变时将由上述选择信号选定的1个数据输出到保持电路，其特征在于：

上述半导体集成电路包括非选择状态检测电路，该非选择状态检测电路检测全部上述多个选择信号都没有选择上述多个数据中的任何一个的状态，其中，

上述非选择状态检测电路包括第三时钟端、多个信号选择端、扫描移位控制信号接收端、反相器、栅极与上述第三时钟端相连接的第十n型晶体管、各自的栅极分别与上述多个信号选择端和上述扫描移位控制信号接收端相连接的多个n型晶体管、栅极与上述第三时钟端相连接的第九p型晶体管、以及栅极与上述反相器的输出端相连接的第十一p型晶体管，

上述第九p型晶体管的源极与电源电压端连接，

上述第十一p型晶体管的源极与电源电压端连接，

上述第十n型晶体管的漏极与上述多个n型晶体管的源极的每一个串联连接，上述第十n型晶体管的源极与接地端连接，上述多个n型晶体管的漏极的每一个与上述第九p型晶体管的漏极、上述第十一p型晶体管的漏极以及上述反相器的输入端连接在一起，

当上述非选择状态检测电路检测到全部上述多个选择信号都没有选择上述多个数据中的任何一个的状态时，防止上次所选定的数据发生变化来保持上述保持电路的输出数据。

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