JP2011066941A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】例えば選択信号S0によりHのデータD0が選択されていた場合、第1ノードN1がLとなり、第2ダイナミック回路1Bの第2ノードN2はHとなっており、出力信号QはHレベルである。この状態において、選択信号S0〜S2によって複数のデータD0〜D2の何れもが選択されなくなった際には、第1ノードN1がHとなり、前記第2ノードN2は、その電荷が放電されて、出力信号QはLレベルに誤動作する状況となる。しかし、この場合には、出力ノードN3がHとなり、第4ノードN4がLとなって、前記第2ダイナミック回路1Bのn型トランジスタTr6がオフして、第2ノードN2の放電を阻止する。
【選択図】図1
Description
図1は、本発明の実施形態1に係る半導体集積回路を示す。
次に、本発明の実施形態2を説明する。本実施形態は、図5に示すように、図1に示した出力回路1Eを変形したものである。
図8は、本発明の実施形態3の半導体集積回路を示す。
図12は、本発明の別の多入力フリップフロップの回路図である。図1、図9と比較すると、単一のクロック信号CLK1で動作する点が異なっている。更に、図1、図9に記載された回路と異なる点は、p型MOSトランジスタ12B、p型MOSトランジスタ12Cを備えた点である。
図15は、本発明の別の多入力フリップフロップの回路図を示す。
図19では、図1の多入力フリップフロップにおけるダイナミック回路1C、1Dの別の回路図を示す。
図20は、図11の応用例を示す。
図22は図11の別の応用例であり、スキャン入力回路のみをダイナミック回路1A´〜1D´、A1´に置いたものである。
2A NOR型の第1ダイナミック回路
1B NAND型の第2ダイナミック回路
1C NOR型の第3ダイナミック回路 (非選択状態検出回路)
2C NOR型の第3ダイナミック回路(一致検出回路)
1D NAND型の第4ダイナミック回路
1E 出力回路
Tr20 第1のp型トランジスタ
Tr21 第1のn型トランジスタ
Tr22 第2のn型トランジスタ
1F 保持回路
IN5 第1のインバータ回路
IN6 第2のインバータ回路
Tr27 第1のp型トランジスタ
Tr28 第1のn型トランジスタ
Tr29 第2のn型トランジスタ
1G 出力回路
70 差動回路
71 OR回路
Tr36 n型トランジスタ(制御トランジスタ)
Tr37 n型トランジスタ(抵抗素子)
1H クロック生成回路(信号生成回路)
75 短パルス生成回路
NAND1 NAND回路
Claims (16)
- クロック、データ、及び保持回路の前回の出力データが入力され、前記クロックが遷移すると、前記データを前記保持回路に保持しながら出力する半導体集積回路において、
前記データと前記保持回路の前回の出力データとが一致したことを検出する一致検出回路を備え、
前記一致検出回路において前記データと前記保持回路の前回の出力データとが一致したとき、前記保持回路の少なくとも一部の動作を停止させる
ことを特徴とする半導体集積回路。 - 第1のクロック、データ及び前記データの前回値の反転値である前反転データが入力され、前記第1のクロックの立上りから立下りまでの期間及び立下りから立上りまでの期間の何れか一方の期間である第1期間において電荷が第1の出力ノードに充電され、他方の第2期間において、前記データと前記前反転データとがロウ又はハイで一致している場合に前記第1の出力ノードの電荷を放電するNOR型の第1ダイナミック回路と、
第2のクロック、及び前記第1ダイナミック回路の第1の出力ノードの信号が入力され、前記第2のクロックの第1期間又は第2期間において、前記第1の出力ノードの電荷が放電された場合には第2の出力ノードの電荷を保持する一方、前記第1の出力ノードの電荷が保持された場合には前記第2の出力ノードの電荷を放電するNAND型の第2ダイナミック回路と、
第3のクロック、前記データ及びその反転データ、並びに前記前反転データ及びその反転値である前データが入力され、前記第3のクロックの第1期間において電荷が第3の出力ノードに充電され、第2期間において、前記データと前記前反転データとが一致し又は前記反転データと前記前データとが一致する場合には前記第3の出力ノードの電荷を保持するNOR型の第3ダイナミック回路と、
第4のクロック、及び前記第3ダイナミック回路の第3の出力ノードからの信号が入力され、前記第4のクロックの第1期間において、前記第3の出力ノードの電荷が保持された場合には第4の出力ノードの電荷を放電するNAND型の第4ダイナミック回路とを備え、
前記第2ダイナミック回路は、前記第4ダイナミック回路の第4の出力ノードの信号が入力され、前記第4の出力ノードの電荷が放電された場合には、前記第1ダイナミック回路の第1の出力ノードの電荷が保持された場合においても、前記第2の出力ノードの電荷を保持する
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、前記NOR型の第1ダイナミック回路よりも前記NAND型の第2ダイナミック回路に近接している
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも高速で動作する
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、前記NOR型の第1ダイナミック回路よりも供給電圧が高い
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、物理配置上、半導体基板に形成された素子分離領域からの距離が前記NOR型の第1ダイナミック回路よりも遠い位置にある
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
選択されたデータを受け、この選択データを出力する出力回路を有し、
前記出力回路は、
前記NOR型の第1ダイナミック回路の出力、及び前記NAND型の第2ダイナミック回路の出力の反転出力を受けるNOR回路と、
前記NOR回路の出力がゲートに入力される第1のn型トランジスタと、
前記NAND型の第2ダイナミック回路の出力がゲートに入力される第1のp型トランジスタと有し、
前記第1のn型トランジスタと前記第1のp型トランジスタとは、ドレイン同士が接続されている
ことを特徴とする半導体集積回路。 - 前記請求項7記載の半導体集積回路において、
前記出力回路は、
更に、前記NAND型の第4ダイナミック回路の出力がゲートに入力される第2のn型トランジスタを有し、
前記第1のn型トランジスタのソースに前記第2のn型トランジスタのドレインが接続される
ことを特徴とする半導体集積回路。 - 前記請求項7記載の半導体集積回路において、
前記出力回路の2つの出力端子となる前記第1のn型トランジスタのドレイ及び前記第1のp型トランジスタのドレインには、前記選択データを保持する保持回路が接続される
ことを特徴とする半導体集積回路。 - 前記請求項9記載の半導体集積回路において、
前記保持回路は、
前記出力回路の前記第1のp型トランジスタのドレインが入力側に接続された第1のインバータ回路と、
前記第1のインバータ回路の出力が入力され、第1のn型トランジスタ及び第1のP型トランジスタが直列接続されて成る第2のインバータ回路と、
前記NAND型の第2ダイナミック回路の出力を受ける第2のn型トランジスタとを有し、
前記第2のn型トランジスタは、前記第2のインバータ回路のn型トランジスタとp型トランジスタとの間、又は前記第2のインバータ回路のn型トランジスタと接地との間に配置される
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
選択されたデータを受け、この選択データを出力する出力回路を有し、
前記出力回路は、
差動入力端子及び差動出力端子を有する差動回路と、
前記NOR型の第1ダイナミック回路の出力と、前記NAND型の第2ダイナミック回路の出力の反転出力とが入力されるOR回路とを有し、
前記OR回路の出力は、前記差動回路の差動入力端子の一方に入力され、
前記差動回路の差動入力端子の他方には、前記NAND型の第2ダイナミック回路の出力が入力される
ことを特徴とする半導体集積回路。 - 前記請求項11記載の半導体集積回路において、
前記差動回路には、前記差動回路の差動増幅動作を可能にする制御トランジスタが備えられ、
前記制御トランジスタは、
ドレインが前記差動回路のソースに接続され、ソースが接地され、ゲートに制御信号を受けるn型トランジスタにより構成される
ことを特徴とする半導体集積回路。 - 前記請求項12記載の半導体集積回路において、
前記制御トランジスタには、並列に抵抗素子が接続されている
ことを特徴とする半導体集積回路。 - 前記請求項12記載の半導体集積回路において、
前記制御トランジスタのゲートに与える制御信号を生成する信号生成回路を有し、
前記信号生成回路は、
クロック信号から短パルスを生成する短パルス生成回路と、
前記短パルス及び、前記前記NAND型の第4ダイナミック回路の出力が入力されるNAND回路とを有し、
前記NAND回路の出力が前記制御信号として前記制御トランジスタのゲートに与えられる
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記NOR型の第3ダイナミック回路及び前記NAND型の第4ダイナミック回路は、それ等を構成するトランジスタのしきい値電圧が、前記NOR型の第1ダイナミック回路を構成するトランジスタのしきい値電圧よりも低い
ことを特徴とする半導体集積回路。 - 前記請求項2記載の半導体集積回路において、
前記第1、第2、第3及び第4のクロック信号は、1つのクロック信号で共用される
ことを特徴とする半導体集積回路。
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