JP4627928B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、他の半導体集積回路へ信号を出力する差動型の出力回路を構成する半導体集積回路に関する。
【0002】
【従来の技術】
図1は従来技術による差動出力回路を示す。差動出力回路は、nチャネル型MOSトランジスタ(以下、nMOSトランジスタと称す)M1、M3、pチャネル型MOSトランジスタ(以下、pMOSトランジスタと称す)M2、M4、定電流源J1、J2およびドライバIN1、IN2、BU1、BU2を備える。ドライバIN1、IN2、BU1、BU2は、共通の入力信号Xを受けてMOSトランジスタM1〜M4のゲート電極に与えるべきそれぞれ制御信号A1、A2、B1、B2を生成する。入力信号Xがローレベル(以下、Lレベルと称す)のとき、トランジスタM1、M4がオンし、トランジスタM2、M3がオフする。入力信号Xがハイレベル(以下、Hレベルと称す)とき、逆に、トランジスタM1、M4がオフし、トランジスタM2、M3がオンする。よって、互いに逆相の論理信号Y1、Y2が、それぞれノードN1、N2から出力される。
【0003】
出力信号Y1、Y2はそれぞれ伝送路1、2を介して別半導体チップの回路へ転送される。抵抗Rは、ノードN1、N2の間に接続されて伝送路1、2に対する終端抵抗の機能を果たす。
【0004】
ドライバIN1、IN2の各々は、入力信号Xの反転論理を出力する1個のCMOSインバータ回路である。ドライバBU1、BU2は、直列に接続された2個のCMOSインバータ回路からなり、入力信号Xと同じ論理を出力するバッファ回路である。
【0005】
制御信号A1、A2、B1、B2と、出力信号Y1、Y2のそれぞれ波形を示す波形図を図2に示す。入力信号XのLレベルからHレベルへ変化に伴い、ドライバIN1、IN2は時刻s1でHレベルからLレベルに変化したとする。ドライバBU1、BU2とドライバIN1、IN2との構成上、図2のように、信号B1、B2は時刻s1より遅い時刻s2でLレベルからHレベルに変化することになる。
【0006】
時刻s1の信号A1、A2のレベル変化に応答して、MOSトランジスタM1はオン状態からオフ状態へ、MOSトランジスタM2はオフ状態からオン状態へとそれぞれ変化し、ノードN1の電圧はLレベルから上昇する。一方時刻s2になるまではMOSトランジスタM3はオフ状態且つMOSトランジスタM4はオン状態のままであるから、ノードN1の電圧上昇に伴って抵抗Rを介してノードN2の電位も上昇する。その後、時刻s2の信号B1、B2のレベル変化に応答して、MOSトランジスタM3、M4がそれぞれオン状態、オフ状態と変化し、ノードN2の電圧は下降する。これに伴い、抵抗Rを介してノードN1の電圧は一瞬だけ下がるが、MOSトランジスタM2に駆動されて再び上昇する。
【0007】
また入力信号XのHレベルからLレベルへの変化に伴い、信号A1、A2が時刻s3でLレベルからHレベルに変化したとき、信号B1、B2は時刻s3より遅い時刻s4でHレベルからLレベルに変化する。時刻s3の信号A1、A2のレベル変化に応答して、MOSトランジスタM1はオフ状態からオン状態へ、MOSトランジスタM2はオン状態からオフ状態へそれぞれ変化し、ノードN1の電圧はHレベルから下降する。一方時刻s4になるまではMOSトランジスタM3はオン状態且つMOSトランジスタM4はオフ状態のままであるから、ノードN1の電圧下降に伴って抵抗Rを介してノードN2の電位も下降する。そして、時刻s4の信号B1、B2のレベル変化に応答して、MOSトランジスタM3、M4がそれぞれオフ状態、オン状態と変化し、ノードN2の電圧は上昇する。ノードN2の上昇に伴って抵抗Rを介してノードN1の電圧は一瞬だけ上がるが、MOSトランジスタM1に駆動されて再び下がる。
【0008】
【発明が解決しようとする課題】
このように、入力信号Xに対する信号B1、B2の応答が信号A1、A2の応答に比べて遅くなるように制御信号A1、A2、B1、B2が生成される。その結果、入力信号Xの論理レベルが変化すると、図2に示すように、出力信号Y2には、Hレベルの電圧を瞬間的に超えるオーバーシュート及びLレベルの電圧より瞬間的に低下するアンダーシュートが生じる。また出力信号Y1においても、瞬間的に波形を下げる部分D1、瞬間的に波形を上げる部分D2が生じる。これらの波形の乱れは、入力信号Xのレベル変化に伴って、MOSトランジスタM3、M4が共にオンすると同時にMOSトランジスタM1、M2が共にオフする期間、あるいは、MOSトランジスタM1、M2が共にオンすると同時にMOSトランジスタM3、M4が共にオフする期間が生じることに原因がある。
【0009】
このような出力信号Y1、Y2の出力波形の乱れは単に見かけだけの問題ではなく、信号伝搬性の観点から問題となる。例えば、終端抵抗Rが存在するとは言え、信号Y1、Y2は伝送路1、2の終端である程度は反射される。この波形の乱れ部分の反射が出力信号Y1、Y2の波形をさらに乱すこととなり、その結果、正しい波形の信号を伝送先に伝送することができない可能性がある。また、伝送路1、2に隣接する他の伝送路が存在すれば、伝送路1、2と隣接する伝送路との間の配線容量によって、この波形の乱れがその隣接する他の伝送路にノイズを生じさせる、いわゆるクロストークノイズの原因ともなる。
【0010】
従って本発明の目的は、入力する信号に応じて出力信号の論理レベルを変化させる際、その出力信号の波形の乱れを抑える半導体集積回路を提供することにある。
【0011】
【課題を解決するための手段】
この発明による半導体集積回路は、第1のノードに接続されたドレイン端子を有する第1導電型の第1のMOSトランジスタ、第1のノードに接続されたドレイン端子を有する、第1の導電型とは異なる第2の導電型の第2のMOSトランジスタ、第2のノードに接続されたドレイン端子と、第1のMOSトランジスタのソース端子に接続されたソース端子とを有する第1導電型の第3のMOSトランジスタ、第2のノードに接続されたドレイン端子と、第2のMOSトランジスタのソース端子に接続されたソース端子とを有する第2導電型の第4のMOSトランジスタ、および、入力信号の論理レベルの変化に伴い、その論理レベルが変化する第1ないし第4の制御信号を生成し、それぞれ第1ないし第4のMOSトランジスタのゲート端子に与えるドライバ回路を備える。
【0012】
ここで第1の制御信号は、入力信号のHレベルからLレベルへの第1のレベル変化に応答して、第1の時刻にLレベルからHレベルに変化し始め、入力信号のLレベルからHレベルへの第2のレベル変化に応答して、第2の時刻にHレベルからLレベルに変化し始めるようにする。第2の制御信号は、入力信号の第1のレベル変化に応答して、第1の時刻より遅い第3の時刻にLレベルからHレベルに変化し始め、入力信号の前記第2のレベル変化に応答して、第2の時刻より早い第4の時刻にHレベルからLレベルに変化し始めるようにする。
【0013】
第3の制御信号は、入力信号の第1のレベル変化に応答して、第5の時刻にHレベルからLレベルに変化し始め、入力信号の第2のレベル変化に応答して、第6の時刻にLレベルからHレベルに変化し始めるようにする。さらに第4の制御信号は、入力信号の前記第1のレベル変化に応答して、第5の時刻より早い第7の時刻にHレベルからLレベルに変化し、入力信号の前記第2のレベル変化に応答して、第6の時刻より遅い第8の時刻にLレベルからHレベルに変化し始めるようにする。
【0014】
そして、第1および第2の時刻の間の期間の少なくとも一部と、第5および第6の時刻の間の期間の少なくとも一部とを重複させ、第3および第4の時刻の間の期間の少なくとも一部と、第7および第8の時刻の間の期間の少なくとも一部とを重複させることにより、入力信号の論理レベル変化に伴って第1ないし第4の制御信号は第1ないし第4のMOSトランジスタがすべてオン又はすべてオフする期間を生じさせることができる。これは、第1および第2のノードの間が抵抗素子等のインピーダンスを介して接続されても、第1および第2のノードから出力される信号のオーバーシュートおよびアンダーシュート等を抑えるように作用する。
【0015】
第1、第2、第3および第4の時刻をそれぞれ第7、第8、第5および第6の時刻とそれぞれほぼ一致させることが好ましい。例えば第1および第4のMOSトランジスタがオンし、第2および第3のMOSトランジスタがオフであるとき、入力信号のレベル変化に伴って第2および第3のMOSトランジスタが同時にオンに変化する又は第1および第4のMOSトランジスタが同時にオフに変化することができ、第1および第2のノードから出力される信号の波形の乱れをさらに抑える。
【0016】
特に、第1および第2のMOSトランジスタをnチャネル型MOSトランジスタとし、第3および第4のMOSトランジスタをpチャネル型MOSトランジスタとすると、第1ないし第4のMOSトランジスタが同時にオンする期間が得られる。言いかえれば第1および第2のノードにフローティング状態を作らないから、外的要因によるノイズの発生が抑えられる。
【0017】
具体的に、ドライバ回路は、その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第1の遅延回路と、第1の入力が前記第1の遅延回路の入力に接続され、第2の入力が前記第1の遅延回路の出力に接続され、NAND論理を出力するNAND論理ゲートとからなる第1の論理回路、及び、その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第2の遅延回路と、第1の入力が前記第2の遅延回路の入力に接続され、第2の入力が前記第2の遅延回路の出力に接続され、NOR論理を出力するNOR論理ゲートとからなる第2の論理回路、を各々少なくとも1個備える。この少なくとも1個の第1の論理回路から出力されるNAND論理および少なくとも1個の第2の論理回路から出力されるNOR論理に基づき第1ないし第4の制御信号が生成される。
【0018】
好ましくは、ドライバ回路は、第1および第2の論理回路が2個設けられ、入力信号を受けてその反転信号を出力するインバータ回路の出力が、一方の第1の論理回路の第1の遅延回路の入力と、一方の第2の論理の第2の遅延回路とに接続され、前記入力信号を受けて出力するトランスファゲートが、他方の第1の論理回路の第1の遅延回路の入力と、他方の第2の論理の第2の遅延回路とに接続されるように構成される。
【0019】
【発明の実施の形態】
図3は本発明の一実施の形態である半導体集積回路10の構成を示す。単一の半導体チップ上に形成された半導体集積回路10は、互いに逆相の論理レベルをもつ2つの論理信号をそれぞれノードN1、N2から出力し、伝送路1、2を介して別の半導体チップの回路に転送する差動出力回路である。半導体集積回路10は、nMOSトランジスタMA1、MB1、pMOSトランジスタMB1、MB2、定電流源M5、M6、および、抵抗素子Rを備える。
【0020】
nMOSトランジスタMA1は、ノードN3に接続されるソース端子と、ノードN1に接続されるドレイン端子とを有する。nMOSトランジスタMB1は、ノードN3に接続されるソース端子と、ノードN2に接続されるドレイン端子とを有する。pMOSトランジスタMA2は、ノードN4に接続されるソース端子と、ノードN1に接続されるドレイン端子とを有する。pMOSトランジスタMB2は、ノードN4に接続されるソース端子と、ノードN2に接続されるドレイン端子とを有する。
【0021】
定電流源M5は、電源電圧VDDを受けるソース端子と、ノードN4に接続されるドレイン端子と、所定のバイアス電圧を受けるゲート端子とを有するpMOSトランジスタで構成され、ノードN4に定電流を供給する。定電流源M6は、接地電圧GND(=0V)を受けるソース端子と、ノードN3に接続されるドレイン端子と、所定のバイアス電圧を受けるゲート端子とを有するnMOSトランジスタで構成され、ノードN3に定電流を供給する。定電流源M5、M6は、ノードN3、N4間を流れる電流の量を調節し低消費電力化に寄与する。定電流源M5、M6のいずれか一方のみ設けて、設けられなかったノードN3、N4の一方に直接電源電圧又は接地電位を与えてもよい。
抵抗素子Rは伝送路1、2の終端抵抗としてノードN1とノードN2との間に接続される。なお抵抗素子Rはチップの外部に設けてもよい。
【0022】
半導体集積回路10は、入力信号Xに従い、MOSトランジスタMA1、MA2、MB1、MB2のゲート端子にそれぞれ与えられる制御信号A1、A2、B1、B2を生成するドライバ回路12を備える。ドライバ回路12において、入力信号XのHレベルからLレベルへの変化に従い、制御信号A1、A2の論理レベルはLレベルからHレベルへ変化する一方、制御信号B1、B2の論理レベルはHレベルからLレベルへ変化する。逆に、入力信号XのLレベルからHレベルへの論理変化に従い、制御信号A1、A2の論理レベルはHレベルからLレベルへ変化する一方、制御信号B1、B2の論理レベルはLレベルからHレベルへ変化する。ここで、Hレベルは電源電圧VDDに相当し、Lレベルは接地電圧GNDに相当する(以下も同じ)。
【0023】
この実施の形態では、入力信号XのHレベルからLレベルへ及びLレベルからHレベルへのそれぞれ変化に伴って、MOSトランジスタMA1、MA2、MB1、MB2がすべてオンする期間を生じさせるように制御信号A1、A2、B1、B2の論理レベルの変化するタイミングがドライバ回路12により調整されている。
【0024】
図4はドライバ回路12の回路構成図である。ドライバ回路12は、論理回路21〜24とトランスファゲート15とCMOSインバータ16とを備える。
インバータ16は、ソース端子に電源電圧VDDを受け、ドレイン端子にノードN6が接続され、ゲート端子にノードN7上の入力信号Xを受けるpMOSトランジスタと、ソース端子に接地電圧GNDを受け、ドレイン端子にノードN6が接続され、ゲート端子にノードN7上の入力信号Xを受けるnMOSトランジスタからなり、入力信号Xの論理反転した信号をノードN6に出力する。トランスファゲート15は、ゲート端子に電源電圧VDDを受けて常に導通するnMOSトランジスタと、ゲート端子に接地電位GNDを受けて常に導通するpMOSトランジスタとからなり、このnMOSトランジスタとpMOSトランジスタとはノードN5、N7間で並列に接続される。トランスファゲート15は、入力信号Xを受けそのままの論理レベルをノードN5に出力する。ただしノードN5の論理レベルの変化は、入力信号Xにおける論理レベルの変化に対して遅延して生じる。
【0025】
論理回路21はノードN5の信号に従い制御信号A1を出力する回路であり、具体的に、ノードN5の信号を遅延させる遅延回路30、及び、ノードN5の信号と遅延回路30の出力する信号とのNAND論理を出力するNAND論理ゲート31からなる。論理回路22はノードN5の信号に従い制御信号A2を出力する回路であり、具体的に、ノードN5の信号を遅延させる遅延回路32、及び、ノードN5の信号と遅延回路32の出力する信号とのNOR論理を出力するNOR論理ゲート33からなる。
【0026】
論理回路23はノードN6の信号に従い制御信号B1を出力する回路で、論理回路21と同一の回路構成である。具体的に、論理回路23は、ノードN6の信号を遅延させる遅延回路34、及び、ノードN6の信号と遅延回路34の出力する信号とのNAND論理を出力するNAND論理ゲート35からなる。
論理回路24はノードN6の信号に従い制御信号B2を出力する回路で、論理回路22と同一の回路構成である。具体的に、論理回路24は、ノードN6の信号を遅延させる遅延回路36、及び、ノードN6の信号と遅延回路34の出力する信号とのNOR論理を出力するNOR論理ゲート37からなる。
【0027】
遅延回路30、32、34、36の各々は同一の回路構成であり、インバータ16と同一である偶数個のCMOSインバータ(図では2個)をカスケード接続したものである。従ってインバータの段数が多いほど各遅延回路の遅延時間が長くなる。
【0028】
また設計の都合上、入力が論理ゲート31、33、35、37のそれぞれ出力に接続され、各論理ゲートの出力する信号をバッファリングするバッファ回路を接続し、このバッファ回路の出力をそれぞれ制御信号A1、A2、B1、B2としてもよい。
【0029】
図5は、入力信号Xに対するノードN5、N6の信号、制御信号A1、A2、B1、B2の波形を示したタイミングチャート図である。ここでは時刻t0にHレベルからLレベルに変化し、時刻t4にLレベルからHレベルに変化する入力信号Xを仮定する。
入力信号XのHレベルからLレベルへの変化に応答して、ノードN6上の信号は、インバータ16によりLレベルからHレベルに変化する。インバータ16の応答遅延によって、ノードN6の信号は時刻t1(>t0)でLレベルからHレベルに変化し始める。一方ノードN5はトランスファゲート15により入力信号Xを遅延させた信号が現れる。
【0030】
トランスファゲート15による信号遅延が、インバータ16の応答遅延とほぼ等しくなるようにトランスファゲート15が構成され、ノードN5の信号は時刻t1でHレベルからLレベルへ変化し始める。
【0031】
時刻t1までは制御信号A1、A2はLレベル、制御信号B1、B2はHレベルをそれぞれ示しているが、ノードN5でのHレベルからLレベルへの変化に応答して、NANDゲート31が制御信号A1をLレベルからHレベルに変化させるが、NANDゲート31の応答遅延により時刻t2(>t1)でそのレベル変化が始まる。一方、遅延回路32がノードN5における信号のHレベルからLレベルへの変化を遅延させてNORゲート33に与えるから、時刻t2では制御信号A2はLレベルのままである。
【0032】
またノードN6でのLレベルからHレベルへの変化に応答して、NORゲート37により制御信号B2はHレベルからLレベルに変化するが、NORゲート37の応答遅延により時刻t2でそのレベル変化が始まる。一方、遅延回路34がノードN6でのLレベルからHレベルへの変化を遅延させてNANDゲート35に与えるため、時刻t2では制御信号B1はHレベルのままである。
【0033】
そして、遅延回路32、34がそれぞれノードN5、N6でのレベル変化を、それぞれNORゲート33、NANDゲート35に与えると、制御信号A2の論理レベルはLレベルからHレベルへ、制御信号B1の論理レベルはHレベルからLレベルへそれぞれ変化する。遅延回路32、34の信号遅延により、その制御信号A2、B1の論理レベルは、ともに時刻t3(>t2)で変化し始める。時間(t3−t2)が、遅延回路32、34により生じる遅延時間に相当する。
【0034】
逆に、時刻4における入力信号XのLレベルからHレベルへの変化に応答して、ノードN6上の信号は、インバータ16によりHレベルからLレベルに変化するが、インバータ16の応答遅延により、そのレベル変化が始まるのは時刻t5(>時刻t4)である。一方、トランスファゲート15による信号遅延によりノードN5の信号は、同じ時刻t5でLレベルからHレベルへ変化し始める。
【0035】
時刻t5までは制御信号A1、A2はHレベル、制御信号B1、B2はLレベルである。ノードN5でのLレベルからHレベルへの変化に応答して、NOR論理ゲート33が制御信号A2をHレベルからLレベルに変化させるが、NOR論理ゲート33の応答遅延により時刻t6(>t5)でそのレベル変化が始まる。一方、遅延回路30がノードN5でのLレベルからHレベルへの変化を遅延させてNAND論理ゲート31に与えるので、時刻t6では制御信号A1はHレベルのままである。
【0036】
またノードN6でのHレベルからLレベルへの変化に応答して、NAND論理ゲート35が制御信号B1をLレベルからHレベルに変化させるが、NAND論理ゲート35の応答遅延により時刻t6でそのレベル変化が始まる。一方、遅延回路36がノードN6でのHレベルからLレベルへの変化を遅延させてNOR論理ゲート37に与えるので、時刻t6では制御信号B2はLレベルのままである。
【0037】
そして、遅延回路30、36がノードN5、N6のレベル変化を、それぞれNANDゲート30、NORゲート37に与えると、制御信号A1の論理レベルはHレベルからLレベルへ、制御信号B2の論理レベルはLレベルからHレベルへそれぞれ変化する。遅延回路30、36の信号遅延によりその制御信号A1、B2の論理レベルは、ともに時刻t7(>t6)で変化し始める。時間(t7−t6)は、遅延回路33、34により生じる遅延時間に相当し、(t3−t2)と同じ長さである。
【0038】
図6は、図1におけるMOSトランジスタMA1、MA2、MB1、MB2のそれぞれオン、オフの遷移と、出力信号Y1、Y2の波形とを示すタイミングチャート図である。
制御信号A1、A2がLレベル、制御信号B1、B2がHレベルであるとき、MOSトランジスタMA1、MB2はオフ、MOSトランジスタMA2、MB1はオンである。このとき出力信号Y1はHレベル、出力信号Y2はLレベルである。
【0039】
図5で説明したように、ドライバ回路12によって、時刻t2で制御信号A1はLレベルからHレベルへ、制御信号B2はHレベルからLレベルへと同時にそれぞれ変化しはじめる。そして時刻t2より遅い時刻t3で制御信号A2はLレベルからHレベルへ、制御信号B1はHレベルからLレベルへと同時にそれぞれ変化しはじめる。制御信号A1、B2に応答して、時刻t10(>t2)に、MOSトランジスタMA1、MB2は同時にオフからオンに切り替わる。時刻t10は、MOSトランジスタMA1のゲート端子の電圧が接地電圧からしきい電圧だけ高くなった時点に相当し且つMOSトランジスタMB2のゲート端子の電圧が電源電圧からしきい値電圧だけ低くなった時点に相当する。
【0040】
MOSトランジスタMA2、MB1はオンのままであるが、時刻t10で、オンしたMOSトランジスタMA1がノードN1の電圧をHレベルから引き下げると同時に、オンしたMOSトランジスタMB2がノードN2の電圧をLレベルから引き上げる。
【0041】
制御信号A2、B1に応答して、時刻t11(>t3>t10)にMOSトランジスタMA2、MB1は同時にオンからオフに切り替わる。時刻t11は、MOSトランジスタMA2のゲート端子の電圧が電源電圧からしきい電圧だけ低くなった時点に相当し且つMOSトランジスタMB1のゲート端子の電圧が接地電圧からしきい値電圧だけ高くなった時点に相当する。MOSトランジスタMA2、MB1のオフによって、オンしているMOSトランジスタMA1がノードN1の電圧をLレベルまで引き下げるとともに、オンしているMOSトランジスタMB2がノードN2の電圧をHレベルまで引き上げる。
【0042】
入力信号のHレベルからLレベルへの変化において、時刻t10でMOSトランジスタMA1、MA2、MB1、MB2がすべてオンするので、ノードN2の電位が上昇しても、これが抵抗Rを介してノードN1の電位をHレベルからさらに押し上げることもなく、逆にノードN1の電位が低下しても、これが抵抗Rを介してノードN2の電位をLレベルからさらに押し下げることもない。
【0043】
従って、入力信号XのHレベルからLレベルへの変化に従い、出力信号Y1は、オーバーシュートを生ずることなくHレベルからLレベルへ、出力信号Y2はアンダーシュートを生ずることなくLレベルからHレベルへ、それぞれ変化する。よって出力信号Y1、Y2の信号波形の乱れを抑えることができる。
【0044】
次いで、時刻t6で制御信号A2はHレベルからLレベルへ、制御信号B1はLレベルからHレベルへと同時にそれぞれ変化しはじめる。時刻t6より遅い時刻t7で制御信号A1はHレベルからLレベルへ、制御信号B2はLレベルからHレベルへと同時にそれぞれ変化しはじめる。制御信号A2、B1に応答して時刻t12(>t6)に、MOSトランジスタMA2、MB1は同時にオフからオンに切り替わる。時刻t12は、MOSトランジスタMA2のゲート端子の電圧が接地電圧からしきい電圧だけ高くなった時点に相当し且つMOSトランジスタMB2のゲート端子の電圧が電源電圧からしきい値電圧だけ低くなった時点にに相当する。
【0045】
MOSトランジスタMA1、MB2はオンのままであるが、時刻t12で、オンしたMOSトランジスタMA2がノードN1の電圧をLレベルから引き上げると同時に、オンしたMOSトランジスタMB1がノードN2の電圧をHレベルから引き下げる。
【0046】
制御信号A1、B2に応答して、時刻t13(>t7>t12)にMOSトランジスタMA1、MB2は同時にオンからオフに切り替わる。時刻t13は、MOSトランジスタMB2のゲート端子の電圧が電源電圧からしきい電圧だけ低くなった時点に相当し且つMOSトランジスタMA1のゲート端子の電圧が接地電圧からしきい値電圧だけ高くなった時点に相当する。MOSトランジスタMA1、MB2のオフにより、オンしているMOSトランジスタMA2がノードN1の電圧をHレベルまで引き上げるとともに、オンしているMOSトランジスタMB1がノードN2の電圧をLレベルまで引き下げる。
【0047】
入力信号のLレベルからHレベルへの変化において、時刻t12でMOSトランジスタMA1、MA2、MB1、MB2がすべてオンするので、ノードN2の電位が低下しても、これが抵抗Rを介してノードN1の電位をLレベルからさらに押し下げることはなく、逆にノードN1の電位が上昇しても、これが抵抗Rを介してノードN2の電位をHレベルからさらに押し上げることもない。
【0048】
従って、入力信号XのLレベルからHレベルへの変化に従い、出力信号Y1は、アンダーシュートを生ずることなくLレベルからHレベルへ、出力信号Y2はオーバーシュートを生ずることなくHレベルからLレベルへそれぞれ変化する。よって出力信号Y1、Y2の信号波形の乱れを抑えることができる。
【0049】
以上のように、この実施の形態によると、MOSトランジスタMA1、MA2、MB1、MB2が信号Xのレベル変化に伴ってすべてオンするように、制御信号A1、A2、B1、B2を生成する。これは、このときMOSトランジスタMA1、MB1のみがオンし又はMOSトランジスタMA2、MB2のみがオンする期間は生じさせることなく、出力信号Y1、Y2の生じるオーバーシュートおよびアンダーシュートを抑えるように作用する。従来技術で見られたオーバーシュートおよびアンダーシュートなどの波形の乱れは避けられる。
【0050】
なおこの実施の形態では、図4の論理回路21、22、23、24の出力信号を、それぞれMOSトランジスタMA2、MA1、MB2、MB1のゲート端子に与えるように変更してもよい。このとき、MOSトランジスタMA1、MA2、MB1、MB2が信号XのLレベルからHレベルへ、及びHレベルからLレベルへ、のいずれの変化に対してもすべてオフする期間が生じる。例えば、MOSトランジスタMA1、MB2がオンし、MOSトランジスタMA2、MB1がオンして、ノードN1、N2がLレベル、Hレベルであるとする。入力信号Xの論理レベルが変化すると、その4つのMOSトランジスタがすべてオフする。これによってもMOSトランジスタMB1、MB2のみがオンし、又はMOSトランジスタMA1、MA2のみがオンする状態は生じず、従来技術で見られた波形の乱れは避けられる。ただし、MOSトランジスタMA1、MA2、MB1、MB2がすべてオンになるとノードN1、N2をフローティング状態にする。この場合、外的要因によってノイズが生じる可能性があることに注意を要する。
【0051】
また、トランスファゲート15による遅延をインバータ16の応答遅延と一致させることが好ましい。しかし一致しなかった場合、制御信号A1、B2のレベル変化のタイミング、および制御信号A2、B1のレベル変化のタイミングもそれぞれ一致しない。しかし(1)制御信号A1がLレベルからHレベルへ変化し始める時刻から、制御信号A2がLレベルからHレベルへ変化し始める時刻までの期間の一部と、制御信号B2がHレベルからLレベルへ変化し始める時刻から、制御信号B1がHからLへ変化し始める時刻までの期間の一部とを時間的に重複させ、(2)制御信号A2がHからLへ変化し始める時刻から、制御信号A1がHからLへ変化し始める時刻までの期間の一部と、制御信号B1がLからHへ変化し始める時刻から制御信号B2がLからHへ変化し始める時刻までの期間の一部とを時間的に重複させる、ことを保証する程度に、トランスファゲート15による遅延とインバータ16の応答遅延とが相違してもよい。
【0052】
この場合でも入力信号Xの論理レベル変化に伴って、MOSトランジスタMA1、MA2、MB1、MB2が同時にオンする期間が生じる。従来技術のように、MOSトランジスタMA1、MA2のみがオンし又はMOSトランジスタMB1、MB2のみがオンする状態は避けられる。よって、従来技術に比べて出力信号Y1、Y2上のオーバーシュートおよびアンダーシュート等はある程度抑えられ、出力信号の波形の乱れを改善できる。
【0053】
実施の形態2.
図7は、図3のドライバ回路12の代わりに適用される別のドライバ回路40の回路構成を示している。ドライバ回路40は、図4と同一の論理回路21、22(但し、入力信号XはノードN5に与えられる)、その入力にNAND論理ゲート31の出力する信号を受け、その出力から制御信号A1を出力するトランスファゲート41、その入力にNOR論理ゲート33の出力する信号を受け、その出力から制御信号A2を出力するトランスファゲート42、その入力にNAND論理ゲート31の出力する信号を受け、その出力から制御信号B1を出力するCMOSインバータ43、及び、その入力にNOR論理ゲート33の出力する信号を受け、その出力から制御信号B2を出力するCMOSインバータ44を備える。
【0054】
CMOSインバータ43、44は、図4のインバータ16と同一の構成であり、トランスファゲート41、42は、図4のトランスファゲート15と同一の構成である。
【0055】
ドライバ回路40は、図4のものと同様に、入力信号XのHレベルからLレベルへの変化に応答し、制御信号A1は第1の時刻でLレベルからHレベルに変化し、制御信号A2は、第1の時刻より遅い第2の時刻でLレベルからHレベルに変化し、制御信号B2は第1の時刻と同時刻の第3の時刻でHレベルからLレベルに変化し、制御信号B1は、第2の時刻と同時刻で第3の時刻より遅い第4の時刻でHレベルからLレベルに変化する。そして、第1の時刻と第2の時刻との間の期間と、第3の時刻と第4の時刻との間の期間とは時間的に重複する。
【0056】
また、入力信号XのLレベルからHレベルへの変化に応答し、制御信号A2刻第5の時刻でHレベルからLレベルに変化し、制御信号A1は、第5の時刻より遅い第6の時刻でHレベルからLレベルに変化し、制御信号B1は、第5の時刻と同時刻の第7の時刻でLレベルからHレベルに変化し、制御信号B2は、第6の時刻と同時刻で第7の時刻より遅い第8の時刻でLレベルからHレベルに変化する。そして、第5の時刻と第6の時刻との間の期間と、第7の時刻と第8の時刻との間の期間とは時間的に重複する。
【0057】
また設計の都合上、入力がトランスファゲート41、42、インバータ43、44のそれぞれ出力に接続され、各ゲート、インバータの出力する信号をバッファリングするバッファ回路を接続し、このバッファ回路の出力をそれぞれ制御信号A1、A2、B1、B2としてもよい。
【0058】
ドライバ回路40は、実施の形態1と同様、入力信号Xの論理レベルが変化しても出力信号Y1、Y2はオーバーシュートおよびアンダーシュートを引き起こさない。またドライバ回路40は、ドライバ回路12に比べて少ないトランジスタ数で構成される。NAND論理ゲート、NOR論理ゲートの各々は、通常それぞれ2個ずつのnMOSトランジスタおよびpMOSトランジスタで構成されるから、ドライバ回路40は、ドライバ回路12よりpMOSトランジスタ、nMOSトランジスタがそれぞれ12個ずつの、合計24個だけ少ないトランジスタで構成される。
【0059】
【発明の効果】
この発明では、第1のノードに接続されたドレイン端子を有する第1導電型の第1のMOSトランジスタ、第1のノードに接続されたドレイン端子を有する、第1の導電型とは異なる第2の導電型の第2のMOSトランジスタ、第2のノードに接続されたドレイン端子と、第1のMOSトランジスタのソース端子に接続されたソース端子とを有する第1導電型の第3のMOSトランジスタ、および、第2のノードに接続されたドレイン端子と、第2のMOSトランジスタのソース端子に接続されたソース端子とを有する第2導電型の第4のMOSトランジスタを備えた半導体集積回路において、第1ないし第4のMOSトランジスタのゲート端子に与える制御信号が、入力信号の論理レベル変化に伴い第1ないし第4のMOSトランジスタをすべてオン又はすべてオフする期間を生じさせるので、第1および第2のノードでオーバーシュートおよびアンダーシュート等の発生を抑え、もって第1および第2のノードから出力される信号の波形の乱れを抑えることができる。
【図面の簡単な説明】
【図1】 従来技術による差動出力回路を示す回路構成図である。
【図2】 図1の回路の動作を説明するための信号波形図である。
【図3】 この発明の実施の形態1による半導体集積回路(差動出力回路)を示す回路構成図である。
【図4】 図3におけるドライバ回路12を示す回路構成図である。
【図5】 ドライバ回路12の動作を説明するための信号波形図である。
【図6】 図1の差動出力回路の動作を説明するための信号波形図である。
【図7】 この発明の実施の形態2によるドライバ回路40を示す回路構成図である。
【符号の説明】
MA1、MB1…nMOSトランジスタ、MA2、MB2…pMOSトランジスタ、A1、A2、B1、B2…制御信号、R…抵抗、M5、M6…定電流源、12、40…ドライバ回路、31、35…NAND論理ゲート、33、37…NOR論理ゲート、30、32、34、36…遅延回路。
Claims (6)
- 第1のノードに接続されたドレイン端子を有する第1導電型の第1のMOSトランジスタ、
前記第1のノードに接続されたドレイン端子を有する、前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタ、
第2のノードに接続されたドレイン端子と、前記第1のMOSトランジスタのソース端子に接続されたソース端子とを有する前記第1導電型の第3のMOSトランジスタ、
前記第2のノードに接続されたドレイン端子と、前記第2のMOSトランジスタのソース端子に接続されたソース端子とを有する前記第2導電型の第4のMOSトランジスタ、および、
共通の入力信号に応答して論理レベルが変化する第1ないし第4の制御信号を生成し、それぞれ前記第1ないし第4のMOSトランジスタのゲート端子に与えるドライバ回路を備え、
前記第1の制御信号は、前記入力信号のハイレベルからローレベルへの第1のレベル変化に応答して、第1の時刻にローレベルからハイレベルに変化し始め、前記入力信号のローレベルからハイレベルへの第2のレベル変化に応答して、第2の時刻にハイレベルからローレベルに変化し始め、
前記第2の制御信号は、前記入力信号の前記第1のレベル変化に応答して前記第1の時刻より遅い第3の時刻にローレベルからハイレベルに変化し始め、前記入力信号の前記第2のレベル変化に応答して前記第2の時刻より早い第4の時刻にハイレベルからローレベルに変化し始め、
前記第3の制御信号は、前記入力信号の前記第1のレベル変化に応答して第5の時刻にハイレベルからローレベルに変化し始め、前記入力信号の前記第2のレベル変化に応答して第6の時刻にローレベルからハイレベルに変化し始め、
前記第4の制御信号は、前記入力信号の前記第1のレベル変化に応答して前記第5の時刻より早い第7の時刻にハイレベルからローレベルに変化し始め、前記入力信号の前記第2のレベル変化に応答して前記第6の時刻より遅い第8の時刻にローレベルからハイレベルに変化し始め、
前記第1および第2の時刻の間の期間の少なくとも一部と、前記第5および第6の時刻の間の期間の少なくとも一部とが重複し、前記第3および第4の時刻の間の期間の少なくとも一部と、前記第7および第8の時刻の間の期間の少なくとも一部とが重複する、半導体集積回路。 - 前記第1、第2、第3及び第4の時刻は、それぞれ前記第7、第8、第5および第6の時刻とほぼ一致している、請求項1記載の半導体集積回路。
- 前記第1および第2のMOSトランジスタは、nチャネル型MOSトランジスタであり、前記第3および第4のMOSトランジスタは、pチャネル型MOSトランジスタである、請求項1又は請求項2記載の半導体集積回路。
- 第1のノードに接続されたドレイン端子を有する第1導電型の第1のMOSトランジスタ、
前記第1のノードに接続されたドレイン端子を有する、前記第1の導電型とは異なる第2の導電型の第2のMOSトランジスタ、
第2のノードに接続されたドレイン端子と、前記第1のMOSトランジスタのソース端子に接続されたソース端子とを有する前記第1導電型の第3のMOSトランジスタ、
前記第2のノードに接続されたドレイン端子と、前記第2のMOSトランジスタのソース端子に接続されたソース端子とを有する前記第2導電型の第4のMOSトランジスタ、および、
各々が、入力信号のハイレベルからローレベルへの第1のレベル変化に応答して、ローレベルからハイレベルへ変化し、前記入力信号のローレベルからハイレベルへの第2のレベル変化に応答して、ハイレベルからローレベルへ変化する第1および第2の制御信号と、
各々が、前記入力信号の前記第1のレベル変化に応答してハイレベルからローレベルへ変化し、前記入力信号の前記第2のレベル変化に応答してローレベルからハイレベルへ変化する第3および第4の制御信号とを生成し、
前記第1ないし第4の制御信号をそれぞれ前記第1ないし第4のMOSトランジスタのゲート端子に与えるドライバ回路を備え、
前記ドライバ回路は、
その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第1の遅延回路と、第1の入力が前記第1の遅延回路の入力に接続され、第2の入力が前記第1の遅延回路の出力に接続され、NAND論理を出力するNAND論理ゲートとからなる第1の論理回路、及び、
その入力が前記入力信号の電圧変化に応じて電圧が変化するノードに接続され、その入力の電圧の変化を遅延させて出力する第2の遅延回路と、第1の入力が前記第2の遅延回路の入力に接続され、第2の入力が前記第2の遅延回路の出力に接続され、NOR論理を出力するNOR論理ゲートとからなる第2の論理回路、を各々少なくとも1個備え、
前記少なくとも1個の第1の論理回路から出力されるNAND論理および前記少なくとも1個の第2の論理回路から出力されるNOR論理に基づき、前記第1ないし第4の制御信号を生成する、半導体集積回路。 - 前記ドライバ回路は、さらに、
前記入力信号を受けてその反転信号を出力するインバータ回路、および、
前記入力信号を受けて出力するトランスファゲートを有し、
前記第1の論理回路および第2の論理回路を2個ずつ備え、さらに、
前記インバータ回路の出力は、前記2個の第1の論理回路の一方の第1の遅延回路の入力と、前記2個の第2の論理の一方の第2の遅延回路とに接続され、
前記トランスファゲートの出力は、前記2個の第1の論理回路の他方の第1の遅延回路の入力と、前記2個の第2の論理の他方の第2の遅延回路とに接続される、請求項4記載の半導体集積回路。 - 前記第1のノードと第2のノードとの間に抵抗素子が接続される、請求項1ないし請求項5のいずれか一項記載の半導体集積回路。
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