KR20030002305A - 반도체 집적 회로 - Google Patents

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KR20030002305A
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 입력되는 신호에 따라 출력 신호의 논리 레벨을 변화시킬 때, 그 출력 신호의 신호 파형의 왜곡을 억제한 반도체 집적 회로를 제공하는 것으로, 구동 회로(12)는 입력 신호 X가 H 레벨에서 L 레벨로 변화함에 따라 각각 L 레벨에서 H 레벨로 변화하고, 입력 신호 X가 L 레벨에서 H 레벨로 변화함에 따라 각각 H 레벨에서 L 레벨로 변화하는 제어 신호 A1, A2와, 입력 신호 X가 H 레벨에서 L 레벨로 변화함에 따라 각각 H 레벨에서 L 레벨로 변화하고, 입력 신호 X가 L 레벨에서 H 레벨로 변화함에 따라 각각 L 레벨에서 H 레벨로 변화하는 제어 신호 B1, B2를 생성하여, 각각 MOS 트랜지스터 MA1, MA2, MB1, MB2의 게이트 단자에 인가하고, 이 네 개의 제어 신호 A1∼B2의 논리 레벨의 변화 타이밍이 네 개의 MOS 트랜지스터 MA1∼MB2가 동시에 온 또는 오프 상태로 되는 기간이 발생하도록 조정된다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 다른 반도체 집적 회로로 신호를 출력하는 차동형 출력 회로를 구성하는 반도체 집적 회로에 관한 것이다.
도 1은 종래 기술에 의한 차동 출력 회로를 나타낸다. 차동 출력 회로는 n채널형 MOS 트랜지스터(이하, nMOS 트랜지스터라고 칭함) M1, M3, p채널형 MOS 트랜지스터(이하, pMOS 트랜지스터라고 칭함) M2, M4, 정전류원 J1, J2 및 드라이버 IN1, IN2, BU1, BU2를 구비한다. 드라이버 IN1, IN2, BU1, BU2는 공통의 입력 신호 X를 수신하여 MOS 트랜지스터 M1∼M4의 게이트 전극에 인가해야 할 각각의 제어 신호 A1, A2, B1, B2를 생성한다. 입력 신호 X가 로우 레벨(이하, L 레벨이라고 칭함)일 때, 트랜지스터 M1, M4가 온 상태로 되고, 트랜지스터 M2, M3이 오프 상태로 된다. 입력 신호 X가 하이 레벨(이하, H 레벨이라고 칭함)일 때, 반대로 트랜지스터 M1, M4가 오프 상태로 되고, 트랜지스터 M2, M3이 온 상태로 된다. 따라서, 서로 역상인 논리 신호 Y1, Y2가 각각 노드 N1, N2로부터 출력된다.
출력 신호 Y1, Y2는 각각 전송로(1, 2)를 거쳐서 별도의 반도체 칩의 회로로 전송된다. 저항 R은 노드 N1, N2 사이에 접속되어 전송로(1, 2)에 대한 종단 저항의 기능을 한다.
드라이버 IN1, IN2 각각은 입력 신호 X의 반전 논리를 출력하는 하나의 CMOS 인버터 회로이다. 드라이버 BU1, BU2는 직렬로 접속된 두 개의 CMOS 인버터 회로로 이루어지고, 입력 신호 X와 동일 논리를 출력하는 버퍼 회로이다.
제어 신호 A1, A2, B1, B2와 출력 신호 Y1, Y2 각각의 파형을 나타내는 파형도를 도 2에 나타낸다. 입력 신호 X가 L 레벨에서 H 레벨로 변화함에 따라, 드라이버 IN1, IN2는 시각 s1에서 H 레벨에서 L 레벨로 변화하게 된다. 드라이버 BU1, BU2와 드라이버 IN1, IN2의 구성상, 도 2와 같이, 신호 B1, B2는 시각 s1보다 늦은 시각 s2에서 L 레벨에서 H 레벨로 변화하게 된다.
시각 s1의 신호 A1, A2의 레벨 변화에 응답하여, MOS 트랜지스터 M1은 온 상태에서 오프 상태로, MOS 트랜지스터 M2는 오프 상태에서 온 상태로 각각 변화하고, 노드 N1의 전압은 L 레벨로부터 상승한다. 한편 시각 s2까지는 MOS 트랜지스터 M3은 오프 상태이고 MOS 트랜지스터 M4는 온 상태 그대로이기 때문에, 노드 N1의 전압 상승에 따라 저항 R을 거쳐 노드 N2의 전위도 상승한다. 그 후, 시각 s2의 신호 B1, B2의 레벨 변화에 응답하여 MOS 트랜지스터 M3, M4가 각각 온 상태, 오프 상태로 변화하고, 노드 N2의 전압은 하강한다. 이에 따라, 저항 R을 거쳐 노드 N1의 전압은 그 순간만큼 하강하지만, MOS 트랜지스터 M2로 구동시켜 다시 상승한다.
또한 입력 신호 X가 H 레벨에서 L 레벨로 변화함에 따라, 신호 A1, A2가 시각 s3에서 L 레벨에서 H 레벨로 변화했을 때, 신호 B1, B2는 시각 s3보다 늦은 시각 s4에서 H 레벨에서 L 레벨로 변화한다. 시각 s3의 신호 A1, A2의 레벨 변화에 응답하여 MOS 트랜지스터 M1은 오프 상태에서 온 상태로, MOS 트랜지스터 M2는 온 상태에서 오프 상태로 각각 변화하고, 노드 N1의 전압은 H 레벨로부터 하강한다.한편 시각 s4까지는 MOS 트랜지스터 M3은 온 상태이고 MOS 트랜지스터 M4는 오프 상태 그대로이기 때문에, 노드 N1의 전압 하강에 따라 저항 R을 거쳐 노드 N2의 전위도 하강한다. 그리고, 시각 s4의 신호 B1, B2의 레벨 변화에 응답하여 MOS 트랜지스터 M3, M4가 각각 오프 상태, 온 상태로 변화하고, 노드 N2의 전압은 상승한다. 노드 N2의 상승에 따라 저항 R을 거쳐 노드 N1의 전압은 그 순간만큼 상승하지만 MOS 트랜지스터 M1로 구동되어 다시 하강한다.
이와 같이, 입력 신호 X에 대한 신호 B1, B2의 응답이 신호 A1, A2의 응답에 비해 지연되도록 제어 신호 A1, A2, B1, B2가 생성된다. 그 결과, 입력 신호 X의 논리 레벨이 변화하면, 도 2에 나타내는 바와 같이, 출력 신호 Y2에는 H 레벨의 전압을 순간적으로 초과하는 오버슈트(overshoot) 및 L 레벨의 전압보다 순간적으로 저하하는 언더슈트(undershoot)가 발생한다. 또한, 출력 신호 Y1에 있어서도 순간적으로 파형을 낮추는 부분 D1, 순간적으로 파형을 높이는 부분 D2가 발생한다. 그들 파형의 왜곡은, 입력 신호 X의 레벨 변화에 따라, MOS 트랜지스터 M3, M4가 모두 온 상태로 되면 동시에 MOS 트랜지스터 M1, M2가 모두 오프 상태로 되는 기간, 또는 MOS 트랜지스터 M1, M2가 모두 온 상태로 되면 동시에 MOS 트랜지스터 M3, M4가 모두 오프 상태로 되는 기간이 발생하는 것에 원인이 있다.
이와 같은 출력 신호 Y1, Y2의 출력 파형의 왜곡은 단순히 외관상의 문제만이 아니라, 신호 전송성의 관점에서 문제가 된다. 예컨대, 종단 저항 R이 존재한다고는 해도, 신호 Y1, Y2는 전송로(1, 2)의 종단에서 어느 정도는 반사된다. 이 파형이 왜곡되는 부분의 반사가 출력 신호 Y1, Y2의 파형을 더 왜곡되게 하고, 그 결과, 정확한 파형 신호를 전송 목적지로 전송할 수 없게 될 가능성이 있다. 또한 전송로(1, 2)에 인접하는 다른 전송로가 존재하면, 전송로(1, 2)와 인접하는 전송로 사이의 배선 용량에 의해, 이 파형의 왜곡이 그 인접하는 다른 전송로에 노이즈를 발생시키는 소위 크로스토크 노이즈(crosstalk noise)의 원인이 된다.
따라서 본 발명의 목적은 입력되는 신호에 따라 출력 신호의 논리 레벨을 변화시킬 때, 그 출력 신호의 파형의 왜곡을 억제하는 반도체 집적 회로를 제공하는 것이다.
도 1은 종래 기술에 따른 차동 출력 회로를 나타내는 회로 구성도,
도 2는 도 1의 회로의 동작을 설명하기 위한 신호 파형도,
도 3은 본 발명의 실시예 1에 따른 반도체 집적 회로(차동 출력 회로)를 나타내는 회로 구성도,
도 4는 도 3에서의 구동 회로(12)를 나타내는 회로 구성도,
도 5는 구동 회로(12)의 동작을 설명하기 위한 신호 파형도,
도 6은 도 1의 차동 출력 회로의 동작을 설명하기 위한 신호 파형도,
도 7은 본 발명의 실시예 2에 따른 구동 회로(40)를 나타내는 회로 구성도.
도면의 주요 부분에 대한 부호의 설명
MA1, MB1 : nMOS 트랜지스터MA2, MB2 : pMOS 트랜지스터
A1, A2, B1, B2 : 제어 신호R : 저항
M5, M6 : 전원 전류12, 40 : 구동 회로
31, 35 : NAND 논리 게이트33, 37 : NOR 논리 게이트
30, 32, 34, 36 : 지연 회로
본 발명에 따른 반도체 집적 회로는 제 1 노드에 접속된 드레인 단자를 갖는 제 1 도전형의 제 1 MOS 트랜지스터, 제 1 노드에 접속된 드레인 단자를 갖는, 제 1 도전형과는 다른 제 2 도전형의 제 2 MOS 트랜지스터, 제 2 노드에 접속된 드레인 단자와, 제 1 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 제 1 도전형의 제 3 MOS 트랜지스터, 제 2 노드에 접속된 드레인 단자와, 제 2 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 제 2 도전형의 제 4 MOS 트랜지스터 및 입력 신호의 논리 레벨의 변화에 따라, 그 논리 레벨이 변화하는 제 1 내지 제 4 제어 신호를 생성하고, 각각 제 1 내지 제 4 MOS 트랜지스터의 게이트 단자에 인가하는 구동 회로를 구비한다.
여기서 제 1 제어 신호는 입력 신호의 H 레벨에서 L 레벨로의 제 1 레벨 변화에 응답하여, 제 1 시각에 L 레벨에서 H 레벨로 변화하기 시작하고, 입력 신호의 L 레벨에서 H 레벨로의 제 2 레벨 변화에 응답하여, 제 2 시각에 H 레벨에서 L 레벨로 변화하기 시작하도록 한다. 제 2 제어 신호는 입력 신호의 제 1 레벨 변화에 응답하여 제 1 시각보다 늦은 제 3 시각에 L 레벨에서 H 레벨로 변화하기 시작하고, 입력 신호의 상기 제 2 레벨 변화에 응답하여 제 2 시각보다 빠른 제 4 시각에 H 레벨에서 L 레벨로 변화하기 시작하게 된다.
제 3 제어 신호는 입력 신호의 제 1 레벨 변화에 응답하여 제 5 시각에 H 레벨에서 L 레벨로 변화하기 시작하고, 입력 신호의 제 2 레벨 변화에 응답하여 제 6 시각에 L 레벨에서 H 레벨로 변화하기 시작하게 된다. 또한, 제 4 제어 신호는 입력 신호의 상기 제 1 레벨 변화에 응답하여 제 5 시각보다 빠른 제 7 시각에 H 레벨에서 L 레벨로 변화하고, 입력 신호의 상기 제 2 레벨 변화에 응답하여 제 6 시각보다 늦은 제 8 시각에 L 레벨에서 H 레벨로 변화하기 시작하게 된다.
그리고, 제 1 및 제 2 시각 사이의 기간 중 적어도 일부와, 제 5 및 제 6 시각 사이의 기간 중 적어도 일부를 중복시키고, 제 3 및 제 4 시각 사이의 기간 중 적어도 일부와 제 7 및 제 8 시각 사이의 기간 중 적어도 일부를 중복시킴으로써, 입력 신호의 논리 레벨 변화에 따라 제 1 내지 제 4 제어 신호는 제 1 내지 제 4 MOS 트랜지스터가 모두 온 또는 모두 오프 상태로 되는 기간을 발생시킬 수 있다. 이것은 제 1 및 제 2 노드 사이가 저항 소자 등의 임피던스를 거쳐 접속되어도, 제 1 및 제 2 노드로부터 출력되는 신호의 오버슈트 및 언더슈트 등을 억제할 수 있도록 작용한다.
제 1, 제 2, 제 3 및 제 4 시각을 각각 제 7, 제 8, 제 5 및 제 6 시각과 각각 대략 일치시키는 것이 바람직하다. 예컨대, 제 1 및 제 4 MOS 트랜지스터가 온 상태로 되고, 제 2 및 제 3 MOS 트랜지스터가 오프 상태일 때, 입력 신호의 레벨 변화에 따라 제 2 및 제 3 MOS 트랜지스터가 동시에 온 상태로 변화하거나, 또는 제 1 및 제 4 MOS 트랜지스터가 동시에 오프 상태로 변화할 수 있고, 제 1 및 제 2 노드로부터 출력되는 신호의 파형의 왜곡을 억제할 수 있다.
특히, 제 1 및 제 2 MOS 트랜지스터를 n 채널형 MOS 트랜지스터로 하고, 제 3 및 제 4 MOS 트랜지스터를 p 채널형 MOS 트랜지스터로 하면, 제 1 내지 제 4 MOS 트랜지스터가 동시에 온 상태로 되는 기간이 얻어진다. 환언하면, 제 1 및 제 2 노드를 플로팅 상태로 만들지 않기 때문에 외적 요인에 의한 노이즈의 발생을 억제할 수 있다.
구체적으로, 구동 회로는 그 입력이 상기 입력 신호의 전압 변화에 따라 전압이 변화하는 노드에 접속되고, 그 입력 전압의 변화를 지연시켜 출력하는 제 1 지연 회로와, 제 1 입력이 상기 제 1 지연 회로의 입력에 접속되며, 제 2 입력이 상기 제 1 지연 회로의 출력에 접속되고, NAND 논리를 출력하는 NAND 논리 게이트로 이루어지는 제 1 논리 회로 및 그 입력이 상기 입력 신호의 전압 변화에 따라 전압이 변화하는 노드에 접속되고, 그 입력 전압의 변화를 지연시켜 출력하는 제 2 지연 회로와, 제 1 입력이 상기 제 2 지연 회로의 입력에 접속되며, 제 2 입력이 상기 제 2 지연 회로의 출력에 접속되고, NOR 논리를 출력하는 NOR 논리 게이트로이루어지는 제 2 논리 회로를 각각 적어도 하나 구비한다. 이 적어도 하나의 제 1 논리 회로로부터 출력되는 NAND 논리 및 적어도 하나의 제 2 논리 회로로부터 출력되는 NOR 논리에 근거하여 제 1 내지 제 4 제어 신호가 생성된다.
바람직하게는, 구동 회로는 제 1 및 제 2 논리 회로가 두 개 마련되고, 입력 신호를 수신하여 그 반전 신호를 출력하는 인버터 회로의 출력이 한 쪽의 제 1 논리 회로의 제 1 지연 회로의 입력과, 한 쪽의 제 2 논리의 제 2 지연 회로에 접속되며, 상기 입력 신호를 수신하여 출력하는 전송 게이트가 다른 쪽의 제 1 논리 회로의 제 1 지연 회로의 입력과, 다른 쪽의 제 2 논리의 제 2 지연 회로에 접속되도록 구성된다.
(실시예 1)
도 3은 본 발명의 일 실시예인 반도체 집적 회로(10)의 구성을 나타낸다. 단일 반도체 칩 상에 형성된 반도체 집적 회로(10)는 서로 역상인 논리 레벨을 갖는 두 개의 논리 신호를 각각 노드 N1, N2로부터 출력하고, 전송로(1, 2)를 거쳐 별도의 반도체 칩 회로에 전송하는 차동 출력 회로이다. 반도체 집적 회로(10)는 nMOS 트랜지스터 MA1, MB1, pMOS 트랜지스터 MA2, MB2, 정전류원 M5, M6 및 저항 소자 R을 구비한다.
nMOS 트랜지스터 MA1은 노드 N3에 접속되는 소스 단자와, 노드 N1에 접속되는 드레인 단자를 갖는다. nMOS 트랜지스터 MB1은 노드 N3에 접속되는 소스 단자와, 노드 N2에 접속되는 드레인 단자를 갖는다. pMOS 트랜지스터 MA2는 노드 N4에접속되는 소스 단자와 노드 N1에 접속되는 드레인 단자를 갖는다. pMOS 트랜지스터 MB2는 노드 N4에 접속되는 소스 단자와 노드 N2에 접속되는 드레인 단자를 갖는다.
정전류원 M5는 전원 전압 VDD를 수신하는 소스 단자와, 노드 N4에 접속되는 드레인 단자와, 소정의 바이어스 전압을 수신하는 게이트 단자를 갖는 pMOS 트랜지스터로 구성되어 노드 N4에 정전류를 공급한다. 정전류원 M6은 접지 전압 GND(=0V)를 수신하는 소스 단자와, 노드 N3에 접속되는 드레인 단자와, 소정의 바이어스 전압을 수신하는 게이트 단자를 갖는 nMOS 트랜지스터로 구성되어 노드 N3에 정전류를 공급한다. 정전류원 M5, M6은 노드 N3, N4 사이를 흐르는 전류량을 조절하여 저소비 전력화에 기여한다. 정전류원 M5, M6의 어느 한 쪽만 마련하고, 마련되어 있지 않은 노드 N3, N4 중 한 쪽에 직접 전원 전압 또는 접지 전위를 인가해도 무방하다.
저항 소자 R은 전송로(1, 2)의 종단 저항으로서 노드 N1과 노드 N2 사이에 접속된다. 또 저항 소자 R은 칩의 외부에 마련되어도 무방하다.
반도체 집적 회로(10)는 입력 신호 X에 따라 MOS 트랜지스터 MA1, MA2, MB1, MB2의 게이트 단자에 각각 인가되는 제어 신호 A1, A2, B1, B2를 생성하는 구동 회로(12)를 구비한다. 구동 회로(12)에서, 입력 신호 X의 H 레벨에서 L 레벨로의 변화에 따라 제어 신호 A1, A2의 논리 레벨은 L 레벨에서 H 레벨로 변화하는 한편, 제어 신호 B1, B2의 논리 레벨은 H 레벨에서 L 레벨로 변화한다. 반대로, 입력 신호 X의 L 레벨에서 H 레벨로의 논리 변화에 따라 제어 신호 A1, A2의 논리 레벨은H 레벨에서 L 레벨로 변화하는 한편, 제어 신호 B1, B2의 논리 레벨은 L 레벨에서 H 레벨로 변화한다. 여기서 H 레벨은 전원 전압 VDD에 상당하고 L 레벨은 접지 전압 GND에 상당한다(이하 동일).
본 실시예에서는 입력 신호 X의 H 레벨에서 L 레벨로 및 L 레벨에서 H 레벨로의 각 변화에 따라, MOS 트랜지스터 MA1, MA2, MB1, MB2가 모두 온 상태로 되는 기간을 발생시키도록 제어 신호 A1, A2, B1, B2의 논리 레벨이 변화하는 타이밍이 구동 회로(12)에 의해 조정되어 있다.
도 4는 구동 회로(12)의 회로 구성도이다. 구동 회로(12)는 논리 회로(21∼24)와 전송 게이트(15)와 CMOS 인버터(16)를 구비한다.
인버터(16)는 소스 단자에 전원 전압 VDD를 수신하고, 드레인 단자에 노드 N6이 접지되며, 게이트 단자에 노드 N7 상의 입력 신호 X를 수신하는 pMOS 트랜지스터와, 소스 단자에 접지 전압 GND를 수신하여 드레인 단자에 노드 N6이 접지되고, 게이트 단자에 노드 N7 상의 입력 신호 X를 수신하는 nMOS 트랜지스터로 이루어지며, 입력 신호 X의 논리 반전된 신호를 노드 N6에 출력한다. 전송 게이트(15)는 게이트 단자에 전원 전압 VDD를 수신하여 항상 도통하는 nMOS 트랜지스터와, 게이트 단자에 접지 전위 GND를 수신하여 항상 도통하는 pMOS 트랜지스터로 이루어지고, 이 nMOS 트랜지스터와 pMOS 트랜지스터는 노드 N5, N7 사이에서 병렬로 접속된다. 전송 게이트(15)는 입력 신호 X를 수신하여 그대로의 논리 레벨을 노드 N5로 출력한다. 단, 노드 N5의 논리 레벨 변화는 입력 신호 X에서의 논리 레벨 변화에 대해 지연되어 생긴다.
논리 회로(21)는 노드 N5의 신호에 따라 제어 신호 A1을 출력하는 회로이며, 구체적으로, 노드 N5의 신호를 지연시키는 지연 회로(30) 및 노드 N5의 신호와 지연 회로(30)가 출력하는 신호의 NAND 논리를 출력하는 NAND 논리 게이트(31)로 이루어진다. 논리 회로(22)는 노드 N5의 신호에 따라 제어 신호 A2를 출력하는 회로이며, 구체적으로 노드 N5의 신호를 지연시키는 지연 회로(32) 및 노드 N5의 신호와 지연 회로(32)가 출력하는 신호의 NOR 논리를 출력하는 NOR 논리 게이트(33)로 이루어진다.
논리 회로(23)는 노드 N6의 신호에 따라 제어 신호 B1을 출력하는 회로이고, 논리 회로(21)와 회로 구성이 동일하다. 구체적으로, 논리 회로(23)는 노드 N6의 신호를 지연시키는 지연 회로(34) 및 노드 N6의 신호와 지연 회로(34)가 출력하는 신호의 NAND 논리를 출력하는 NAND 논리 게이트(35)로 이루어진다.
논리 회로(24)는 노드 N6의 신호에 따라 제어 신호 B2를 출력하는 회로이고, 논리 회로(22)와 회로 구성이 동일하다. 구체적으로, 논리 회로(24)는 노드 N6의 신호를 지연시키는 지연 회로(36) 및 노드 N6의 신호와 지연 회로(36)가 출력하는 신호의 NOR 논리를 출력하는 NOR 논리 게이트(37)로 이루어진다.
지연 회로(30, 32, 34, 36) 각각은 회로 구성이 동일하며, 인버터(16)와 동일한 우수개의 CMOS 인버터(도면에서는 두 개)를 직렬 접속한 것이다. 따라서 인버터의 단수가 많을수록 각 지연의 회로 지연 시간이 길어진다.
또한 설계의 편의상, 입력이 논리 게이트(31, 33, 35, 37) 각각의 출력에 접속되고, 각 논리 게이트가 출력하는 신호를 버퍼링하는 버퍼 회로를 접속하여 이버퍼 회로의 출력을 각각 제어 신호 A1, A2, B1, B2로 해도 무방하다.
도 5는 입력 신호 X에 대한 노드 N5, N6의 신호, 제어 신호 A1, A2, B1, B2의 파형을 나타낸 타이밍차트이다. 여기서는 시각 t0에 H 레벨에서 L 레벨로 변화하고, 시각 t4에 L 레벨에서 H 레벨로 변화하는 입력 신호 X를 가정한다.
입력 신호 X의 H 레벨에서 L 레벨로의 변화에 응답하여, 노드 N6 상의 신호는 인버터(16)에 의해 L 레벨에서 H 레벨로 변화한다. 인버터(16)의 응답 지연에 의해 노드 N6의 신호는 시각 t1(>t0)에서 L 레벨에서 H 레벨로 변화하기 시작한다. 한편 노드 N5는 전송 게이트(15)에 의해 입력 신호 X를 지연시킨 신호가 나타난다.
전송 게이트(15)에 의한 신호 지연이 인버터(16)의 응답 지연과 거의 같게 되도록 전송 게이트(15)가 구성되고, 노드 N5의 신호는 시각 t1에서 H 레벨에서 L 레벨로 변화하기 시작한다.
시각 t1까지는 제어 신호 A1, A2는 L 레벨, 제어 신호 B1, B2는 H 레벨을 각각 나타내고 있지만, 노드 N5에서 H 레벨에서 L 레벨로의 변화에 응답하여, NAND 게이트(31)가 제어 신호 A1을 L 레벨에서 H 레벨로 변화시키지만, NAND 게이트(31)의 응답 지연에 의해 시각 t2(>t1)에서 그 레벨 변화가 시작된다. 한편, 지연 회로(32)가 노드 N5에서의 신호의 H 레벨에서 L 레벨로의 변화를 지연시켜 NOR 게이트(33)로 인가하기 때문에, 시각 t2에서 제어 신호 A2는 L 레벨 그대로이다.
또한, 노드 N6에서의 L 레벨에서 H 레벨로의 변화에 응답하여, NOR 게이트(37)에 의해 제어 신호 B2는 H 레벨에서 L 레벨로 변화하지만, NOR 게이트(37)의 응답 지연에 의해 시각 t2에서 그 레벨 변화가 시작된다. 한편, 지연 회로(34)가 노드 N6에서 L 레벨에서 H 레벨로의 변화를 지연시켜 NAND 게이트(35)에 인가하기 때문에, 시각 t2에서 제어 신호 B1은 H 레벨 그대로이다.
그리고, 지연 회로(32, 34)가 각각 노드 N5, N6에서의 레벨 변화를 각각 NOR 게이트(33), NAND 게이트(35)에 인가하면, 제어 신호 A2의 논리 레벨은 L 레벨에서 H 레벨로, 제어 신호 B1의 논리 레벨은 H 레벨에서 L 레벨로 각각 변화한다. 지연 회로(32, 34)의 신호 지연에 의해 그 제어 신호 A2, B1의 논리 레벨은 모두 시각 t3(>t2)에서 변화하기 시작한다. 시간 (t3-t2)이 지연 회로(32, 34)에 의해 발생하는 지연 시간에 상당한다.
반대로, 시각 t4에서 입력 신호 X의 L 레벨에서 H 레벨로의 변화에 응답하여 노드 N6 상의 신호는 인버퍼(16)에 의해 H 레벨에서 L 레벨로 변화하지만, 이 버퍼(16)의 응답 지연에 의해, 그 레벨 변화가 시작되는 것은 시각 t5(>시각 t4)이다. 한편, 전송 게이트(15)에 의한 신호 지연에 의해 노드 N5의 신호는 동일 시각 t5에서 L 레벨에서 H 레벨로 변화하기 시작한다.
시각 t5까지는 제어 신호 A1, A2는 H 레벨, 제어 신호 B1, B2는 L 레벨이다. 노드 N5에서 L 레벨에서 H 레벨로의 변화에 응답하여 NOR 논리 게이트(33)가 제어 신호 A2를 H 레벨에서 L 레벨로 변화시키지만, NOR 논리 게이트(33)의 응답 지연에 의해 시각 t6(>t5)에서 그 레벨 변화가 시작된다. 한편, 지연 회로(30)가 노드 N5에서 L 레벨에서 H 레벨로의 변화를 지연시켜 NAND 논리 게이트(31)에 인가하므로, 시각 t6에서는 제어 신호 A1은 H 레벨 그대로이다.
또한 노드 N6에서의 H 레벨에서 L 레벨로의 변화에 응답하여, NAND 논리 게이트(35)가 제어 신호 B1을 L 레벨에서 H 레벨로 변화시키지만, NAND 논리 게이트(35)의 응답 지연에 의해 시각 t6에서 그 레벨 변화가 시작된다. 한편, 지연 회로(36)가 노드 N6에서의 H 레벨에서 L 레벨로의 변화를 지연시켜 NOR 논리 게이트(37)에 인가하므로, 시각 t6에서는 제어 신호 B2는 L 레벨 그대로이다.
그리고, 지연 회로(30, 36)가 노드 N5, N6의 레벨 변화를 각각 NAND 게이트(31), NOR 게이트(37)에 인가하면, 제어 신호 A1의 논리 레벨은 H 레벨에서 L 레벨로, 제어 신호 B2의 논리 레벨은 L 레벨에서 H 레벨로 각각 변화한다. 지연 회로(30, 36)의 신호 지연에 의해 그 제어 신호 A1, B2의 논리 레벨은 모두 시각 t7(>t6)에서 변화하기 시작한다. 시간 (t7-t6)은 지연 회로(32, 34)에 의해 생기는 지연 시간에 상당하고, (t3-t2)와 동일한 길이이다.
도 6은 도 1에서의 MOS 트랜지스터 MA1, MA2, MB1, MB2의 각각 온, 오프 상태의 천이와, 출력 신호 Y1, Y2의 파형을 나타내는 타이밍차트이다.
제어 신호 A1, A2가 L 레벨이고 제어 신호 B1, B2가 H 레벨일 때, MOS 트랜지스터 MA1, MB2는 오프 상태이고 MOS 트랜지스터 MA2, MB1은 온 상태이다. 이 때 출력 신호 Y1은 H 레벨이고 출력 신호 Y2는 L 레벨이다.
도 5에서 설명한 바와 같이, 구동 회로(12)에 의해 시각 t2에서 제어 신호 A1은 L 레벨에서 H 레벨로, 제어 신호 B2는 H 레벨에서 L 레벨로 동시에 각각 변화하기 시작한다. 그리고 시각 t2보다 늦은 시각 t3에서 제어 신호 A2는 L 레벨에서 H 레벨로, 제어 신호 B1은 H 레벨에서 L 레벨로 동시에 각각 변화하기 시작한다. 제어 신호 A1, B2에 응답하여 시각 t10(>t2)에 MOS 트랜지스터 MA1, MB2는 동시에오프 상태에서 온 상태로 전환된다. 시각 t10은 MOS 트랜지스터 MA1의 게이트 단자의 전압이 접지 전압으로부터 임계 전압만큼 높아진 시점에 상당하고, MOS 트랜지스터 MB2의 게이트 단자의 전압이 전원 전압으로부터 임계 전압만큼 낮아진 시점에 상당한다.
MOS 트랜지스터 MA2, MB1은 온 상태 그대로이지만, 시각 t10에서 온 상태로 된 MOS 트랜지스터 MA1이 노드 N1의 전압을 H 레벨로부터 낮추는 동시에, 온 상태로 된 MOS 트랜지스터 MB2가 노드 N2의 전압을 L 레벨로부터 높인다.
제어 신호 A2, B1에 응답하여 시각 t11(>t3>t10)에 MOS 트랜지스터 MA2, MB1은 동시에 온 상태에서 오프 상태로 전환된다. 시각 t11은 MOS 트랜지스터 MA2의 게이트 단자의 전압이 전원 전압으로부터 임계 전압만큼 낮아진 시점에 상당하고, MOS 트랜지스터 MB1의 게이트 단자의 전압이 접지 전압으로부터 임계 전압만큼 높아진 시점에 상당한다. MOS 트랜지스터 MA2, MB1의 오프에 의해, 온 상태로 되어 있는 MOS 트랜지스터 MA1이 노드 N1의 전압을 L 레벨까지 낮추고, 또한, 온 상태로 되어 있는 MOS 트랜지스터 MB2가 노드 N2의 전압을 H 레벨까지 높인다.
입력 신호의 H 레벨에서 L 레벨로의 변화에서, 시각 t10에서 MOS 트랜지스터 MA1, MA2, MB1, MB2가 모두 온 상태로 되므로, 노드 N2의 전위가 상승해도 이것이 저항 R을 거쳐 노드 N1의 전위를 H 레벨까지 더 높이지도 않고, 반대로 노드 N1의 전위가 저하해도 이것이 저항 R을 거쳐 노드 N2의 전위를 L 레벨까지 더 낮추지도 않는다.
따라서, 입력 신호 X의 H 레벨에서 L 레벨로의 변화에 따라, 출력 신호 Y1은오버슈트를 발생시키지 않고 H 레벨에서 L 레벨로 변화하고, 출력 신호 Y2는 언더슈트를 발생시키지 않고 L 레벨에서 H 레벨로 각각 변화한다. 따라서 출력 신호 Y1, Y2의 신호 파형의 왜곡을 억제할 수 있다.
계속해서, 시각 t6에서 제어 신호 A2는 H 레벨에서 L 레벨로, 제어 신호 B1은 L 레벨에서 H 레벨로 동시에 각각 변화하기 시작한다. 시각 t6보다 늦은 시각 t7에서 제어 신호 A1은 H 레벨에서 L 레벨로, 제어 신호 B2는 L 레벨에서 H 레벨로 동시에 각각 변화하기 시작한다. 제어 신호 A2, B1에 응답하여 시각 t12(>t6)에 MOS 트랜지스터 MA2, MB1은 동시에 오프 상태에서 온 상태로 전환된다. 시각 t12는 MOS 트랜지스터 MA2의 게이트 단자의 전압이 접지 전압으로부터 임계 전압만큼 높아진 시점에 상당하고, MOS 트랜지스터 MB1의 게이트 단자의 전압이 전원 전압에서 임계 전압만큼 낮아진 시점에 상당한다.
MOS 트랜지스터 MA1, MB2는 온 상태 그대로이지만, 시각 t12에서 온 상태로 된 MOS 트랜지스터 MA2가 노드 N1의 전압을 L 레벨로부터 높이는 동시에, 온 상태로 된 MOS 트랜지스터 MB1이 노드 N2의 전압을 H 레벨로부터 낮춘다.
제어 신호 A1, B2에 응답하여 시각 t13(>t7>t12)에 MOS 트랜지스터 MA1, MB2는 동시에 온 상태에서 오프 상태로 전환된다. 시각 t13은 MOS 트랜지스터 MB2의 게이트 단자의 전압이 전원 전압으로부터 임계 전압만큼 낮아진 시점에 상당하고 MOS 트랜지스터 MA1의 게이트 단자의 전압이 접지 전압으로부터 임계 전압만큼 높아진 시점에 상당한다. MOS 트랜지스터 MA1, MB2의 오프에 의해 온 상태로 되어 있는 MOS 트랜지스터 MA2가 노드 N1의 전압을 H 레벨까지 높이고 또한, 온 상태로되어 있는 MOS 트랜지스터 MB1이 노드 N2의 전압을 L 레벨까지 낮춘다.
입력 신호의 L 레벨에서 H 레벨로의 변화에 있어서, 시각 t12에서 MOS 트랜지스터 MA1, MA2, MB1, MB2가 모두 온 상태로 되므로, 노드 N2의 전위가 저하해도, 이것이 저항 R을 거쳐 노드 N1의 전위를 L 레벨까지 더 낮추지 않고, 반대로 노드 N1의 전위가 상승해도 이것이 저항 R을 거쳐 노드 N2의 전위를 H 레벨로부터 더 높이지도 않는다.
따라서, 입력 신호 X의 L 레벨에서 H 레벨로의 변화에 따라 출력 신호 Y1은 언더슈트를 발생시키지 않고 L 레벨에서 H 레벨로, 출력 신호 Y2는 오버슈트를 발생시키지 않고 H 레벨에서 L 레벨로 각각 변화한다. 따라서 출력 신호 Y1, Y2의 신호 파형의 왜곡을 억제할 수 있다.
이상과 같이, 본 실시예에 의하면, MOS 트랜지스터 MA1, MA2, MB1, MB2가 신호 X의 레벨 변화에 따라 모두 온 상태로 되도록, 제어 신호 A1, A2, B1, B2를 생성한다. 이것은, 이때 MOS 트랜지스터 MA1, MB1만이 온 상태로 되거나, 또는, MOS 트랜지스터 MA2, MB2만이 온 상태로 되는 기간은 발생시키지 않고, 출력 신호 Y1, Y2가 발생시키는 오버슈트 및 언더슈트를 억제하도록 작용한다. 종래 기술에서 보인 오버슈트 및 언더슈트 등의 왜곡은 피할 수 있다.
또 본 실시예에서는 도 4의 논리 회로(21, 22, 23, 24)의 출력 신호를 각각 MOS 트랜지스터 MA2, MA1, MB2, MB1의 게이트 단자에 인가되도록 변경해도 무방하다. 이 때, MOS 트랜지스터 MA1, MA2, MB1, MB2가, 신호 X의 L 레벨에서 H 레벨로, 및 H 레벨에서 L 레벨로의 변화 중 어느 하나에 대해서도 모두 오프 상태로 하는 기간이 발생한다. 예컨대, MOS 트랜지스터 MA1, MB2가 온 상태로 되고, MOS 트랜지스터 MA2, MB1이 온 상태로 되며, 노드 N1, N2가 L 레벨, H 레벨인 것으로 한다. 입력 신호 X의 논리 레벨이 변화하면, 그 네 개의 MOS 트랜지스터가 모두 오프 상태로 된다. 이것에 의해서도 MOS 트랜지스터 MB1, MB2만이 온 상태로 되거나, 또는 MOS 트랜지스터 MA1, MA2만이 온 상태로 되는 상태는 발생하지 않고, 종래 기술에서 보인 파형의 왜곡은 피할 수 있다. 단, MOS 트랜지스터 MA1, MA2, MB1, MB2가 모두 온 상태로 되면 노드 N1, N2가 플로팅 상태로 된다. 이 경우에, 외적 요인에 의해 노이즈가 발생할 가능성이 있는 것에 주의를 요한다.
또한, 전송 게이트(15)에 의해 지연을 인버터(16)의 응답 지연과 일치시키는 것이 바람직하다. 그러나 일치하지 않은 경우에, 제어 신호 A1, B2의 레벨 변화의 타이밍 및 제어 신호 A2, B1의 레벨 변화의 타이밍도 각각 일치하지 않는다. 그러나 (1) 제어 신호 A1이 L 레벨에서 H 레벨로 변화하기 시작하는 시각으로부터 제어 신호 A2가 L 레벨에서 H 레벨로 변화하기 시작하는 시각까지의 기간 중 일부와, 제어 신호 B2가 H 레벨에서 L 레벨로 변화하기 시작하는 시각으로부터 제어 신호 B1이 H 레벨에서 L 레벨로 변화하기 시작하는 시각까지의 기간 중 일부를 시간적으로 중복시키고, (2) 제어 신호 A2가 H 레벨에서 L 레벨로 변화하기 시작하는 시각으로부터 제어 신호 A1이 H 레벨에서 L 레벨로 변화하기 시작하는 시각까지의 기간 중 일부와, 제어 신호 B1이 L 레벨에서 H 레벨로 변화하기 시작하는 시각으로부터 제어 신호 B2가 L 레벨에서 H 레벨로 변화하기 시작하는 시각까지의 기간 중 일부를 시간적으로 중복시키며, 이것을 보정하는 정도로 전송 게이트(15)에 의한 지연과인버터(16)의 응답 지연이 서로 달라도 무방하다.
이 경우에도 입력 신호 X의 논리 레벨 변화에 따라, MOS 트랜지스터 MA1, MA2, MB1, MB2가 동시에 온 상태로 되는 기간이 생긴다. 종래 기술과 같이, MOS 트랜지스터 MA1, MA2만이 온 상태로 되거나, 또는 MOS 트랜지스터 MB1, MB2만이 온 상태로 되는 상태는 피할 수 있다. 따라서, 종래 기술에 비해 출력 신호 Y1, Y2 상의 오버슈트 및 언더슈트 등은 어느 정도 억제되고, 출력 신호 파형의 왜곡을 개선할 수 있다.
(실시예 2)
도 7은 도 3의 구동 회로(12) 대신에 적용되는 다른 구동 회로(40)의 회로 구성을 나타내고 있다. 구동 회로(40)는 도 4와 동일한 논리 회로(21, 22)(단, 입력 신호 X는 노드 N5에 인가됨), 그 입력에 NAND 논리 게이트(31)가 출력하는 신호를 수취하고, 그 출력으로부터 제어 신호 A1을 출력하는 전송 게이트(41), 그 입력에 NOR 논리 게이트(33)가 출력하는 신호를 수취하고, 그 출력으로부터 제어 신호 A2를 출력하는 전송 게이트(42), 그 입력에 NAND 논리 게이트(31)가 출력하는 신호를 수취하고, 그 출력으로부터 제어 신호 B2를 출력하는 CMOS 인버터(44), 및 그 입력에 NOR 논리 게이트(33)가 출력하는 신호를 수취하고, 그 출력으로부터 제어 신호 B1을 출력하는 CMOS 인버터(43)를 구비한다.
CMOS 인버터(43, 44)는 도 4의 인버터(16)와 구성이 동일하고, 전송 게이트(41, 42)는 도 4의 전송 게이트(15)와 구성이 동일하다.
구동 회로(40)는, 도 4와 마찬가지로, 입력 신호 X의 H 레벨에서 L 레벨로의 변화에 응답하여, 제어 신호 A1이 제 1 시각에서 L 레벨에서 H 레벨로 변화하고, 제어 신호 A2가 제 1 시각보다 늦은 제 2 시각에서 L 레벨에서 H 레벨로 변화하며, 제어 신호 B2가 제 1 시각과 동일 시각의 제 3 시각에서 H 레벨에서 L 레벨로 변화하고, 제어 신호 B1이 제 2 시각과 동일 시각이고 제 3 시각보다 늦은 제 4 시각에서 H 레벨에서 L 레벨로 변화한다. 그리고, 제 1 시각과 제 2 시각 사이의 기간과, 제 3 시각과 제 4 시각 사이의 기간은 시간적으로 중복된다.
또, 설계 형평상, 입력이 전송 게이트(41, 42), 인버터(43, 44)의 출력에 각각 접속되고, 각 게이트, 인버터가 출력하는 신호를 버퍼링하는 버퍼 회로를 접속하며, 이 버퍼 회로의 출력을 각각 제어 신호 A1, A2, B1, B2로 해도 관계없다.
구동 회로(40)는, 실시예 1과 마찬가지로, 입력 신호 X의 논리 레벨이 변화해도, 출력 신호 Y1, Y2는 오버슈트 및 언더슈트를 야기하지 않는다. 또, 구동 회로(40)는 구동 회로(12)에 비하여 적은 트랜지스터 수로 구성된다. NAND 논리 게이트, NOR 논리 게이트의 각각은 통상 각각 2개씩의 nMOS 트랜지스터 및 pMOS 트랜지스터로 구성되므로, 구동 회로(40)는 구동 회로(12)보다 pMOS 트랜지스터, nMOS 트랜지스터가 각각 12개씩, 합계 24개만큼 적은 트랜지스터로 구성된다.
본 발명에서는, 제 1 노드에 접속된 드레인 단자를 갖는 제 1 도전형의 제 1 MOS 트랜지스터, 제 1 노드에 접속된 드레인 단자를 갖는, 제 1 도전형과는 다른제 2 도전형의 제 2 MOS 트랜지스터, 제 2 노드에 접속된 드레인 단자와, 제 1 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 제 1 도전형의 제 3 MOS 트랜지스터, 및 제 2 노드에 접속된 드레인 단자와, 제 2 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 제 2 도전형의 제 4 MOS 트랜지스터를 구비한 반도체 집적 회로에 있어서, 제 1 내지 제 4 MOS 트랜지스터의 게이트 단자에 인가되는 제어 신호가 입력 신호의 논리 레벨 변화에 따라 제 1 내지 제 4 MOS 트랜지스터를 모두 온 또는 모두 오프 상태로 하는 기간을 발생시키므로, 제 1 및 제 2 노드에서 오버슈트 및 언더슈트 등의 발생을 억제하고, 또한 제 1 및 제 2 노드로부터 출력되는 신호 파형의 왜곡을 억제할 수 있다.

Claims (3)

  1. 제 1 노드에 접속된 드레인 단자를 갖는 제 1 도전형의 제 1 MOS 트랜지스터,
    상기 제 1 노드에 접속된 드레인 단자를 갖는, 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 MOS 트랜지스터,
    제 2 노드에 접속된 드레인 단자와, 상기 제 1 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 상기 제 1 도전형의 제 3 MOS 트랜지스터,
    상기 제 2 노드에 접속된 드레인 단자와, 상기 제 2 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 상기 제 2 도전형의 제 4 MOS 트랜지스터 및
    공통의 입력 신호에 응답하여 논리 레벨이 변화하는 제 1 내지 제 4 제어 신호를 생성하여, 각각 상기 제 1 내지 제 4 MOS 트랜지스터의 게이트 단자에 인가하는 구동 회로를 구비하되,
    상기 제 1 제어 신호는 상기 입력 신호의 하이 레벨에서 로우 레벨의 제 1 레벨 변화에 응답하여 제 1 시각에 로우 레벨에서 하이 레벨로 변화하기 시작하고, 상기 입력 신호의 로우 레벨에서 하이 레벨의 제 2 레벨 변화에 응답하여 제 2 시각에 하이 레벨에서 로우 레벨로 변화하기 시작하며,
    상기 제 2 제어 신호는 상기 입력 신호의 상기 제 1 레벨 변화에 응답하여 상기 제 1 시각보다 늦은 제 3 시각에 로우 레벨에서 하이 레벨로 변화하기 시작하고, 상기 입력 신호의 상기 제 2 레벨 변화에 응답하여 상기 제 2 시각보다 빠른제 4 시각에 하이 레벨에서 로우 레벨로 변화하기 시작하며,
    상기 제 3 제어 신호는 상기 입력 신호의 상기 제 1 레벨 변화에 응답하여 제 5 시각에 하이 레벨에서 로우 레벨로 변화하기 시작하고, 상기 입력 신호의 상기 제 2 레벨 변화에 응답하여 제 6 시각에 로우 레벨에서 하이 레벨로 변화하기 시작하며,
    상기 제 4 제어 신호는 상기 입력 신호의 상기 제 1 레벨 변화에 응답하여 상기 제 5 시각보다 빠른 제 7 시각에 하이 레벨에서 로우 레벨로 변화하기 시작하고, 상기 입력 신호의 상기 제 2 레벨 변화에 응답하여 상기 제 6 시각보다 늦은 제 8 시각에 로우 레벨에서 하이 레벨로 변화하기 시작하며,
    상기 제 1 및 제 2 시각 사이의 기간 중 적어도 일부와 상기 제 5 및 제 6 시각 사이의 적어도 일부가 중복되고, 상기 제 3 및 제 4 시각 사이의 기간 중 적어도 일부와 상기 제 7 및 제 8 시각 사이의 기간 중 적어도 일부가 중복되는
    반도체 집적 회로.
  2. 제 1 노드에 접속된 드레인 단자를 갖는 제 1 도전형의 제 1 MOS 트랜지스터,
    상기 제 1 노드에 접속된 드레인 단자를 갖는, 상기 제 1 도전형과는 다른 제 2 도전형의 제 2 MOS 트랜지스터,
    제 2 노드에 접속된 드레인 단자와, 상기 제 1 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 상기 제 1 도전형의 제 3 MOS 트랜지스터,
    상기 제 2 노드에 접속된 드레인 단자와, 상기 제 2 MOS 트랜지스터의 소스 단자에 접속된 소스 단자를 갖는 상기 제 2 도전형의 제 4 MOS 트랜지스터 및
    각각이, 입력 신호의 하이 레벨에서 로우 레벨로의 제 1 레벨 변화에 응답하여 로우 레벨에서 하이 레벨로 변화하고, 상기 입력 신호의 로우 레벨에서 하이 레벨로의 제 2 레벨 변화에 응답하여 하이 레벨에서 로우 레벨로 변화하는 제 1 및 제 2 제어 신호와,
    각각이, 상기 입력 신호의 상기 제 1 레벨 변화에 응답하여 하이 레벨에서 로우 레벨로 변화하고, 상기 입력 신호의 상기 제 2 레벨 변화에 응답하여 로우 레벨에서 하이 레벨로 변화하는 제 3 및 제 4 제어 신호를 생성하고,
    상기 제 1 내지 제 4 제어 신호를 각각 상기 제 1 내지 제 4 MOS 트랜지스터의 게이트 단자에 인가하는 구동 회로를 구비하되,
    상기 구동 회로는
    그 입력이 상기 입력 신호의 전압 변화에 따라 전압이 변화하는 노드에 접속되고, 그 입력 전압의 변화를 지연시켜 출력하는 제 1 지연 회로와, 제 1 입력이 상기 제 1 지연 회로의 입력에 접속되며, 제 2 입력이 상기 제 1 지연 회로의 출력에 접속되고, NAND 논리를 출력하는 NAND 논리 게이트로 이루어지는 제 1 논리 회로 및
    그 입력이 상기 입력 신호의 전압 변화에 따라 전압이 변화하는 노드에 접속되고, 그 입력 전압의 변화를 지연시켜 출력하는 제 2 지연 회로와, 제 1 입력이상기 제 2 지연 회로의 입력에 접속되며, 제 2 입력이 상기 제 2 지연 회로의 출력에 접속되고, NOR 논리를 출력하는 NOR 논리 게이트로 이루어지는 제 2 논리 회로를 각각 적어도 하나 구비하고,
    상기 적어도 하나의 제 1 논리 회로로부터 출력되는 NAND 논리 및 상기 적어도 하나의 제 2 논리 회로로부터 출력되는 NOR 논리에 근거하여 상기 제 1 내지 제 4 제어 신호를 생성하는
    반도체 집적 회로.
  3. 제 2 항에 있어서,
    상기 구동 회로는
    상기 입력 신호를 수신하여 그 반전 신호를 출력하는 인버터 회로 및
    상기 입력 신호를 수신하여 출력하는 전송 게이트를 갖고,
    상기 제 1 논리 회로 및 제 2 논리 회로를 두 개씩 더 구비하며, 또한,
    상기 인버터 회로의 출력은 상기 두 개의 제 1 논리 회로 중 한 쪽의 제 1 지연 회로의 입력과, 상기 두 개의 제 2 논리 회로 중 한 쪽의 제 2 지연 회로에 접속되고,
    상기 전송 게이트의 출력은 상기 두 개의 제 1 논리 회로 중 다른 쪽의 제 1 지연 회로의 입력과, 상기 두 개의 제 2 논리 회로 중 다른 쪽의 제 2 지연 회로에 접속되는
    반도체 집적 회로.
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