JP2902016B2 - 信号伝送方法および回路 - Google Patents
信号伝送方法および回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/08—Modifications for reducing interference; Modifications for reducing effects due to line faults ; Receiver end arrangements for detecting or overcoming line faults
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、信号伝送方法および回路に関し、例えば
CMOS（相補型MOS）等により構成されたディジタル処理
装置間又はその機能ブロック間における信号伝送方法お
よび回路に利用して有効な技術に関するものである。
CMOS（相補型MOS）等により構成されたディジタル処理
装置間又はその機能ブロック間における信号伝送方法お
よび回路に利用して有効な技術に関するものである。
〔従来の技術〕 半導体集積回路装置により構成されたディジタル回路
間の信号伝達を高速に行う方式として、信号振幅を0.8V
のような小振幅で伝達するECL（エミッタ・カップルド
・ロジック）インターフェイス方式がある。CMOS回路を
用いつつ、このような小振幅の信号伝達を行う例として
は、1989年５月『シー・アイ・シー・シー（CICC;Custo
m Integrated Circuit Conferrence）』論文の頁10.7.1
〜頁10.7.4がある。また、同じ小振幅信号を伝達する方
式でも、ECLレベルを用いない方法もある。このような
例として、1988年10月３日〜５日『アイ・シー・シー・
ディ（ICCD;International Conference on Computer De
vices）』論文の頁344頁347がある。
間の信号伝達を高速に行う方式として、信号振幅を0.8V
のような小振幅で伝達するECL（エミッタ・カップルド
・ロジック）インターフェイス方式がある。CMOS回路を
用いつつ、このような小振幅の信号伝達を行う例として
は、1989年５月『シー・アイ・シー・シー（CICC;Custo
m Integrated Circuit Conferrence）』論文の頁10.7.1
〜頁10.7.4がある。また、同じ小振幅信号を伝達する方
式でも、ECLレベルを用いない方法もある。このような
例として、1988年10月３日〜５日『アイ・シー・シー・
ディ（ICCD;International Conference on Computer De
vices）』論文の頁344頁347がある。
半導体素子の微細加工技術の進展に伴いCMOS回路の高
速化、高集積化が図られており、半導体チップ内部では
それに伴なって高い性能を得ている。しかし、半導体集
積回路装置により構成されるディジタル装置またはその
機能ブロック間を結ぶ伝送回路の高速化は遅れたままで
ある。これは、CMOS回路の電流駆動能力が小さく、本質
的に容量性負荷の大きいところでは信号伝達遅延時間が
大きくなることに起因している。したがって、一般には
CMOS回路を用いたディジタル集積回路では、そのまわり
に駆動能力の大きなバイポーラICを配置して、これを経
由してケーブル（伝送線路）に信号を送出する方法を採
っている。しかし、このようにすると、部品点数が増大
する上に電源も複数種類必要になり、コストアップにな
ってしまう。
速化、高集積化が図られており、半導体チップ内部では
それに伴なって高い性能を得ている。しかし、半導体集
積回路装置により構成されるディジタル装置またはその
機能ブロック間を結ぶ伝送回路の高速化は遅れたままで
ある。これは、CMOS回路の電流駆動能力が小さく、本質
的に容量性負荷の大きいところでは信号伝達遅延時間が
大きくなることに起因している。したがって、一般には
CMOS回路を用いたディジタル集積回路では、そのまわり
に駆動能力の大きなバイポーラICを配置して、これを経
由してケーブル（伝送線路）に信号を送出する方法を採
っている。しかし、このようにすると、部品点数が増大
する上に電源も複数種類必要になり、コストアップにな
ってしまう。
このような外部のバイポーラICを用いない上記ECLイ
ンターフェイス方式のCMOS回路では、CMOSからECLレベ
ルへのレベル変換を行うために回路が複雑になるととも
に正確な基準電圧が必要になるものである。また、後者
の出力信号の微分波形を伝送する小振幅伝送を行う方法
では、動作電圧VDDに対してVDD/2の電源を必要とする。
すなわち、伝送線路の両端に抵抗値の小さな終端抵抗を
接続するため、VDD/2の電圧を分圧回路により形成する
とそれに大きな直流電流が流れてしまうため、上記電圧
を形成する低出力インピーダンスの電源回路を別途設け
る必要がある。
ンターフェイス方式のCMOS回路では、CMOSからECLレベ
ルへのレベル変換を行うために回路が複雑になるととも
に正確な基準電圧が必要になるものである。また、後者
の出力信号の微分波形を伝送する小振幅伝送を行う方法
では、動作電圧VDDに対してVDD/2の電源を必要とする。
すなわち、伝送線路の両端に抵抗値の小さな終端抵抗を
接続するため、VDD/2の電圧を分圧回路により形成する
とそれに大きな直流電流が流れてしまうため、上記電圧
を形成する低出力インピーダンスの電源回路を別途設け
る必要がある。
この発明は、簡単な構成により高速伝送を実現した信
号伝送方法および回路を提供することにある。
号伝送方法および回路を提供することにある。
この発明の他の目的は、低消費電力化を図りつつ、高
速伝送を実現した信号伝送方法および回路を提供するこ
とにある。
速伝送を実現した信号伝送方法および回路を提供するこ
とにある。
この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。
は、本明細書の記述および添付図面から明らかになるで
あろう。
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
送信側では伝送すべき相補信号を直列抵抗を介して出力
させ、上記直列抵抗と受信側における終端抵抗により伝
達する信号振幅を低減させるとともに、低減させられた
入力信号を受信側の高入力インピーダンスの差動増幅回
路により増幅を行うようにする。また、伝送すべき信号
を受けて相補的な出力信号を形成する送信側出力回路の
出力端子にそれぞれ直列に抵抗手段を設け、上記出力信
号を伝送する伝送線路の終端には特性インピーダンスに
整合させられた終端抵抗を設け、受信側回路では伝送さ
れた信号を受ける高入力インピーダンスの差動増幅回路
を設ける。
要を簡単に説明すれば、下記の通りである。すなわち、
送信側では伝送すべき相補信号を直列抵抗を介して出力
させ、上記直列抵抗と受信側における終端抵抗により伝
達する信号振幅を低減させるとともに、低減させられた
入力信号を受信側の高入力インピーダンスの差動増幅回
路により増幅を行うようにする。また、伝送すべき信号
を受けて相補的な出力信号を形成する送信側出力回路の
出力端子にそれぞれ直列に抵抗手段を設け、上記出力信
号を伝送する伝送線路の終端には特性インピーダンスに
整合させられた終端抵抗を設け、受信側回路では伝送さ
れた信号を受ける高入力インピーダンスの差動増幅回路
を設ける。
上記した手段によれば、伝送線路に伝達される信号レ
ベルは、送信側の直列抵抗と受信側の終端抵抗により分
圧された小振幅の信号が伝達されるから、小さな電流駆
動能力しか持たないCMOS回路等でも高速に信号伝達が可
能になる。また、ノイズは相補信号を伝えるペア線から
なる伝送線路にコモンモードでのるから受信側の差動増
幅回路により相殺させることができる。
ベルは、送信側の直列抵抗と受信側の終端抵抗により分
圧された小振幅の信号が伝達されるから、小さな電流駆
動能力しか持たないCMOS回路等でも高速に信号伝達が可
能になる。また、ノイズは相補信号を伝えるペア線から
なる伝送線路にコモンモードでのるから受信側の差動増
幅回路により相殺させることができる。
第６図には、この発明に係る信号伝送方法が用いられ
るディジタル信号処理装置の一実施例の基本的ブロック
図が示されている。
るディジタル信号処理装置の一実施例の基本的ブロック
図が示されている。
この実施例のディジタル信号処理装置は、２つの機能
ブロックFB1とFB2から構成され、そのディジタル信号処
理のために、機能ブロックFB1とFB2の間で相互に信号の
授受を行うようにされる。この信号の相互授受のため
に、機能ブロックFB1とFB2には、信号送信回路（ドライ
バ）BDと、信号受信回路（レシーバ）BRとが設けられ
る。信号送信回路BDと信号受信回路BRとがそれぞれ対応
されて伝送線路により接続される。信号伝送線路は、伝
送すべき複数からなる信号に応じて設けられ、それに応
じた信号送信と受信の単位回路から信号送信回路と信号
受信回路とがそれぞれ構成される。上記機能ブロックFB
1とFB2は、それぞれがVLSIのような半導体集積回路装置
が１ないし複数個プリント基板等のような実装基板に実
装されてなる電子回路パッケージから構成される。
ブロックFB1とFB2から構成され、そのディジタル信号処
理のために、機能ブロックFB1とFB2の間で相互に信号の
授受を行うようにされる。この信号の相互授受のため
に、機能ブロックFB1とFB2には、信号送信回路（ドライ
バ）BDと、信号受信回路（レシーバ）BRとが設けられ
る。信号送信回路BDと信号受信回路BRとがそれぞれ対応
されて伝送線路により接続される。信号伝送線路は、伝
送すべき複数からなる信号に応じて設けられ、それに応
じた信号送信と受信の単位回路から信号送信回路と信号
受信回路とがそれぞれ構成される。上記機能ブロックFB
1とFB2は、それぞれがVLSIのような半導体集積回路装置
が１ないし複数個プリント基板等のような実装基板に実
装されてなる電子回路パッケージから構成される。
第１図には、上記ディジタル信号処理装置における一
対からなる信号送信回路（ドライバ）BDと信号受信回路
（レシーバ）BRとの単位回路の一実施例の回路図が示さ
れている。
対からなる信号送信回路（ドライバ）BDと信号受信回路
（レシーバ）BRとの単位回路の一実施例の回路図が示さ
れている。
送信側の単位回路UBDは、次の回路から構成される。
この単位回路UBDは、図示しない内部回路により形成さ
れた送信すべき入力信号INを受け、それに従った相補出
力信号を形成する。それ故、上記入力信号INは、インバ
ータ回路N1とN2及びプッシュプル形態のＮチャンネルMO
SFETQ1とQ2からなるインバーテッドプッシュプル出力回
路に入力される。すなわち、インバータ回路N1の出力信
号は、電源電圧VDD側の出力MOSFETQ1とゲートに供給さ
れ、上記インバータ回路N1の出力信号はインバータ回路
N2を通して反転されて回路の接地電位側の出力MOSFETQ2
のゲートに供給される。これにより、インバータ回路N1
の出力信号がハイレベルのとき、それを受ける出力MOSF
ETQ1はオン状態にされる。上記インバータ回路N1の出力
信号のハイレベルが上記インバータ回路N2によって反転
されてロウレベルにされるため、それを受ける出力MOSF
ETQ2はオフ状態にされる。また、インバータ回路N1の出
力信号がロウレベルのとき、それを受ける出力MOSFETQ1
はオフ状態にされる。上記インバータ回路N1の出力信号
のロウレベルが上記インバータ回路N2によって反転され
てハイレベルにされるため、それを受ける出力MOSFETQ2
はオン状態にされる。このようにして、出力MOSFETQ1と
Q2がインバータ回路N1の出力信号に応じて相補的にオン
状態／オフ状態となって出力端子ａからハイレベル／ロ
ウレベルの出力信号を形成する。
この単位回路UBDは、図示しない内部回路により形成さ
れた送信すべき入力信号INを受け、それに従った相補出
力信号を形成する。それ故、上記入力信号INは、インバ
ータ回路N1とN2及びプッシュプル形態のＮチャンネルMO
SFETQ1とQ2からなるインバーテッドプッシュプル出力回
路に入力される。すなわち、インバータ回路N1の出力信
号は、電源電圧VDD側の出力MOSFETQ1とゲートに供給さ
れ、上記インバータ回路N1の出力信号はインバータ回路
N2を通して反転されて回路の接地電位側の出力MOSFETQ2
のゲートに供給される。これにより、インバータ回路N1
の出力信号がハイレベルのとき、それを受ける出力MOSF
ETQ1はオン状態にされる。上記インバータ回路N1の出力
信号のハイレベルが上記インバータ回路N2によって反転
されてロウレベルにされるため、それを受ける出力MOSF
ETQ2はオフ状態にされる。また、インバータ回路N1の出
力信号がロウレベルのとき、それを受ける出力MOSFETQ1
はオフ状態にされる。上記インバータ回路N1の出力信号
のロウレベルが上記インバータ回路N2によって反転され
てハイレベルにされるため、それを受ける出力MOSFETQ2
はオン状態にされる。このようにして、出力MOSFETQ1と
Q2がインバータ回路N1の出力信号に応じて相補的にオン
状態／オフ状態となって出力端子ａからハイレベル／ロ
ウレベルの出力信号を形成する。
上記出力MOSFETQ1とQ2を含むインバーテッドプッシュ
プル出力回路の出力信号ａに対して、相補的な出力信号
ｂを形成するため、上記入力信号INは、インバータ回路
N3により反転され、インバータ回路N4とN5及びプッシュ
プル形態のＮチャンネルMOSFETQ3とQ4からなる前記同様
なインバーテッドプッシュプル出力回路に入力される。
このインバーテッドプッシププル出力回路では、その入
力部に入力信号INを反転させるインバータ回路N3が挿入
されることによって、上記出力信号ａを形成する出力回
路と相補的な出力信号ｂを形成するものとなる。
プル出力回路の出力信号ａに対して、相補的な出力信号
ｂを形成するため、上記入力信号INは、インバータ回路
N3により反転され、インバータ回路N4とN5及びプッシュ
プル形態のＮチャンネルMOSFETQ3とQ4からなる前記同様
なインバーテッドプッシュプル出力回路に入力される。
このインバーテッドプッシププル出力回路では、その入
力部に入力信号INを反転させるインバータ回路N3が挿入
されることによって、上記出力信号ａを形成する出力回
路と相補的な出力信号ｂを形成するものとなる。
上記送信側の単位回路UBDの一対の出力回路の出力端
子には、抵抗R1とR2が直列に挿入され、この直列抵抗R
1,R2を通して伝送すべき出力信号を伝送線路に伝える。
この直列抵抗R1,R2の抵抗値は、後述する伝送線路の終
端抵抗の抵抗値に比べて十分大きな抵抗値を持つように
される。
子には、抵抗R1とR2が直列に挿入され、この直列抵抗R
1,R2を通して伝送すべき出力信号を伝送線路に伝える。
この直列抵抗R1,R2の抵抗値は、後述する伝送線路の終
端抵抗の抵抗値に比べて十分大きな抵抗値を持つように
される。
同図において、伝送線路は一対の線を平行に描いて表
現しているが、実際には電子回路パッケージ間の接続に
広く利用されいるツイストペア線（２本対線）から構成
される。
現しているが、実際には電子回路パッケージ間の接続に
広く利用されいるツイストペア線（２本対線）から構成
される。
上記伝送線路の終端側、言い換えるならば、受信側の
単位回路UBRの入力端子側には、上記伝送線路の特性イ
ンピーダンスに整合された終端抵抗R3ないしR5が設けら
れる。この実施例では、両信号線と電源電圧VDDとの間
に設けられる終端抵抗R4及びR5と、両信号線の間に設け
られる抵抗R3とからなるΔ（デルタ）構成の終端回路が
用いられる。
単位回路UBRの入力端子側には、上記伝送線路の特性イ
ンピーダンスに整合された終端抵抗R3ないしR5が設けら
れる。この実施例では、両信号線と電源電圧VDDとの間
に設けられる終端抵抗R4及びR5と、両信号線の間に設け
られる抵抗R3とからなるΔ（デルタ）構成の終端回路が
用いられる。
上記伝送線路を通して伝達された信号ｃとｄは、上記
終端抵抗R3〜R5と、送信側の直列抵抗R1,R2により分圧
された小振幅の信号とされる。厳密には、出力回路の出
力MOSFETQ1〜Q4のコンダクタンスや、伝送線路の分布抵
抗値により、上記信号ｃやｄの信号レベルが決定され
る。しかし、これらの抵抗値は、上記直列抵抗R1,R2や
終端抵抗R3〜R5の抵抗値に比べて小さいから、実質的に
は上記のように直列抵抗R1,R2と終端抵抗R3〜R5の抵抗
比で従って決められるといっても過言ではない。
終端抵抗R3〜R5と、送信側の直列抵抗R1,R2により分圧
された小振幅の信号とされる。厳密には、出力回路の出
力MOSFETQ1〜Q4のコンダクタンスや、伝送線路の分布抵
抗値により、上記信号ｃやｄの信号レベルが決定され
る。しかし、これらの抵抗値は、上記直列抵抗R1,R2や
終端抵抗R3〜R5の抵抗値に比べて小さいから、実質的に
は上記のように直列抵抗R1,R2と終端抵抗R3〜R5の抵抗
比で従って決められるといっても過言ではない。
上記のような小振幅の伝送信号を受けるための受信側
の単位回路は、高入力インピーダンスのレベルシフト回
路LSと、高感度の差動増幅回路SAが用いられる。レベル
シフト回路LSは、上記信号d,cを受けるＮチャンネルMOS
FETQ5とQ6と、そのソース側に設けられる電流ミラー形
態のＮチャンネルMOSFETQ7,Q8からなる負荷回路から構
成される。上記レベルシフト回路LSを構成する入力MOSF
ETQ5,Q6のドレインは電源電圧VDDに接続される。負荷回
路を構成する電流ミラー形態のＮチャンネルMOSFETQ7,Q
8のソースは、ロウパワー化等のためにＮチャンネル型
のスイッチMOSFETQ9を介して回路の接地電位が与えられ
る。上記のように受信側の単位回路の入力部に設けられ
るレベルシフト回路を高入力インピーダンスにしたの
は、上記伝送線路の整合を終端抵抗のみにより構成する
ためである。すなわち、受信回路側の入力インピーダン
スが、一定のインピーダンスを持つと、伝送線路の終端
整合が難しくなるからである。また、上記レベルシフト
回路LSを設けてた理由は、上記のように抵抗分圧によっ
て小振幅にされた入力信号ｃとｄの信号レベルが、電源
電圧VDD側に大幅に偏倚してしまい、差動増幅回路SAで
の直接的な増幅動作ができなってしまうからである。言
い換えるならば、上記レベルシフト回路LSは、上記電源
電圧VDD側に偏倚した入力信号ｃとｄを、次に説明する
差動増幅回路SAの最も感度が高い領域で増幅動作を行わ
せるようにするものである。
の単位回路は、高入力インピーダンスのレベルシフト回
路LSと、高感度の差動増幅回路SAが用いられる。レベル
シフト回路LSは、上記信号d,cを受けるＮチャンネルMOS
FETQ5とQ6と、そのソース側に設けられる電流ミラー形
態のＮチャンネルMOSFETQ7,Q8からなる負荷回路から構
成される。上記レベルシフト回路LSを構成する入力MOSF
ETQ5,Q6のドレインは電源電圧VDDに接続される。負荷回
路を構成する電流ミラー形態のＮチャンネルMOSFETQ7,Q
8のソースは、ロウパワー化等のためにＮチャンネル型
のスイッチMOSFETQ9を介して回路の接地電位が与えられ
る。上記のように受信側の単位回路の入力部に設けられ
るレベルシフト回路を高入力インピーダンスにしたの
は、上記伝送線路の整合を終端抵抗のみにより構成する
ためである。すなわち、受信回路側の入力インピーダン
スが、一定のインピーダンスを持つと、伝送線路の終端
整合が難しくなるからである。また、上記レベルシフト
回路LSを設けてた理由は、上記のように抵抗分圧によっ
て小振幅にされた入力信号ｃとｄの信号レベルが、電源
電圧VDD側に大幅に偏倚してしまい、差動増幅回路SAで
の直接的な増幅動作ができなってしまうからである。言
い換えるならば、上記レベルシフト回路LSは、上記電源
電圧VDD側に偏倚した入力信号ｃとｄを、次に説明する
差動増幅回路SAの最も感度が高い領域で増幅動作を行わ
せるようにするものである。
差動増幅回路SAは、上記レベルシフト回路LSによりレ
ベルシフトされた相補的な入力信号ｅとｆがゲートに供
給された一対からなるＮチャンネルの差動MOSFETQ10,Q1
1と、上記増幅MOSFETQ10,Q11のドレインに設けられ、電
流ミラー形態のＰチャンネルMOSFETQ13,Q14からなるア
クティブ負荷回路と、上記差動増幅MOSFETQ10,Q11のソ
ースに設けられるＮチャンネル型のパワースイッチMOSF
ETQ12から構成される。
ベルシフトされた相補的な入力信号ｅとｆがゲートに供
給された一対からなるＮチャンネルの差動MOSFETQ10,Q1
1と、上記増幅MOSFETQ10,Q11のドレインに設けられ、電
流ミラー形態のＰチャンネルMOSFETQ13,Q14からなるア
クティブ負荷回路と、上記差動増幅MOSFETQ10,Q11のソ
ースに設けられるＮチャンネル型のパワースイッチMOSF
ETQ12から構成される。
特に制限されないが、上記レベルシフト回路LSのパワ
ースイッチMOSFETQ9と差動増幅回路SAのパワースイッチ
MOSFETQ12は、スイッチ制御信号PRにより上記受信側の
単位回路UBRが動作状態にされるとき、オン状態にされ
てそれぞれの回路を動作状態にする。そして、非動作状
態のとき等において信号PRをオフ状態にすれば、レベル
シフト回路LS及び差動増幅回路SAにおいて定常的な直流
電流が流れるのを防止することができる。
ースイッチMOSFETQ9と差動増幅回路SAのパワースイッチ
MOSFETQ12は、スイッチ制御信号PRにより上記受信側の
単位回路UBRが動作状態にされるとき、オン状態にされ
てそれぞれの回路を動作状態にする。そして、非動作状
態のとき等において信号PRをオフ状態にすれば、レベル
シフト回路LS及び差動増幅回路SAにおいて定常的な直流
電流が流れるのを防止することができる。
上記差動増幅回路SAの出力信号は、インバータ回路N6
を介して内部回路に伝えられる。上記のように、信号PR
がロウレベルにされ、差動増幅回路SAが非動作状態にさ
れることによって、インバータ回路N6の入力信号が不定
レベルにされるのを防止するため、インバータ回路N6の
入力端子と電源電圧VDDとの間には、上記信号PRを受け
るＰチャンネル型のプルアップMOSFETQ15が設けられ
る。これによって、信号PRがロウレベルのとき、Ｐチャ
ンネルMOSFETQ15がオン状態になり、インバータ回路N6
の入力信号を電源電圧VDDのようなハイレベルに固定す
ることができる。これにより、インバータ回路N6の入力
信号が不定レベルにされることによって、インバータ回
路N6に直流電流が流れてしまうことを防止できる。
を介して内部回路に伝えられる。上記のように、信号PR
がロウレベルにされ、差動増幅回路SAが非動作状態にさ
れることによって、インバータ回路N6の入力信号が不定
レベルにされるのを防止するため、インバータ回路N6の
入力端子と電源電圧VDDとの間には、上記信号PRを受け
るＰチャンネル型のプルアップMOSFETQ15が設けられ
る。これによって、信号PRがロウレベルのとき、Ｐチャ
ンネルMOSFETQ15がオン状態になり、インバータ回路N6
の入力信号を電源電圧VDDのようなハイレベルに固定す
ることができる。これにより、インバータ回路N6の入力
信号が不定レベルにされることによって、インバータ回
路N6に直流電流が流れてしまうことを防止できる。
なお、この実施例では、CMOS回路により単位回路UBD
やUDRが形成されるVLSIが構成される。それ故、上記イ
ンバータ回路N1ないしN6は、CMOSインバータ回路により
構成されるものである。この実施例では、上記単位回路
UBDが形成されるVLSIがCMOS回路により構成されるにも
係わらず、ＮチャンネルMOSFETQ1,Q2等を用いてプッシ
ュプル出力回路を構成している。この理由は、出力部の
直列抵抗と終端抵抗により信号を分圧して伝送するもの
であるため、CMOSレベルのような高いレベルを必要とし
ないことと、ＮチャンネルMOSFETのみで構成した方が出
力回路の高集積化が可能になるからである。
やUDRが形成されるVLSIが構成される。それ故、上記イ
ンバータ回路N1ないしN6は、CMOSインバータ回路により
構成されるものである。この実施例では、上記単位回路
UBDが形成されるVLSIがCMOS回路により構成されるにも
係わらず、ＮチャンネルMOSFETQ1,Q2等を用いてプッシ
ュプル出力回路を構成している。この理由は、出力部の
直列抵抗と終端抵抗により信号を分圧して伝送するもの
であるため、CMOSレベルのような高いレベルを必要とし
ないことと、ＮチャンネルMOSFETのみで構成した方が出
力回路の高集積化が可能になるからである。
第２図には、上記第１図の実施例回路の動作を説明す
るための動作波形図が示されている。
るための動作波形図が示されている。
入力信号INは、内部のCMOS回路により構成されるた
め、電源電圧VDDのようなハイレベルと、回路の接地電
位のようなロウレベルとのようなフルスイングの信号振
幅とされる。
め、電源電圧VDDのようなハイレベルと、回路の接地電
位のようなロウレベルとのようなフルスイングの信号振
幅とされる。
インバーテッドプッシュプル出力回路は、前記のよう
にＮチャンネルMOSFETにより構成されるから、相補出力
信号ａとｂのハイレベルは、VDD−Vth（Vthは出力MOSFE
TQ1,Q2のしきい値電圧）のようなハイレベルにされ、ロ
ウレベルらほゞ回路の接地電位のようなロウレベルにさ
れる。VDDを約5Vにすると、基板効果を考慮した実質的
なしきい値電圧Vthが約1.5V程度なる。したがって、上
記VDD−Vthは、約3.5Vのような電圧にされる。
にＮチャンネルMOSFETにより構成されるから、相補出力
信号ａとｂのハイレベルは、VDD−Vth（Vthは出力MOSFE
TQ1,Q2のしきい値電圧）のようなハイレベルにされ、ロ
ウレベルらほゞ回路の接地電位のようなロウレベルにさ
れる。VDDを約5Vにすると、基板効果を考慮した実質的
なしきい値電圧Vthが約1.5V程度なる。したがって、上
記VDD−Vthは、約3.5Vのような電圧にされる。
これに対して、伝送線路を通して伝達された信号c,d
は、信号線路の分布抵抗を無視すると上記直列抵抗R1,R
2と終端抵抗R3〜R5により分圧された小振幅の相補信号
とされる。例えば、終端抵抗R4等の抵抗値を100Ωと
し、それに対応した直列抵抗R1の抵抗値を900Ωとする
と、上記信号c,dの信号振幅は300〜400mV程度の小振幅
の信号となる。それ故、上記のようなMOSFETを用いた簡
単な出力回路を用いても、上記のような信号振幅の信号
しか伝達しないから、伝送線路が比較的大きな寄生容量
を持つものとしても、それを高速に充放電することがで
きる。これにより、高速な信号伝送が可能になる。
は、信号線路の分布抵抗を無視すると上記直列抵抗R1,R
2と終端抵抗R3〜R5により分圧された小振幅の相補信号
とされる。例えば、終端抵抗R4等の抵抗値を100Ωと
し、それに対応した直列抵抗R1の抵抗値を900Ωとする
と、上記信号c,dの信号振幅は300〜400mV程度の小振幅
の信号となる。それ故、上記のようなMOSFETを用いた簡
単な出力回路を用いても、上記のような信号振幅の信号
しか伝達しないから、伝送線路が比較的大きな寄生容量
を持つものとしても、それを高速に充放電することがで
きる。これにより、高速な信号伝送が可能になる。
この実施例においては、伝送線路に終端抵抗を設け
て、その特性インピーダンスと整合させた状態で信号の
伝達を行うため、伝送線路でのインピーダンス不整合に
よる反射等のノイズが発生することはない。そして、ツ
イストペア線を用いて相補信号を伝達する方式を採る。
このため、伝送線路にのるカップリングノイズはコモン
モードになり、信号受信側の差動増幅回路の増幅動作に
よりコモンモードのノイズを相殺させることができる。
これにより、上記のような簡単な構成で、小振幅の信号
を高速に確実に伝送させることができるものとなる。
て、その特性インピーダンスと整合させた状態で信号の
伝達を行うため、伝送線路でのインピーダンス不整合に
よる反射等のノイズが発生することはない。そして、ツ
イストペア線を用いて相補信号を伝達する方式を採る。
このため、伝送線路にのるカップリングノイズはコモン
モードになり、信号受信側の差動増幅回路の増幅動作に
よりコモンモードのノイズを相殺させることができる。
これにより、上記のような簡単な構成で、小振幅の信号
を高速に確実に伝送させることができるものとなる。
伝送線路に高周波数の信号を伝送させるとき、伝送線
路の特性インピーダンスに整合された終端抵抗を設ける
ことは必要不可欠である。しかし、上記のようなツイス
トペア線ではその特性インピーダンスが比較的小さく、
それに伴い終端抵抗の抵抗値も小さくなる。それ故、単
に伝送線路に終端抵抗を設けただけでは、信号伝送路に
大きな電流値の駆動電流を流すことが必要になる。例え
ば、上記の例で説明すると、終端抵抗の抵抗値を100Ω
にし、5Vの信号振幅を伝達させようとすると、そこには
50mAもの大きな駆動電流を流すことが必要になる。
路の特性インピーダンスに整合された終端抵抗を設ける
ことは必要不可欠である。しかし、上記のようなツイス
トペア線ではその特性インピーダンスが比較的小さく、
それに伴い終端抵抗の抵抗値も小さくなる。それ故、単
に伝送線路に終端抵抗を設けただけでは、信号伝送路に
大きな電流値の駆動電流を流すことが必要になる。例え
ば、上記の例で説明すると、終端抵抗の抵抗値を100Ω
にし、5Vの信号振幅を伝達させようとすると、そこには
50mAもの大きな駆動電流を流すことが必要になる。
従来のようにバイポーラICを用いた場合には、上記の
ような駆動電流を流すことはさほど問題にならないが、
CMOS回路では、このような大きな電流を流すことが殆ど
不可能に近い。これに対して、この実施例は、上記のよ
うに信号送信側の出力部に直列抵抗を挿入し、伝達する
信号振幅を減衰させるものであるため、前記実施例のよ
うに900Ωの抵抗を挿入すると、伝送線路に流れる電流
を5mAのように小さくできるものとなる。これにより、
１つの半導体集積回路装置に多数の出力回路を形成する
ことができる。すなわち、この実施例の信号伝送方法及
び回路では、前記のような高速伝送の他に回路の低消費
電力を図ることができるものとなる。
ような駆動電流を流すことはさほど問題にならないが、
CMOS回路では、このような大きな電流を流すことが殆ど
不可能に近い。これに対して、この実施例は、上記のよ
うに信号送信側の出力部に直列抵抗を挿入し、伝達する
信号振幅を減衰させるものであるため、前記実施例のよ
うに900Ωの抵抗を挿入すると、伝送線路に流れる電流
を5mAのように小さくできるものとなる。これにより、
１つの半導体集積回路装置に多数の出力回路を形成する
ことができる。すなわち、この実施例の信号伝送方法及
び回路では、前記のような高速伝送の他に回路の低消費
電力を図ることができるものとなる。
上記のように、信号送信側の出力側の直列抵抗と、信
号受信側の終端抵抗とにより信号振幅を小さくした場合
には、入力信号ｃとｄは、終端抵抗が設けられる電源電
圧VDD側にレベル偏倚された信号となる。このように電
源電圧VDD側にレベル偏倚したままでは、差動増幅回路
での増幅動作ができないため、ソースフォロワMOSFETQ
5,Q6を用いたレベルシフト回路LSによりレベルシフトさ
れる。すなわち、上記受信信号ｃとｄはMOSFETQ5,Q6の
実質的なしきい値電圧により、レベルシフトされた信号
e,fにレベルシフトされる。
号受信側の終端抵抗とにより信号振幅を小さくした場合
には、入力信号ｃとｄは、終端抵抗が設けられる電源電
圧VDD側にレベル偏倚された信号となる。このように電
源電圧VDD側にレベル偏倚したままでは、差動増幅回路
での増幅動作ができないため、ソースフォロワMOSFETQ
5,Q6を用いたレベルシフト回路LSによりレベルシフトさ
れる。すなわち、上記受信信号ｃとｄはMOSFETQ5,Q6の
実質的なしきい値電圧により、レベルシフトされた信号
e,fにレベルシフトされる。
差動増幅回路SAは、このようなレベルシフトされた相
補信号e,fを増幅してインバータ回路N6に伝える。これ
により、インバータ回路N6の出力信号OUTは、電源電圧V
DDのようなハイレベルと回路の接地電位のようなロウレ
ベルからなるCMOSレベルの信号を形成する。
補信号e,fを増幅してインバータ回路N6に伝える。これ
により、インバータ回路N6の出力信号OUTは、電源電圧V
DDのようなハイレベルと回路の接地電位のようなロウレ
ベルからなるCMOSレベルの信号を形成する。
この実施例において、制御信号PRをロウレベルにする
と、上記レベルシフト回路LS及び差動増幅回路SAが非動
作状態にされ、インバータ回路N6の入力信号がMOSFETQ1
5のオン状態によってハイレベルとに固定されるから、
ロウレベルの出力信号OUTを形成する。これにより、送
信側が信号を伝達継続して行うにもかかわらず、信号受
信側ではその伝送信号を無効にすることができる。
と、上記レベルシフト回路LS及び差動増幅回路SAが非動
作状態にされ、インバータ回路N6の入力信号がMOSFETQ1
5のオン状態によってハイレベルとに固定されるから、
ロウレベルの出力信号OUTを形成する。これにより、送
信側が信号を伝達継続して行うにもかかわらず、信号受
信側ではその伝送信号を無効にすることができる。
第３図には、上記ディジタル信号処理装置における一
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの他の一実施例の回路図が示されている。
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの他の一実施例の回路図が示されている。
この実施例では、信号送信側の単位回路UBDを含むデ
ィジタル回路は、一点鎖線で示した半導体集積回路装置
VLSIにより構成される。この半導体集積回路装置VLSI
は、破線で示したプリント基板等からなる電子回路パッ
ケージに実装される。この電子回路パッケージには、上
記直列抵抗R1,R2も実装される。すなわち、直列抵抗R1,
R2は、半導体集積回路装置VLSIの直列抵抗R1,R2は外部
部品として構成される。上記終端抵抗R3〜R5は、伝送線
路の特性インピーダンスに整合されるようその抵抗値の
許容範囲が小さい。半導体集積回路装置の内部に形成さ
れる抵抗値は、製造プロセスによる抵抗値のバラツキが
大きく、上記インピーダンス整合に用いるには不向きで
ある。そのため、信号受信側に設けられる終端抵抗R3〜
R5は、単位回路UBRが形成される半導体集積回路装置VLS
Iの外部部品として前記同様な電子回路パッケージに実
装される。伝送される信号振幅は、上記のように直列抵
抗と終端抵抗との抵抗比により決定されるから、信号送
信側に設けられる直列抵抗R1,R2をVLSIに内蔵させる
と、伝送される信号振幅がそのプロセスバラツキの影響
を受けて大幅に変動してしまうという不都合が生じる。
このような理由から、前記のように直列抵抗R1,R2を電
子回路パッケージを構成する実装基板上に設けるもので
ある。したがって、半導体集積回路装置に形成される抵
抗素子の抵抗値が高精度に形成できるなら、これらの抵
抗素子も半導体集積回路装置に内蔵するものであっても
よいことはいうまでもない。以上のことは、前記第１図
に示した実施例においても同様である。
ィジタル回路は、一点鎖線で示した半導体集積回路装置
VLSIにより構成される。この半導体集積回路装置VLSI
は、破線で示したプリント基板等からなる電子回路パッ
ケージに実装される。この電子回路パッケージには、上
記直列抵抗R1,R2も実装される。すなわち、直列抵抗R1,
R2は、半導体集積回路装置VLSIの直列抵抗R1,R2は外部
部品として構成される。上記終端抵抗R3〜R5は、伝送線
路の特性インピーダンスに整合されるようその抵抗値の
許容範囲が小さい。半導体集積回路装置の内部に形成さ
れる抵抗値は、製造プロセスによる抵抗値のバラツキが
大きく、上記インピーダンス整合に用いるには不向きで
ある。そのため、信号受信側に設けられる終端抵抗R3〜
R5は、単位回路UBRが形成される半導体集積回路装置VLS
Iの外部部品として前記同様な電子回路パッケージに実
装される。伝送される信号振幅は、上記のように直列抵
抗と終端抵抗との抵抗比により決定されるから、信号送
信側に設けられる直列抵抗R1,R2をVLSIに内蔵させる
と、伝送される信号振幅がそのプロセスバラツキの影響
を受けて大幅に変動してしまうという不都合が生じる。
このような理由から、前記のように直列抵抗R1,R2を電
子回路パッケージを構成する実装基板上に設けるもので
ある。したがって、半導体集積回路装置に形成される抵
抗素子の抵抗値が高精度に形成できるなら、これらの抵
抗素子も半導体集積回路装置に内蔵するものであっても
よいことはいうまでもない。以上のことは、前記第１図
に示した実施例においても同様である。
この実施例において、信号送信側の単位回路UBDは、
回路を簡素化するために出力信号ｂを形成するプッシュ
プル出力MOSFETQ3,Q4のゲートに供給される入力信号と
して、出力信号ａを形成するためのインバーテッドプッ
シュプル出力回路のインバータ回路N1とN2の出力信号を
利用する。すなわち、出力信号ａに対して出力信号ｂを
逆相の信号にすればよいから、出力信号ｂを形成する電
源電圧側の出力MOSFETQ3のゲートには、出力信号ａを形
成する接地電位側の出力MOSFETQ2のゲートと共通にイン
バータ回路N2の出力信号を供給する。出力信号ｂを形成
する接地電位側の出力MOSFETQ4のゲートには、出力信号
ａを形成する電源電圧側の出力MOSFETQ1のゲートと共通
にインバータ回路N1の出力信号を供給する。この構成で
は、前記インバータ回路N3ないしN5が削除できるととも
に、それに伴って信号伝達速度も速くできるものとな
る。
回路を簡素化するために出力信号ｂを形成するプッシュ
プル出力MOSFETQ3,Q4のゲートに供給される入力信号と
して、出力信号ａを形成するためのインバーテッドプッ
シュプル出力回路のインバータ回路N1とN2の出力信号を
利用する。すなわち、出力信号ａに対して出力信号ｂを
逆相の信号にすればよいから、出力信号ｂを形成する電
源電圧側の出力MOSFETQ3のゲートには、出力信号ａを形
成する接地電位側の出力MOSFETQ2のゲートと共通にイン
バータ回路N2の出力信号を供給する。出力信号ｂを形成
する接地電位側の出力MOSFETQ4のゲートには、出力信号
ａを形成する電源電圧側の出力MOSFETQ1のゲートと共通
にインバータ回路N1の出力信号を供給する。この構成で
は、前記インバータ回路N3ないしN5が削除できるととも
に、それに伴って信号伝達速度も速くできるものとな
る。
第４図には、上記ディジタル信号処理装置における一
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの更に他の一実施例の回路図が示されてい
る。
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの更に他の一実施例の回路図が示されてい
る。
この実施例では、信号送信側の単位回路UBRとして、
ナンド（NAND）回路G1,G2を用いたラッチ回路により相
補出力信号ａとｂを形成する。すなわち、上記ラッチ回
路の２つの入力に入力信号INとインバータ回路N7により
反転させた信号を供給することにより、入力信号INに従
って相補的に変化する出力信号ａとｂを形成する。この
実施例では、ラッチ回路の正動作を利用することによっ
て、出力信号ａとｂの変化速度を高速にすることができ
る。
ナンド（NAND）回路G1,G2を用いたラッチ回路により相
補出力信号ａとｂを形成する。すなわち、上記ラッチ回
路の２つの入力に入力信号INとインバータ回路N7により
反転させた信号を供給することにより、入力信号INに従
って相補的に変化する出力信号ａとｂを形成する。この
実施例では、ラッチ回路の正動作を利用することによっ
て、出力信号ａとｂの変化速度を高速にすることができ
る。
また、信号受信側に設けられる伝送線路の終端抵抗
は、ペア線の終端に一端が接続された抵抗R4′及びR5′
と、上記抵抗R4′及びR5′の共通化された他端と電源電
圧VDDの間に設けられた抵抗R3′から構成される。すな
わち、この実施例の終端抵抗R3′〜R5′は、スター型に
接続される。
は、ペア線の終端に一端が接続された抵抗R4′及びR5′
と、上記抵抗R4′及びR5′の共通化された他端と電源電
圧VDDの間に設けられた抵抗R3′から構成される。すな
わち、この実施例の終端抵抗R3′〜R5′は、スター型に
接続される。
他の構成は、前記第１図ないし第３図の実施例と同様
である。例えば、ブラックボックスにより示した信号受
信側の単位回路UBRの構成は、前記実施例のようなレベ
ルシフト回路LSと差動増幅回路SA及び出力用のインバー
タ回路等から構成される。
である。例えば、ブラックボックスにより示した信号受
信側の単位回路UBRの構成は、前記実施例のようなレベ
ルシフト回路LSと差動増幅回路SA及び出力用のインバー
タ回路等から構成される。
以上説明したような各実施例における単位回路UBDやU
BRは、上記のように回路構成が簡単でしかも低消費電力
であるため、ゲートアレイやスタンダードセル等を用い
た、いわゆるASIC（Application Specific Integrated
Circuit）に用いられるような入出力インターフィイス
回路が利用できる。それ故、上記信号送信回路や信号受
信回路を搭載した半導体集積回路装置VLISの設計，製造
が容易になるものである。
BRは、上記のように回路構成が簡単でしかも低消費電力
であるため、ゲートアレイやスタンダードセル等を用い
た、いわゆるASIC（Application Specific Integrated
Circuit）に用いられるような入出力インターフィイス
回路が利用できる。それ故、上記信号送信回路や信号受
信回路を搭載した半導体集積回路装置VLISの設計，製造
が容易になるものである。
第７図には、この発明に係る信号伝送方法が用いられ
るディジタル信号処理装置の他の一実施例のブロック図
が示されている。
るディジタル信号処理装置の他の一実施例のブロック図
が示されている。
この実施例のディジタル信号処理装置は、前記実施例
のように信号伝達を行うべき機能ブロックが一対一に対
応されているのではなく、複数の機能ブロック間で相互
に選択的に信号の伝達が行われる。すなわち、伝送線路
としては２つのバスBUSA,BUSBからなる。バスBUASはプ
ロセッサユニットPU0,PU1の信号送信回路BDにより時間
的に択一的に出力される信号を、メモリユニットMU0な
いしMUnの信号受信回路BRに供給する。複数からなるメ
モリユニットMU0ないしMUnは、特に制限されないが、１
つのみが選択されて上記バスBUSBを通して伝送された信
号の受信を行う。バスBUABはメモリユニットMU0ないしM
Unの信号送信回路BDにより時間的に択一的に出力される
信号を、プロセッサユニットPU0,PU1のいずれか１つの
信号受信回路BRに供給する。
のように信号伝達を行うべき機能ブロックが一対一に対
応されているのではなく、複数の機能ブロック間で相互
に選択的に信号の伝達が行われる。すなわち、伝送線路
としては２つのバスBUSA,BUSBからなる。バスBUASはプ
ロセッサユニットPU0,PU1の信号送信回路BDにより時間
的に択一的に出力される信号を、メモリユニットMU0な
いしMUnの信号受信回路BRに供給する。複数からなるメ
モリユニットMU0ないしMUnは、特に制限されないが、１
つのみが選択されて上記バスBUSBを通して伝送された信
号の受信を行う。バスBUABはメモリユニットMU0ないしM
Unの信号送信回路BDにより時間的に択一的に出力される
信号を、プロセッサユニットPU0,PU1のいずれか１つの
信号受信回路BRに供給する。
この実施例のディジタル処理装置は、ボード構成のマ
イクロコンピュータのようにバス構成によりプロセッサ
とメモリとの間で信号の授受が行われる。すなわち、機
能ブロックとしてのプロセッサユニットPU0,PU1やメモ
リユニットMU0ないしMUnは、マイクロプロセッサやメモ
リを構成する半導体集積回路装置VLSIと、それを実装す
る実装基板等からなる電子回路パッケージから構成さ
れ、伝送線路としてのバスBUSA及びBUSBは、その信号数
に応じたツイストペア線等から構成される。
イクロコンピュータのようにバス構成によりプロセッサ
とメモリとの間で信号の授受が行われる。すなわち、機
能ブロックとしてのプロセッサユニットPU0,PU1やメモ
リユニットMU0ないしMUnは、マイクロプロセッサやメモ
リを構成する半導体集積回路装置VLSIと、それを実装す
る実装基板等からなる電子回路パッケージから構成さ
れ、伝送線路としてのバスBUSA及びBUSBは、その信号数
に応じたツイストペア線等から構成される。
第５図には、上記第７図のディジタル処理装置におけ
る１つの信号伝送線路に着目した一実施例の回路図が示
されている。
る１つの信号伝送線路に着目した一実施例の回路図が示
されている。
上記のようなバス構成を採るために一対の伝送線路に
は、その中間点で適宜に送信側であるプロセッサユニッ
トPU0,PU1に対応した単位回路UB0,UB1及びメモリユニッ
トMU0ないしMUnに対応した単位回路UBR0ないしUBRnが接
続される。このように伝送線路にはハードウェア的に、
特定の送信端と受信端が存在しないから、伝送線路の両
端にそれぞれ終端抵抗が設けられる。これらの終端抵抗
は、ハードウェア的に信号伝送線路の両端部に位置して
設けられる機能ブロックを構成するユニットの実装基板
に設けられる。
は、その中間点で適宜に送信側であるプロセッサユニッ
トPU0,PU1に対応した単位回路UB0,UB1及びメモリユニッ
トMU0ないしMUnに対応した単位回路UBR0ないしUBRnが接
続される。このように伝送線路にはハードウェア的に、
特定の送信端と受信端が存在しないから、伝送線路の両
端にそれぞれ終端抵抗が設けられる。これらの終端抵抗
は、ハードウェア的に信号伝送線路の両端部に位置して
設けられる機能ブロックを構成するユニットの実装基板
に設けられる。
上記のようにバス方式を採る場合、共通の伝送線路を
時分割的に使用して信号の伝送を行う。そのため、信号
送信回路の単位回路UBD0、UBD1がトライステート出力機
能を持つようにされる。単位回路UBD0は、クロックドイ
ンバータ構成の出力回路CN1とCN2を用い、そのクロック
端子に選択信号CS0を供給してトライテートバッファと
しての動作を行われる。プロセッサユニットPU0がバス
使用権を獲得し、信号伝送を行うときには、信号CS1に
より上記出力回路CN1とCN2を動作状態にし、出力回路CN
1には入力信号INを供給し、出力回路CN2にはインバータ
回路N8により反転の入力信号を供給してて一対の相補出
力信号を形成する。このとき、他方のプロセッサユニッ
トPU1は、信号CS1により、その出力回路CN3とCN4を非動
作状態、言い換えるならば、出力ハイインピーダンス状
態にする。
時分割的に使用して信号の伝送を行う。そのため、信号
送信回路の単位回路UBD0、UBD1がトライステート出力機
能を持つようにされる。単位回路UBD0は、クロックドイ
ンバータ構成の出力回路CN1とCN2を用い、そのクロック
端子に選択信号CS0を供給してトライテートバッファと
しての動作を行われる。プロセッサユニットPU0がバス
使用権を獲得し、信号伝送を行うときには、信号CS1に
より上記出力回路CN1とCN2を動作状態にし、出力回路CN
1には入力信号INを供給し、出力回路CN2にはインバータ
回路N8により反転の入力信号を供給してて一対の相補出
力信号を形成する。このとき、他方のプロセッサユニッ
トPU1は、信号CS1により、その出力回路CN3とCN4を非動
作状態、言い換えるならば、出力ハイインピーダンス状
態にする。
メモリユニットMU0が選ばれて、上記プロセッサユニ
ットPU0からの信号を受信するとき、その単位回路UBR0
が前記のような制御信号PRによって動作状態にされる。
これにより、前記同様な信号の伝送が行われる。このと
き、伝送線路の両端には、特性インピーダンスに整合さ
れた終端抵抗が設けられるものであるため、上記プロセ
ッサユニットPU0とメモリユニットMU0との間で信号伝送
を行うとき、メモリユニットMUn等が接続れた伝送線路
端からの反射が生じない。なお、このように終端抵抗を
伝送線路の両端に配置した場合、信号伝送回路の駆動能
力が２倍必要になる。このため、上記出力回路CN1ない
しCN4は、一対一に対応した信号伝達の場合に比べて駆
動能力を大きく設定する必要がある。
ットPU0からの信号を受信するとき、その単位回路UBR0
が前記のような制御信号PRによって動作状態にされる。
これにより、前記同様な信号の伝送が行われる。このと
き、伝送線路の両端には、特性インピーダンスに整合さ
れた終端抵抗が設けられるものであるため、上記プロセ
ッサユニットPU0とメモリユニットMU0との間で信号伝送
を行うとき、メモリユニットMUn等が接続れた伝送線路
端からの反射が生じない。なお、このように終端抵抗を
伝送線路の両端に配置した場合、信号伝送回路の駆動能
力が２倍必要になる。このため、上記出力回路CN1ない
しCN4は、一対一に対応した信号伝達の場合に比べて駆
動能力を大きく設定する必要がある。
なお、上記のバス構成のときに信号受信側は、１つの
メモリユニットのみが選択されて信号の受信を行うもの
の他、複数のメモリユニットが同時に同じ信号を受信す
るものであってもよい。
メモリユニットのみが選択されて信号の受信を行うもの
の他、複数のメモリユニットが同時に同じ信号を受信す
るものであってもよい。
第８図には、上記ディジタル信号処理装置における一
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの更に他の一実施例の回路図が示されてい
る。
対からなる信号送信回路BD及び信号受信回路BRの単位回
路UBD,UDRの更に他の一実施例の回路図が示されてい
る。
この実施例では、伝送線路に同軸ケーブルを用いる。
この構成では、それぞれの同軸ケーブル終端抵抗R6とR7
を設けるとともに信号送信端で直列抵抗R1,R2を挿入す
るものである。このような同軸ケーブルを用いた場合に
は、その信号伝送特性に応じてより広帯域の信号伝送が
可能になる。このように同軸ケーブルを用いて小振幅相
補信号を供給するため、受信側では特定のリファレンス
電圧を必要としないで差動回路のような簡単な回路で正
確に信号の受信を行うことができるものとなる。
この構成では、それぞれの同軸ケーブル終端抵抗R6とR7
を設けるとともに信号送信端で直列抵抗R1,R2を挿入す
るものである。このような同軸ケーブルを用いた場合に
は、その信号伝送特性に応じてより広帯域の信号伝送が
可能になる。このように同軸ケーブルを用いて小振幅相
補信号を供給するため、受信側では特定のリファレンス
電圧を必要としないで差動回路のような簡単な回路で正
確に信号の受信を行うことができるものとなる。
以上の各実施例においては、いずれも動作電圧が１つ
の電源電圧により構成できる。これより、ディジタル信
号処理装置における電源回路の簡素化が可能になる。
の電源電圧により構成できる。これより、ディジタル信
号処理装置における電源回路の簡素化が可能になる。
前記実施例により詳細に説明した信号伝送方式および
回路は、ISDN（Integrated Services Didital Network
Sydtem）用のATM交換機に有益なものとなる。すなわ
ち、INSDでは、電話とファクシミリ・パーソナルコンピ
ュータのデータ、さらにはテレビ電話・テレビ会議等の
画像情報を１つのディジタル・ネットワークに統合して
一元的にサービスを提供するものである。このようなデ
ィジタル・ネットワークを構築するために、ATM交換機
の研究開発が進められいてる。すなわち、広帯域ISDNと
狭帯域ISDNを統合する交換方式としてのATMは、上記の
ようないろいろ速度のメディアを柔軟に扱えるよう開発
されたものである。ATMは、短い固定長のパケット（セ
ル）の単位時間当たりの送信数を変えることにより、い
ろいろな伝送速度を実現できる。従来からのSTMは周期
的に割り当てられる時間帯（タイムスロット）に送信す
べき情報を入れることにより多重化する。これは制御が
簡単であるが、タイムスロットの最小単位が64Kビット
／秒であり、その整数倍しか信号伝送速度が設定できな
いため、柔軟性に欠ける。また、実質的な情報の有無に
かかわらず、通信チャンネルの設定中一定帯域を占有し
てしまうため使用効率も悪い。
回路は、ISDN（Integrated Services Didital Network
Sydtem）用のATM交換機に有益なものとなる。すなわ
ち、INSDでは、電話とファクシミリ・パーソナルコンピ
ュータのデータ、さらにはテレビ電話・テレビ会議等の
画像情報を１つのディジタル・ネットワークに統合して
一元的にサービスを提供するものである。このようなデ
ィジタル・ネットワークを構築するために、ATM交換機
の研究開発が進められいてる。すなわち、広帯域ISDNと
狭帯域ISDNを統合する交換方式としてのATMは、上記の
ようないろいろ速度のメディアを柔軟に扱えるよう開発
されたものである。ATMは、短い固定長のパケット（セ
ル）の単位時間当たりの送信数を変えることにより、い
ろいろな伝送速度を実現できる。従来からのSTMは周期
的に割り当てられる時間帯（タイムスロット）に送信す
べき情報を入れることにより多重化する。これは制御が
簡単であるが、タイムスロットの最小単位が64Kビット
／秒であり、その整数倍しか信号伝送速度が設定できな
いため、柔軟性に欠ける。また、実質的な情報の有無に
かかわらず、通信チャンネルの設定中一定帯域を占有し
てしまうため使用効率も悪い。
タイムスロットを決めずにチャンネルのデータ量に応
じて伝送線路を占有する方式としてX.25パケットがあ
る。しかし、X.25パケットは可変長のパケットをソフト
ウェアで処理するのが基本であり、フロー制御等の処理
も複雑で高速化には限界がある。ATMは、上記のようなS
TMとX.25パケットの長所を合成した理想に近い方式であ
り、ユーザーからみるとメディアごとに違う従来のよう
なインターフェイスを１つのATMインターフェイスにま
とめることができる。
じて伝送線路を占有する方式としてX.25パケットがあ
る。しかし、X.25パケットは可変長のパケットをソフト
ウェアで処理するのが基本であり、フロー制御等の処理
も複雑で高速化には限界がある。ATMは、上記のようなS
TMとX.25パケットの長所を合成した理想に近い方式であ
り、ユーザーからみるとメディアごとに違う従来のよう
なインターフェイスを１つのATMインターフェイスにま
とめることができる。
上記ATMは、電子回路パッケージ化された機能ブロッ
クが相互に接続されて複雑なシステムが構成される。電
子回路パッケージに実装されるVLSIでは、半導体技術の
進展に伴い高速化が進められているが、上記電子回路パ
ッケージ間の信号伝達が大きなネックとなっている。前
記実施例により説明した信号伝送方法及び回路は、簡単
な構成で高速化が可能であるため、上記複雑なシステム
構成からなるATM交換機に適したものとなる。
クが相互に接続されて複雑なシステムが構成される。電
子回路パッケージに実装されるVLSIでは、半導体技術の
進展に伴い高速化が進められているが、上記電子回路パ
ッケージ間の信号伝達が大きなネックとなっている。前
記実施例により説明した信号伝送方法及び回路は、簡単
な構成で高速化が可能であるため、上記複雑なシステム
構成からなるATM交換機に適したものとなる。
上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）送信側では伝送すべき相補信号を直列抵抗を介し
て出力させ、上記直列抵抗と受信側における終端抵抗に
より伝達する信号振幅を低減させるとともに低減させら
れた入力信号を受信側の高入力インピーダンスの差動増
幅回路により増幅を行うようにする。この信号伝送方法
では、伝送線路に伝達される信号レベルが送信側の直列
抵抗と受信側の終端抵抗により分圧された小振幅になる
から小さな駆動電流駆動能力した持たないCMOS回路等で
も高速に信号伝達が可能になるという効果が得られる。
ある。すなわち、 （１）送信側では伝送すべき相補信号を直列抵抗を介し
て出力させ、上記直列抵抗と受信側における終端抵抗に
より伝達する信号振幅を低減させるとともに低減させら
れた入力信号を受信側の高入力インピーダンスの差動増
幅回路により増幅を行うようにする。この信号伝送方法
では、伝送線路に伝達される信号レベルが送信側の直列
抵抗と受信側の終端抵抗により分圧された小振幅になる
から小さな駆動電流駆動能力した持たないCMOS回路等で
も高速に信号伝達が可能になるという効果が得られる。
（２）上記（１）により、ノイズは相補信号を伝えるペ
ア線からなる伝送線路に対してコモンモードでのるから
受信側の差動増幅回路により相殺させることができると
いう効果が得られる。
ア線からなる伝送線路に対してコモンモードでのるから
受信側の差動増幅回路により相殺させることができると
いう効果が得られる。
（３）上記（１）の信号伝送方法では、信号送信側では
伝送すべき信号を受けて相補的な出力信号を形成する出
力回路とその出力端子にそれぞれ直列に抵抗手段で構成
でき、信号受信回路側では伝送線路の終端には特性イン
ピーダンスに整合させられた終端抵抗と、高入力インピ
ーダンスの差動増幅回路という簡単な構成により高速信
号伝送回路が実現できるという効果が得られる。
伝送すべき信号を受けて相補的な出力信号を形成する出
力回路とその出力端子にそれぞれ直列に抵抗手段で構成
でき、信号受信回路側では伝送線路の終端には特性イン
ピーダンスに整合させられた終端抵抗と、高入力インピ
ーダンスの差動増幅回路という簡単な構成により高速信
号伝送回路が実現できるという効果が得られる。
（４）上記（３）の回路では、信号振幅が小さくされる
ことに応じて駆動電流も小さくすることができる。これ
により、CMOS回路のような高集積化が可能な回路を用い
つつ、消費電力を小さくすることができるという効果が
得られる。
ことに応じて駆動電流も小さくすることができる。これ
により、CMOS回路のような高集積化が可能な回路を用い
つつ、消費電力を小さくすることができるという効果が
得られる。
（５）上記（１）の信号伝送方法及びその回路では電源
電圧を１つにより構成できるから電源回路の簡素化が可
能になるという効果が得られる。
電圧を１つにより構成できるから電源回路の簡素化が可
能になるという効果が得られる。
（６）信号送信側及び受信側の単位回路は、上記のよう
に回路構成が簡単でしかも低消費電力であるため、ゲー
トアレイやスタンダードセル等を用いた、いわゆるASIC
に用いられるような入出力インターフィイス回路を利用
できるから、上記信号送信回路や信号受信回路を搭載し
た半導体集積回路装置VLSIの設計，製造が容易に行える
という効果が得られる。
に回路構成が簡単でしかも低消費電力であるため、ゲー
トアレイやスタンダードセル等を用いた、いわゆるASIC
に用いられるような入出力インターフィイス回路を利用
できるから、上記信号送信回路や信号受信回路を搭載し
た半導体集積回路装置VLSIの設計，製造が容易に行える
という効果が得られる。
以上本発明者によりなされた発明を実施例に基づき具
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
３図に示した出力回路のように終端抵抗を電源電圧側に
設ける場合において、電源電圧側の出力信号を形成する
出力MOSFETQ1、Q3等を省略するものであってもよい。す
なわち、この発明に係る信号伝送方式では伝送されるハ
イレベルを終端抵抗により決定させることができから、
上記のような出力MOSFETQ1,Q3を省略して、出力MOSFETQ
2,Q4からなるオープンドレイン構成にするものであって
もよい。この場合には、それに対応したインバータ回路
も省略可能である。
体的に説明したが、本願発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図及び第
３図に示した出力回路のように終端抵抗を電源電圧側に
設ける場合において、電源電圧側の出力信号を形成する
出力MOSFETQ1、Q3等を省略するものであってもよい。す
なわち、この発明に係る信号伝送方式では伝送されるハ
イレベルを終端抵抗により決定させることができから、
上記のような出力MOSFETQ1,Q3を省略して、出力MOSFETQ
2,Q4からなるオープンドレイン構成にするものであって
もよい。この場合には、それに対応したインバータ回路
も省略可能である。
なお、終端抵抗は、電源電圧側に設けるもの他回路の
接地電位側に設けるものとしもよい。この場合には、実
質的に出力信号のハイレベルが直列抵抗と終端抵抗によ
り分圧されて伝送される。
接地電位側に設けるものとしもよい。この場合には、実
質的に出力信号のハイレベルが直列抵抗と終端抵抗によ
り分圧されて伝送される。
半導体集積回路装置に構成される信号送信回路に設け
らる出力回路やその内部回路及び信号受信回路における
入力回路は、CMOS回路、ＮチャンネルMOSFET又はＰチャ
ンネルMOSFETからなるもの他、MOSFETとバイポーラ型ト
ランジスタを組み合わせたもの、あるいはバイポーラ型
トランジスタにより構成するもの等種々の実施形態を採
ることができる。また、上記信号受信回路の入力回路
は、MOSFETを用いるもの他、ジャンクションFET等のよ
うに高入力インピーダンスを用いるものであればよい。
そして、レベルシフト回路の具体的構成は、ダイオード
やダイオード形態のMOSFETを用いる等種々の実施形態を
採ることができるものである。
らる出力回路やその内部回路及び信号受信回路における
入力回路は、CMOS回路、ＮチャンネルMOSFET又はＰチャ
ンネルMOSFETからなるもの他、MOSFETとバイポーラ型ト
ランジスタを組み合わせたもの、あるいはバイポーラ型
トランジスタにより構成するもの等種々の実施形態を採
ることができる。また、上記信号受信回路の入力回路
は、MOSFETを用いるもの他、ジャンクションFET等のよ
うに高入力インピーダンスを用いるものであればよい。
そして、レベルシフト回路の具体的構成は、ダイオード
やダイオード形態のMOSFETを用いる等種々の実施形態を
採ることができるものである。
この発明は、前記ISDN用のATM交換機の他、信号の授
受が行われる複数の実装基板としての電子回路パッケー
ジからなるディジタル信号処理装置に広く利用すること
ができる。
受が行われる複数の実装基板としての電子回路パッケー
ジからなるディジタル信号処理装置に広く利用すること
ができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、送信側では伝送すべき相補信号を直列抵
抗を介して出力させ、上記直列抵抗と受信側における終
端抵抗により伝達する信号振幅を低減させるとともに低
減させられた入力信号を受信側の高入力インピーダンス
の差動増幅回路により増幅を行うようにすることによ
り、伝送線路に伝達される信号レベルが送信側の直列抵
抗と受信側の終端抵抗により分圧された小振幅になるか
ら小さな駆動電流駆動能力した持たないCMOS回路等のよ
うに電流駆動能力の小さなMOSFETを用いた出力回路でも
高速に信号伝達が可能になる。また、ノイズは相補信号
を伝えるペア線からなる伝送線路に対してコモンモード
でのるから受信側の差動増幅回路により相殺させること
ができ、信号送信側では伝送すべき信号を受けて相補的
な出力信号を形成する出力回路とその出力端子にそれぞ
れ直列に抵抗手段で構成でき、信号受信回路側では伝送
線路の終端には特性インピーダンスに整合させられた終
端抵抗と、高入力インピーダンスの差動増幅回路という
簡単な構成により高速信号伝送回路が実現できる。
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、送信側では伝送すべき相補信号を直列抵
抗を介して出力させ、上記直列抵抗と受信側における終
端抵抗により伝達する信号振幅を低減させるとともに低
減させられた入力信号を受信側の高入力インピーダンス
の差動増幅回路により増幅を行うようにすることによ
り、伝送線路に伝達される信号レベルが送信側の直列抵
抗と受信側の終端抵抗により分圧された小振幅になるか
ら小さな駆動電流駆動能力した持たないCMOS回路等のよ
うに電流駆動能力の小さなMOSFETを用いた出力回路でも
高速に信号伝達が可能になる。また、ノイズは相補信号
を伝えるペア線からなる伝送線路に対してコモンモード
でのるから受信側の差動増幅回路により相殺させること
ができ、信号送信側では伝送すべき信号を受けて相補的
な出力信号を形成する出力回路とその出力端子にそれぞ
れ直列に抵抗手段で構成でき、信号受信回路側では伝送
線路の終端には特性インピーダンスに整合させられた終
端抵抗と、高入力インピーダンスの差動増幅回路という
簡単な構成により高速信号伝送回路が実現できる。
第１図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の一実施例を示す回路図、 第２図は、その動作の一例を説明するための動作波形
図、 第３図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の他の一実施例を示す回路
図、 第４図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の更に他の一実施例を示す回
路図、 第５図は、この発明が適用される他の一実施例のディジ
タル処理装置における１つの共通化された信号伝送線路
に着目した送受信回路の一実施例を示す回路図、 第６図は、この発明に係る信号伝送方法が用いられるデ
ィジタル信号処理装置の一実施例を示す基本的ブロック
図、 第７図は、この発明に係る信号伝送方法が用いられるデ
ィジタル信号処理装置の他の一実施例を示すブロック
図、 第８図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の更に他の一実施例を示す回
路図である。 FB1,FB2……機能ブロック、BD……信号送信回路（ドラ
イバ）、BR……信号受信回路（レシーバ）、UBD……送
信側の単位回路、UBR……受信側の単位回路、VLSI……
半導体集積回路装置、LS……レベルシフト回路、SA……
差動増幅回路、N1〜N9……インバータ回路、G1,G2……
ゲート回路、R1,R2……直列抵抗、R3,R3′〜R5,R5′…
…終端抵抗、PU0,PU1……プロセッサユニット、MU0〜MU
n……メモリユニット、BUSA,BUSB……バス
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の一実施例を示す回路図、 第２図は、その動作の一例を説明するための動作波形
図、 第３図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の他の一実施例を示す回路
図、 第４図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の更に他の一実施例を示す回
路図、 第５図は、この発明が適用される他の一実施例のディジ
タル処理装置における１つの共通化された信号伝送線路
に着目した送受信回路の一実施例を示す回路図、 第６図は、この発明に係る信号伝送方法が用いられるデ
ィジタル信号処理装置の一実施例を示す基本的ブロック
図、 第７図は、この発明に係る信号伝送方法が用いられるデ
ィジタル信号処理装置の他の一実施例を示すブロック
図、 第８図は、この発明が適用されるディジタル信号処理装
置における一対からなる信号送信回路と信号受信回路に
おけるそれぞれの単位回路の更に他の一実施例を示す回
路図である。 FB1,FB2……機能ブロック、BD……信号送信回路（ドラ
イバ）、BR……信号受信回路（レシーバ）、UBD……送
信側の単位回路、UBR……受信側の単位回路、VLSI……
半導体集積回路装置、LS……レベルシフト回路、SA……
差動増幅回路、N1〜N9……インバータ回路、G1,G2……
ゲート回路、R1,R2……直列抵抗、R3,R3′〜R5,R5′…
…終端抵抗、PU0,PU1……プロセッサユニット、MU0〜MU
n……メモリユニット、BUSA,BUSB……バス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−96144（ＪＰ，Ａ) 特開 昭52−106645（ＪＰ，Ａ) 特開 平３−108015（ＪＰ，Ａ) 特開 平１−270432（ＪＰ，Ａ) 特開 昭56−152356（ＪＰ，Ａ) 特開 昭62−252248（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 25/00 - 25/66 H03K 19/00 - 19/0948
Claims (7)
- 【請求項１】送信すべき入力信号に応答して相補出力信
号を形成する送信側回路と、 上記送信側回路から出力される上記相補出力信号を伝達
させる伝送線路と、 上記伝送線路を通して伝達された相補信号を受信する受
信側回路とを用いた信号伝送方法において、 上記送信側回路では上記伝送線路との間に直列抵抗を接
続して上記相補信号を送信し、上記受信側回路では上記
信号伝送線路の特性インピーダンスにほぼ整合した終端
抵抗を接続して上記相補信号を受信することにより、上
記送信側の直列抵抗と上記受信側の終端抵抗に対応して
上記信号伝送線路により伝達される信号の振幅を低減さ
せることを特徴とする信号伝送方法。 - 【請求項２】上記信号伝送線路はツイストペア線であ
り、 上記直列抵抗の抵抗値は上記伝送線路の上記特性インピ
ーダンスの抵抗値より十分大きく、 上記受信側回路は上記伝送線路から伝達される低振幅の
信号を高入力インピーダンスの差動回路によって受信し
て増幅することを特徴とする請求項１に記載の信号伝送
方法。 - 【請求項３】送信すべき入力信号に応答して相補出力信
号を形成する送信側回路と、 上記送信側回路からの上記相補出力信号が伝達される伝
送線路と、 上記伝送線路からの信号を受ける受信側回路とを具備し
てなり、 上記送信側回路と上記伝送線路との間に直列抵抗が接続
されてなり、該直列抵抗を介して上記伝送線路へ上記相
補出力信号が伝達され、 上記伝送線路と上記受信側回路の入力との間に上記伝送
線路の特性インピーダンスとほぼ整合した終端抵抗が接
続されてなり、 上記伝送線路で伝達される信号の振幅が低減されること
を特徴とする信号伝送回路。 - 【請求項４】上記伝送線路はツイストペア線であり、 上記直列抵抗の抵抗値は上記伝送線路の上記特性インピ
ーダンスの抵抗値より十分大きく、 上記受信側回路は上記伝送線路から伝達される低振幅の
信号を受信して増幅する高入力インピーダンスの差動回
路を具備することを特徴とする請求項３に記載の信号伝
送回路。 - 【請求項５】上記高入力インピーダンスの差動回路は、 上記伝送線路から伝達される上記低振幅の相補入力信号
を高入力インピーダンスで受信し、レベルシフト相補出
力信号を形成するレベルシフト回路と、 上記レベルシフト回路からの上記レベルシフト相補出力
信号を増幅する差動増幅回路とからなり、 上記レベルシフト相補出力信号の直流レベルは上記差動
増幅回路の高感度増幅を可能としたことを特徴とする請
求項４に記載の信号伝送回路。 - 【請求項６】上記送信側回路は上記相補出力信号を形成
する一対の出力MOSFETを含み、 上記受信側回路の上記レベルシフト回路は、上記伝送線
路から伝達される上記低振幅の相補入力信号をゲートに
受ける一対の入力MOSFETと、該一対の入力MOSFETのソー
スに接続された電流ミラー形態の一対のソース負荷MOSF
ETとを含み、 上記受信側回路の上記差動増幅回路は、上記レベルシフ
ト回路からの上記レベルシフト相補出力信号をゲートに
受ける一対の差動MOSFETと、該一対の差動MOSFETのドレ
インに接続された電流ミラー形態の一対のドレイン負荷
MOSFETとを含むことを特徴とする請求項５に記載の信号
伝送回路。 - 【請求項７】上記受信側回路の上記レベルシフト回路と
上記受信側回路の上記差動増幅回路とは、それぞれパワ
ースイッチMOSFETを含み、 上記パワースイッチMOSFETは、上記受信側回路が非動作
状態にされるときにオフ状態に制御されることにより、
上記レベルシフト回路と上記差動増幅回路の定常的な直
流電流を低減することを特徴とする請求項６に記載の信
号伝送回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302515A JP2902016B2 (ja) | 1989-11-21 | 1989-11-21 | 信号伝送方法および回路 |
| US07/614,071 US5111080A (en) | 1989-11-21 | 1990-11-13 | Complementary signal transmission circuit with impedance matching circuitry |
| KR1019900018455A KR910010947A (ko) | 1989-11-21 | 1990-11-15 | 신호전송 방법 및 신호전송 회로 |
| US07/843,214 US5264744A (en) | 1989-11-21 | 1992-02-28 | Complementary signal transmission circuit with impedance matching circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302515A JP2902016B2 (ja) | 1989-11-21 | 1989-11-21 | 信号伝送方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171849A JPH03171849A (ja) | 1991-07-25 |
| JP2902016B2 true JP2902016B2 (ja) | 1999-06-07 |
Family
ID=17909896
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302515A Expired - Lifetime JP2902016B2 (ja) | 1989-11-21 | 1989-11-21 | 信号伝送方法および回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5111080A (ja) |
| JP (1) | JP2902016B2 (ja) |
| KR (1) | KR910010947A (ja) |
Families Citing this family (75)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264744A (en) * | 1989-11-21 | 1993-11-23 | Hitachi, Ltd. | Complementary signal transmission circuit with impedance matching circuitry |
| CA2062414C (en) * | 1991-03-07 | 1999-03-30 | Satomi Horita | A circuit for interconnecting integrated semiconductor circuits |
| US5341039A (en) * | 1991-04-19 | 1994-08-23 | Mitsubishi Denki Kabushiki Kaisha | High frequency integrated circuit device including a circuit for decreasing reflected signals in wiring formed on a semiconductor substrate |
| US5282173A (en) * | 1991-05-07 | 1994-01-25 | Sony Corporation | Semiconductor memory device with high speed transmission of address signals between a predecoder and a main decoder |
| US5357519A (en) * | 1991-10-03 | 1994-10-18 | Apple Computer, Inc. | Diagnostic system |
| JPH0555629U (ja) * | 1991-12-19 | 1993-07-23 | 安藤電気株式会社 | 論理差動回路間の接続インピーダンス補正回路 |
| US5227677A (en) * | 1992-06-10 | 1993-07-13 | International Business Machines Corporation | Zero power transmission line terminator |
| EP1345327B1 (en) | 1992-06-15 | 2007-01-31 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| JPH06104936A (ja) * | 1992-09-18 | 1994-04-15 | Hitachi Ltd | 信号伝送方法と信号伝送回路 |
| US5422608A (en) * | 1992-09-23 | 1995-06-06 | Texas Instruments Incorporated | Adaptive transmission line termination |
| US5486778A (en) * | 1993-03-10 | 1996-01-23 | Brooktree Corporation | Input buffer for translating TTL levels to CMOS levels |
| US5471498A (en) * | 1993-04-15 | 1995-11-28 | National Semiconductor Corporation | High-speed low-voltage differential swing transmission line transceiver |
| JP3143277B2 (ja) * | 1993-07-21 | 2001-03-07 | 株式会社日立製作所 | 差動型ｍｏｓ伝送回路 |
| US5418478A (en) * | 1993-07-30 | 1995-05-23 | Apple Computer, Inc. | CMOS differential twisted-pair driver |
| US5374861A (en) * | 1993-09-10 | 1994-12-20 | Unisys Corporation | Differential termination network for differential transmitters and receivers |
| JP2882266B2 (ja) * | 1993-12-28 | 1999-04-12 | 株式会社日立製作所 | 信号伝送装置及び回路ブロック |
| JPH07235952A (ja) * | 1993-12-28 | 1995-09-05 | Oki Electric Ind Co Ltd | 信号伝送回路およびその回路を用いた信号伝送装置 |
| SE9400657D0 (sv) * | 1994-02-25 | 1994-02-25 | Ellemtel Utvecklings Ab | En, en kontrollspänning alstrande, krets |
| SE9404065L (sv) * | 1994-11-23 | 1996-01-29 | Ellemtel Utvecklings Ab | Termineringsnätsrelaterat kopplingsarrangemang |
| US5751977A (en) * | 1994-12-30 | 1998-05-12 | Compaq Computer Corporation | Wide SCSI bus controller with buffered acknowledge signal |
| US5568064A (en) * | 1995-01-23 | 1996-10-22 | International Business Machines Corporation | Bidirectional transmission line driver/receiver |
| JP2783183B2 (ja) * | 1995-03-09 | 1998-08-06 | 日本電気株式会社 | 出力回路 |
| KR0149653B1 (ko) * | 1995-03-31 | 1998-12-15 | 김광호 | 반도체 메모리장치의 건레벨신호의 입력회로 |
| JP3640703B2 (ja) * | 1995-05-24 | 2005-04-20 | 株式会社ルネサステクノロジ | バス駆動回路、レシーバ回路およびバスシステム |
| JPH08329685A (ja) * | 1995-06-02 | 1996-12-13 | Nec Corp | 半導体装置 |
| SE504636C2 (sv) * | 1995-07-27 | 1997-03-24 | Ericsson Telefon Ab L M | Universell sändaranordning |
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| SE509882C2 (sv) * | 1995-11-10 | 1999-03-15 | Ericsson Telefon Ab L M | Mottagarkrets innefattande parallella ingångskretsar |
| US5635853A (en) * | 1995-11-13 | 1997-06-03 | Elonex I. P. Holdings, Ltd. | Inherently balanced voltage regulation and current supply for bus termination |
| JP3195913B2 (ja) * | 1996-04-30 | 2001-08-06 | 株式会社東芝 | 半導体集積回路装置 |
| US5793223A (en) * | 1996-08-26 | 1998-08-11 | International Business Machines Corporation | Reference signal generation in a switched current source transmission line driver/receiver system |
| US5815107A (en) * | 1996-12-19 | 1998-09-29 | International Business Machines Corporation | Current source referenced high speed analog to digitial converter |
| US5923276A (en) * | 1996-12-19 | 1999-07-13 | International Business Machines Corporation | Current source based multilevel bus driver and converter |
| US5847581A (en) * | 1996-12-31 | 1998-12-08 | Intel Corporation | Low power CMOS precision input receiver with integrated reference |
| WO1998051046A1 (en) * | 1997-05-07 | 1998-11-12 | California Micro Devices Corporation | Active termination circuit and method therefor |
| US6051989A (en) * | 1997-05-30 | 2000-04-18 | Lucent Technologies Inc. | Active termination of a conductor for bi-directional signal transmission |
| US5917340A (en) * | 1997-10-08 | 1999-06-29 | Pericom Semiconductor Corp. | Twisted-pair driver with staggered differential drivers and glitch free binary to multi level transmit encoder |
| JPH11177189A (ja) * | 1997-12-12 | 1999-07-02 | Fujitsu Ltd | プリント基板上配線の終端構造 |
| US6101561A (en) * | 1998-02-06 | 2000-08-08 | International Business Machines Corporation | System for providing an increase in digital data transmission rate over a parallel bus by converting binary format voltages to encoded analog format currents |
| US6064226A (en) * | 1998-03-17 | 2000-05-16 | Vanguard International Semiconductor Corporation | Multiple input/output level interface input receiver |
| US6154060A (en) * | 1998-06-03 | 2000-11-28 | Intel Corporation | Signaling circuit with substantially constant output impedance |
| DE19825258B4 (de) * | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
| JP2000022516A (ja) * | 1998-06-30 | 2000-01-21 | Nec Corp | ドライバ回路装置 |
| JP3202196B2 (ja) * | 1998-08-25 | 2001-08-27 | 沖電気工業株式会社 | 出力回路と入力回路 |
| JP3803204B2 (ja) * | 1998-12-08 | 2006-08-02 | 寛治 大塚 | 電子装置 |
| US6212591B1 (en) | 1999-04-02 | 2001-04-03 | Cradle Technologies | Configurable I/O circuitry defining virtual ports |
| JP2001053598A (ja) * | 1999-08-16 | 2001-02-23 | Nec Corp | インターフェイス回路、該インターフェイス回路を備えた電子機器及び通信システム |
| DE19955779A1 (de) * | 1999-11-19 | 2001-05-31 | Infineon Technologies Ag | Speichereinrichtung |
| US6356113B1 (en) | 1999-12-28 | 2002-03-12 | International Business Machines Corp. | Recording channel with voltage-type write driver for use with transmission-line interconnect |
| JP3423267B2 (ja) * | 2000-01-27 | 2003-07-07 | 寛治 大塚 | ドライバ回路、レシーバ回路、および信号伝送バスシステム |
| US6486696B1 (en) * | 2000-02-23 | 2002-11-26 | Lucent Technologies Inc. | Termination structure for high speed, high pin density chips |
| JP4357071B2 (ja) | 2000-03-09 | 2009-11-04 | 株式会社東芝 | 半導体装置及び半導体記憶装置 |
| ATE307446T1 (de) * | 2000-07-18 | 2005-11-15 | Koninkl Philips Electronics Nv | Digitale zwischenschatltung mit niedrigem leistungsverbrauch |
| US6771675B1 (en) | 2000-08-17 | 2004-08-03 | International Business Machines Corporation | Method for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line |
| US7095788B1 (en) | 2000-08-17 | 2006-08-22 | International Business Machines Corporation | Circuit for facilitating simultaneous multi-directional transmission of multiple signals between multiple circuits using a single transmission line |
| US6417675B1 (en) * | 2000-08-31 | 2002-07-09 | Intel Corporation | Receiver impedance calibration arrangements in full duplex communication systems |
| JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | 出力バッファ回路 |
| JP2002270773A (ja) * | 2001-03-12 | 2002-09-20 | Nec Corp | 半導体集積回路およびその製造方法 |
| TW536066U (en) | 2001-03-13 | 2003-06-01 | Realtek Semiconductor Corp | Impedance matching circuit |
| JP4627928B2 (ja) * | 2001-06-28 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
| JP3676736B2 (ja) * | 2002-01-17 | 2005-07-27 | Ｎｅｃエレクトロニクス株式会社 | データインタフェース回路 |
| JP4141724B2 (ja) | 2002-04-05 | 2008-08-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2004039689A (ja) * | 2002-06-28 | 2004-02-05 | Sony Corp | 電子回路装置 |
| JP2004153237A (ja) * | 2002-10-10 | 2004-05-27 | Nec Corp | 半導体装置 |
| JP4169208B2 (ja) | 2002-12-09 | 2008-10-22 | 富士通株式会社 | 高速伝送回路 |
| JP2004327797A (ja) * | 2003-04-25 | 2004-11-18 | Toshiba Corp | 半導体集積回路装置及び半導体集積回路装置を用いたシステム |
| US20050052912A1 (en) * | 2003-09-04 | 2005-03-10 | Mike Cogdill | Circuit and system for addressing memory modules |
| JP2005086662A (ja) * | 2003-09-10 | 2005-03-31 | Seiko Epson Corp | 半導体装置 |
| US7154307B2 (en) * | 2003-11-24 | 2006-12-26 | Fairchild Semiconductor Corporation | Current transfer logic |
| JP4026593B2 (ja) * | 2003-12-25 | 2007-12-26 | セイコーエプソン株式会社 | 受信装置 |
| US7196546B2 (en) * | 2003-12-30 | 2007-03-27 | Intel Corporation | Low-swing bus driver and receiver |
| US7696786B2 (en) * | 2006-03-06 | 2010-04-13 | On Semiconductor | Precision differential level shifter |
| KR100912964B1 (ko) * | 2007-09-04 | 2009-08-20 | 주식회사 하이닉스반도체 | Ｃｍｌ－ｃｍｏｓ 변환기 |
| US9106329B2 (en) * | 2011-01-31 | 2015-08-11 | Mediatek Inc. | Apparatus for communicating another device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2537383C3 (de) * | 1975-08-22 | 1979-09-20 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltungsanordnung mit einer angepaßt abgeschlossenen Übertragungsleitung zur Übertragung von Signalen, insbesondere Binärdaten-Signalen |
| DE2708671C2 (de) * | 1977-02-28 | 1982-11-04 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zur Übertragung von Impulsen über eine zweiadrige Übertragungsleitung |
| EP0069183B1 (fr) * | 1981-06-25 | 1985-09-18 | International Business Machines Corporation | Procédé et dispositif pour transmettre des signaux logiques entre microplaquettes |
| US4859877A (en) * | 1988-01-04 | 1989-08-22 | Gte Laboratories Incorporated | Bidirectional digital signal transmission system |
| JPH0716158B2 (ja) * | 1988-05-13 | 1995-02-22 | 日本電気株式会社 | 出力回路およびそれを用いた論理回路 |
| US4985674A (en) * | 1989-10-16 | 1991-01-15 | Rockwell International Corporation | Real time, hostile environment, memory tester interface |
| US5045730A (en) * | 1989-12-22 | 1991-09-03 | Gte Laboratories Incorporated | Electrical circuitry providing compatibility between different logic levels |
-
1989
- 1989-11-21 JP JP1302515A patent/JP2902016B2/ja not_active Expired - Lifetime
-
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