JPH0918326A

JPH0918326A - 信号伝送回路

Info

Publication number: JPH0918326A
Application number: JP7164846A
Authority: JP
Inventors: Takashi Tomita; 敬富田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1995-06-30
Filing date: 1995-06-30
Publication date: 1997-01-17

Abstract

(57)【要約】【目的】外付けの終端用抵抗を削減して実装面積の縮
小とコストの低減を図る。【構成】ＩＣ５０内の内部論理回路５３から送信信号
Ｓ５３が出力されると、その信号Ｓ５３によって抵抗手
段５１ａ，５１ｂがオン／オフ動作する。これにより、
電源電位Ｖccよりも低い終端電位Ｖt に比べて小さい信
号振幅で、入出力端子４１から２値信号Ｓ５０が送信さ
れる。この信号Ｓ５０は、伝送線路４０を介してＩＣ６
０へ伝送される。この時、ＩＣ６０内の内部論理回路６
３から出力される信号Ｓ６３により、抵抗手段６１ａが
オン、抵抗手段６１ｂがオフとなる。入出力端子４２へ
伝送されてきた信号Ｓ５０は、受信回路６２で所定の論
理レベルに増幅される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、相補型ＭＯＳトランジ
スタ（以下、ＣＭＯＳという）技術等によって製造され
る半導体集積回路（以下、ＩＣという）間において、高
レベル（以下、“Ｈ”という）と低レベル（以下、
“Ｌ”という）の論理レベルを有する２値信号を送受信
するためのインタフェース回路である信号伝送回路に関
するものである。

【０００２】

【従来の技術】従来、この種の信号伝送回路に関する技
術としては、例えば、次のような文献に記載されるもの
があった。文献；日経エレクトロニクス、５５６（１９９２−６−
８）日経マグロウヒル社、Ｐ．１１０−１１３前記文献に記載されているように、近年、ＣＭＯＳ技術
により製造される複数のＩＣ間における２値信号の送受
信速度の高速化に伴い、従来使用されてきた公知のＴＴ
Ｌ（トランジスタ・トランジスタ・ロジック）レベルあ
るいはＣＭＯＳレベルでの信号送受信が困難になってい
る。この理由としては、例えば、ＴＴＬレベル及びＣＭ
ＯＳレベルにおける送信回路の出力振幅がそれぞれ２Ｖ
以上、及び約５Ｖと大きいため、高速動作に不利である
ためである。さらに、スイッチング雑音、電源・接地
（以下、ＧＮＤという）間の変動等の影響によって複数
のＩＣを実装するプリント基板、例えば中央処理装置
（以下、ＣＰＵという）ボード等の設計が著しく困難に
なるためである。これらの問題を解決するために、ＴＴ
Ｌレベル及びＣＭＯＳレベルより信号振幅を小さくして
高速な信号伝送を実現する図２のような信号伝送回路が
提案されている。

【０００３】図２は、従来の信号伝送回路の回路図であ
る。この信号伝送回路は、ポイント・ツゥー・ポイント
形式のインタフェース回路であり、図示しないプリント
基板上に形成された伝送線路１０を有している。伝送線
路１０の一端のオフチップ端子１１には、終端用抵抗１
３を介して終端電位Ｖt が印加されると共に、ＩＣ２０
が接続されている。伝送線路１０の他端のオフチップ端
子１２には、ＩＣ３０が接続されている。ＩＣ２０は、
オフチップ端子１１上の電位と基準電位Ｖr とを比較、
増幅する差動型増幅回路（以下、差動アンプという）２
１ａからなる受信回路２１と、該受信回路２１の出力信
号を処理する内部回路２２とで、構成されている。ＩＣ
３０は、送信信号を出力する内部回路３１と、該送信信
号に基づき２値信号を出力する送信回路３２とで、構成
されている。送信回路３２は、ＣＭＯＳインバータ３２
ａと、該ＣＭＯＳインバータ３２ａの出力電位によって
ゲート制御されるＮチャネル型ＭＯＳＦＥＴ（以下、Ｎ
ＭＯＳという）３２ｂとで、構成されている。

【０００４】図２の信号伝送回路は、例えば３．３Ｖの
電源電位Ｖccで動作するＩＣ２０及びＩＣ３０におい
て、そのＩＣ３０からＩＣ２０へ２値信号を伝送するイ
ンタフェース回路である。図示しないプリント基板上に
形成された伝送線路１０は、５０Ω〜７０Ωの特性イン
ピーダンスＬＺを有し、これと等しいインピーダンスを
有する抵抗１３により、電源電位Ｖccよりも低い例えば
１．２Ｖ〜２．０Ｖの終端電位Ｖt に終端される。例え
ば、伝送線路１０の特性インピーダンスＬＺが５０Ω、
終端電位Ｖt ＝１．２Ｖ、ＮＭＯＳ３２ｂのオン状態出
力インピーダンスが２５Ωに設定されている。内部回路
３１からＣＭＯＳレベルの送信信号が出力されると、そ
の送信信号が送信回路３２内のＣＭＯＳインバータ３２
ａで反転され、該ＣＭＯＳインバータ３２ａの出力電位
によってＮＭＯＳ３２ｂがオン／オフされる。これによ
り、伝送線路１０は、“Ｈ”が１．２Ｖ（＝Ｖt ）、
“Ｌ”が０．４Ｖの２値信号で駆動される。ＩＣ３０か
ら出力された２値信号が伝送線路１０を通してＩＣ２０
へ送られると、その２値信号が受信回路２１内の差動ア
ンプ２１ａによって基準電位Ｖr （例えば、０．８Ｖ）
と比較され、該伝送線路１０から送られてきた２値信号
の“Ｈ”／“Ｌ”が検出され、さらに該差動アンプ２１
ａでＣＭＯＳレベルに増幅されて内部回路２２へ送られ
る。

【０００５】伝送線路１０を伝搬する２値信号の信号振
幅は０．８Ｖと小さく、また、該伝送線路１０の一端の
オフチップ端子１１には該伝送線路１０の特性インピー
ダンスＬＺと等しいインピーダンスを有する抵抗１３に
よって終端されてインピーダンス整合されている。その
ため、伝送線路１０上の送信回路３２の出力波形に対し
て歪みの少ない波形を伝送でき、ＣＭＯＳレベルあるい
はＴＴＬレベルでの信号伝送に比較して高速かつ低雑音
の信号伝送が可能となる。

【０００６】

【発明が解決しようとする課題】図２の信号伝送回路で
は、ＣＭＯＳレベルやＴＴＬレベルの信号伝送に比べて
高速な信号伝送が可能になるが、伝送線路１０のインピ
ーダンス整合を行うことが必要なので、ＩＣチップの外
部に終端用の抵抗１３を実装している。そのため、実装
面積の増大や、それに伴うコストの増大等といった不利
益があり、これらを解決することが困難であった。本発
明は、前記従来技術が持っていた課題を解決し、外付け
の終端用抵抗の削減による実装面積の縮小とコストの低
減、及びＩＣチップ内に終端用抵抗を内蔵させてその抵
抗値の精度の向上等を図った信頼性の高い信号伝送回路
を提供するものである。

【０００７】

【課題を解決するための手段】第１及び第２の発明は、
前記課題を解決するために、信号伝送回路において、所
定の特性インピーダンス（例えば、ＬＺ）を有する伝送
線路と、前記伝送線路の一端に接続された第１のＩＣ
と、前記伝送線路の他端に接続された第２のＩＣとを備
えている。第１のＩＣは、前記伝送線路の一端に接続さ
れた第１の入出力端子と、第１の電源電位（例えば、Ｖ
cc）よりも低い終端電位（例えば、Ｖt ）に比べて小さ
い信号振幅で第１の２値信号を前記第１の入出力端子か
ら前記伝送線路へ送信する第１の送信回路と、前記伝送
線路から前記第１の入出力端子へ送られてくる第２の２
値信号を受信して所定の論理レベルに増幅する第１の受
信回路とを、有している。第２のＩＣは、前記伝送線路
の他端に接続された第２の入出力端子と、前記終端電位
に比べて小さい信号振幅で前記第２の２値信号を前記第
２の入出力端子から前記伝送線路へ送信する第２の送信
回路と、前記伝送線路から前記第２の入出力端子へ送ら
れてくる前記第１の２値信号を受信して所定の論理レベ
ルに増幅する第２の受信回路とを、有している。

【０００８】前記第１の送信回路は第１の抵抗手段と第
２の抵抗手段とを備え、さらに前記第２の送信回路は第
３の抵抗手段と第４の抵抗手段とを備えている。第１の
抵抗手段は、前記終端電位と前記第１の入出力端子との
間に接続され、第１論理レベル（例えば、“Ｈ”）及び
第２論理レベル（例えば、“Ｌ”）を有する第１の送信
信号に基づき、送信時には該第１の送信信号の第１論理
レベルでオン状態となって前記特性インピーダンスと等
しいインピーダンスとなり、かつ該第１の送信信号の第
２論理レベルでオフ状態となって開放状態となり、受信
時には該第１論理レベルに設定された第１の制御信号に
よってオン状態となるものである。第２の抵抗手段は、
前記第１の入出力端子と第２の電源電位（例えば、接地
電位Ｖss）との間に接続され、送信時には前記第１の送
信信号の第１論理レベルでオフ状態となって開放状態と
なり、かつ前記第１の送信信号の第２論理レベルでオン
状態となって前記特性インピーダンスと等しいインピー
ダンスとなり、受信時には前記第１論理レベルに設定さ
れた前記第１の制御信号によってオフ状態となるもので
ある。

【０００９】第３の抵抗手段は、前記終端電位と前記第
２の入出力端子との間に接続され、前記第１論理レベル
及び前記第２論理レベルを有する第２の送信信号に基づ
き、送信時には該第２の送信信号の第１論理レベルでオ
ン状態となって前記特性インピーダンスと等しいインピ
ーダンスとなり、かつ該第２の送信信号の第２論理レベ
ルでオフ状態となって開放状態となり、受信時には該第
１論理レベルに設定された第２の制御信号によってオン
状態となるものである。また、第４の抵抗手段は、前記
第２の入出力端子と前記第２の電源電位との間に接続さ
れ、送信時には前記第２の送信信号の第１論理レベルで
オフ状態となって開放状態となり、かつ前記第２の送信
信号の第２論理レベルでオン状態となって前記特性イン
ピーダンスと等しいインピーダンスとなり、受信時には
前記第１論理レベルに設定された前記第２の制御信号に
よってオフ状態となるものである。

【００１０】第３〜第８の発明は、信号伝送回路におい
て、所定の特性インピーダンスを有する伝送線路と、前
記伝送線路の一端に接続された第１のＩＣと、前記伝送
線路の他端に接続された第２のＩＣとを備えている。第
１のＩＣは、前記伝送線路の一端に接続された第１の入
出力端子と、第１論理レベル及び第２論理レベルを有す
る第１の送信信号を入力して、第１の電源電位よりも低
い終端電位に比べて小さい信号振幅で第１の２値信号を
前記第１の入出力端子から前記伝送線路へ送信する第１
の送信回路と、前記第１の送信信号を入力してその第１
論理レベル及び第２論理レベルに基づき、前記第１の電
源電位よりも低い第１の参照電位と第２の電源電位との
間の電位差内で２種類の第１及び第２の基準電位を出力
する第１の基準電位生成回路と、前記第１又は第２の基
準電位と前記伝送線路から前記第１の入出力端子へ送ら
れてくる第２の２値信号とを差動増幅して所定の論理レ
ベルの第２の受信信号を出力する第１の受信回路とを有
する回路である。

【００１１】第２のＩＣは、前記伝送線路の他端に接続
された第２の入出力端子と、前記第１論理レベル及び前
記第２論理レベルを有する第２の送信信号を入力して、
前記終端電位に比べて小さい信号振幅で前記第２の２値
信号を前記第２の入出力端子から前記伝送線路へ送信す
る第２の送信回路と、前記第２の送信信号を入力してそ
の第１論理レベル及び第２論理レベルに基づき、前記第
１の電源電位よりも低い第２の参照電位と前記第２の電
源電位との間の電位差内で２種類の第３及び第４の基準
電位を出力する第２の基準電位生成回路と、前記第３又
は第４の基準電位と前記伝送線路から前記第２の入出力
端子へ送られてくる前記第１の２値信号とを差動増幅し
て前記所定の論理レベルの第１の受信信号を出力する第
２の受信回路とを有する回路である。

【００１２】前記第１の送信回路は第１の抵抗手段と第
２の抵抗手段とを備え、さらに第２の送信回路は第３の
抵抗手段と第４の抵抗手段とを備えている。第１の抵抗
手段は、前記終端電位と前記第１の入出力端子との間に
接続され、前記第１の送信信号の第１論理レベルでオン
状態となって前記特性インピーダンスと等しいインピー
ダンスとなり、前記第１の送信信号の第２論理レベルで
オフ状態となって開放状態となるものである。第２の抵
抗手段は、前記第１の入出力端子と前記第２の電源電位
との間に接続され、前記第１の送信信号の第１論理レベ
ルでオフ状態となって開放状態となり、前記第１の送信
信号の第２論理レベルでオン状態となって前記特性イン
ピーダンスと等しいインピーダンスとなるものである。

【００１３】第３の抵抗手段は、前記終端電位と前記第
２の入出力端子との間に接続され、前記第２の送信信号
の第１論理レベルでオン状態となって前記特性インピー
ダンスと等しいインピーダンスとなり、前記第２の送信
信号の第２論理レベルでオフ状態となって開放状態とな
るものである。また、第４の抵抗手段は、前記第２の入
出力端子と前記第２の電源電位との間に接続され、前記
第２の送信信号の第１論理レベルでオフ状態となって開
放状態となり、前記第２の送信信号の第２論理レベルで
オン状態となって前記特性インピーダンスと等しいイン
ピーダンスとなるものである。

【００１４】

【作用】第１及び第２の発明によれば、第１の電源電位
よりも低い終端電位に比べて小さい信号振幅で、第１の
２値信号を第１のＩＣから出力すれば、その第１の２値
信号が伝送線路を介して第２のＩＣへ送られる。この
際、第１のＩＣ内の第１の送信回路では、第１の送信信
号の第１論理レベルで第１の抵抗手段がオン状態となっ
て伝送線路の特性インピーダンスと等しいインピーダン
スとなり、さらに、第２の抵抗手段がオフ状態となって
開放状態となる。また、第１の送信信号が第２論理レベ
ルの時には、第１の抵抗手段がオフ状態となって開放状
態となり、さらに、第２の抵抗手段がオン状態となって
伝送線路の特性インピーダンスと等しいインピーダンス
となる。これにより、第１の送信回路から第１の２値信
号が出力され、その第１の２値信号が伝送線路を介して
第２のＩＣへ送られる。第２のＩＣ内の第２の受信回路
では、伝送線路から送られてきた第１の２値信号を受信
して所定の論理レベルに増幅する。終端電位に比べて小
さい信号振幅で第２の２値信号を第２のＩＣから出力す
れば、その第２の２値信号が伝送線路を介して第１のＩ
Ｃへ送られる。この際、第２のＩＣ内の送信動作と第１
のＩＣ内の受信動作とは、前記第１の２値信号の送受信
動作と同様の動作となる。

【００１５】第３〜第８の発明によれば、第１のＩＣ内
において、第１の送信信号に基づき第１の電源電位より
も低い終端電位に比べて小さい信号振幅で、第１の２値
信号を第１の送信回路から出力すれば、その第１の２値
信号が伝送線路を介して第２のＩＣへ送られ、その第２
のＩＣ内の第２の受信回路で受信される。この際、第１
のＩＣ内の第１の送信回路では、第１の送信信号の第１
論理レベルで第１の抵抗手段がオン状態となって伝送線
路の特性インピーダンスと等しいインピーダンスとな
り、さらに第２の抵抗手段がオフ状態となって開放状態
となる。また、第１の送信信号が第２論理レベルの時、
第１の抵抗手段がオフ状態となって開放状態となり、さ
らに第２の抵抗手段がオン状態となって伝送線路の特性
インピーダンスと等しいインピーダンスとなる。これに
より、第１の送信回路から第１の２値信号が出力され、
それが伝送線路を介して第２のＩＣへ送られる。第２の
ＩＣ内において、第２の基準電位生成回路では、第３又
は第４の基準電位を生成し、それを第２の受信回路へ与
える。第２の受信回路では、第３又は第４の基準電位
と、伝送線路から送られてきた第１の２値信号とを差動
増幅して所定の論理レベルの第１の受信信号を出力す
る。

【００１６】このような第１の２値信号の伝送動作を行
っている時に、第２のＩＣ内において第２の送信回路は
第２の送信信号に基づき、前記第１の送信回路と同様に
して、終端電位に比べて小さい信号振幅で第２の２値信
号を出力する。この第２の２値信号は、伝送線路を介し
て第１のＩＣへ送られる。第１のＩＣ内では、第１の送
信信号に基づき第１の基準電位生成回路によって第１又
は第２の基準電位が生成され、それが第１の受信回路に
与えられる。第１の受信回路では、第１又は第２の基準
電位と、伝送線路から送られてくる第２の２値信号とを
差動増幅して所定の論理レベルの第２の受信信号を出力
する。これにより、第１の２値信号と第２の２値信号と
を、同時に伝送線路を介して第１のＩＣと第２のＩＣ間
で送受信が行える。

【００１７】

【実施例】第１の実施例図１は、本発明の第１の実施例を示す信号伝送回路の構
成図である。この信号伝送回路は、２つのＩＣ間のポイ
ント・ツゥー・ポイント形式のインタフェース回路であ
り、図示しないプリント基板上にマイクロストリップ線
等の伝送線路４０が形成されている。図１では、伝送線
路４０がモデル化して示されている。伝送線路４０の一
端には第１の入出力端子であるオフチップ入出力端子４
１が接続され、他端には第２の入出力端子であるオフチ
ップ入出力端子４２が接続されている。入出力端子４１
には第１のＩＣ５０が、入出力端子４２には第２のＩＣ
６０がそれぞれ接続されている。第１のＩＣ５０内に
は、入出力端子４１に共通接続された第１の送信回路５
１及び第１の受信回路５２と、それらの送信回路５１及
び受信回路５２に接続された内部論理回路５３とを、有
している。内部論理回路５３は、送信時において第１論
理レベル（例えば、“Ｈ”）及び第２論理レベル（例え
ば、“Ｌ”）を有するＣＭＯＳ論理レベルからなる第１
の送信信号Ｓ５３を送信回路５１に与えたり、受信時に
おいて受信回路５２からのＣＭＯＳ論理レベルの第２の
受信信号Ｓ５２を入力して所定の処理等を行う回路であ
る。

【００１８】送信回路５１は、送信信号Ｓ５３を入力
し、第１の電源電位（例えば、Ｖcc＝３．３Ｖ）よりも
低い終端電位Ｖt に比べて小さい信号振幅で、第１の２
値信号Ｓ５０を入出力端子４１から伝送線路４０へ送信
する回路であり、第１の抵抗手段５１ａ、第２の抵抗手
段５１ｂ、及び抵抗手段制御回路５１ｃを有している。
第１の抵抗手段５１ａは、ＩＣ５０の外部より供給され
る終端電位Ｖt と入出力端子４１との間に接続され、抵
抗手段制御回路５１ｃに入力される送信信号Ｓ５３に基
づき、送信時にはその信号Ｓ５３の“Ｈ”でオン状態と
なって伝送線路４０の特性インピーダンスＬＺと等しい
インピーダンスとなり、かつその信号Ｓ５３の“Ｌ”で
オフ状態（開放状態）となり、受信時にはその信号Ｓ５
３の“Ｈ”によってオン状態となる回路である。第２の
抵抗手段５１ｂは、入出力端子４１と第２の電源電位
（例えば、接地電位Ｖss）との間に接続され、送信時に
は抵抗手段制御回路５１ｃに入力される送信信号Ｓ５３
の“Ｈ”でオフ状態（開放状態）となり、かつその信号
Ｓ５３の“Ｌ”でオン状態となって伝送線路４０の特性
インピーダンスＬＺと等しいインピーダンスとなり、受
信時にはその信号Ｓ５３の“Ｈ”によってオフ状態とな
る回路である。

【００１９】受信回路５２は、基準電位Ｖr と、伝送線
路４０から入出力端子４１へ送られてくる第２の２値信
号Ｓ６０の電位とを、差動増幅してＣＭＯＳ論理レベル
の第２の受信信号Ｓ５２を内部論理回路５３へ出力する
回路であり、例えば差動アンプ５２ａで構成されてい
る。第２のＩＣ６０は、第１のＩＣ５０と同一の回路構
成であり、ＣＭＯＳ論理レベルからなる第２の送信信号
Ｓ６３を入力して終端電位Ｖt に比べて小さい信号振幅
で第２の２値信号Ｓ６０を入出力端子４２から伝送線路
４０へ送信する送信回路６１と、伝送線路４０から入出
力端子４２へ送られてくる第１の２値信号Ｓ５０の電位
と基準電位Ｖr とを差動増幅してＣＭＯＳ論理レベルか
らなる第１の受信信号Ｓ６２を出力する受信回路６２
と、第２の送信信号Ｓ６３を出力したり、第１の受信信
号Ｓ６２を入力して所定の処理等を行う内部論理回路６
３とを、備えている。

【００２０】送信回路６１は、第３，第４の抵抗手段６
１ａ，６１ｂ、及び抵抗手段制御回路６１ｃを有してい
る。第３の抵抗手段６１ａは、終端電位Ｖt と入出力端
子４２との間に接続され、抵抗手段制御回路６１ｃに入
力される送信信号Ｓ６３に基づき、送信時にはその信号
Ｓ６３の“Ｈ”でオン状態となって伝送線路４０の特性
インピーダンスＬＺと等しいインピーダンスとなり、か
つその信号Ｓ６３の“Ｌ”でオフ状態（開放状態）とな
り、受信時にはその信号Ｓ６３の“Ｈ”によってオン状
態となる回路である。第４の抵抗手段６１ｂは、入出力
端子４２と接地電位Ｖssとの間に接続され、送信時には
抵抗手段制御回路６１ｃに入力される送信信号Ｓ６３の
“Ｈ”でオフ状態（開放状態）となり、かつその信号Ｓ
６３の“Ｌ”でオン状態となって伝送線路４０の特性イ
ンピーダンスＬＺと等しいインピーダンスとなり、受信
時にはその信号Ｓ６３の“Ｈ”によってオフ状態となる
回路である。受信回路６２は、例えば差動アンプ６２ａ
で構成されている。第１のＩＣ５０内の送信回路５１及
び受信回路５２と第２のＩＣ６０内の送信回路６１及び
受信回路６２とは、同一の回路で構成されており、それ
らは種々の回路で構成可能であるが、それらの構成例を
図３及び図４に示す。

【００２１】図３は、図１中の送信回路５１の構成例を
示す回路図である。この送信回路５１では、抵抗手段５
１ａ，５１ｂがＮＭＯＳ７１，７２でそれぞれ構成され
ている。抵抗手段制御回路５１ｃは、内部論理回路５３
から与えられる信号Ｓ５３をそのままＮＭＯＳ７１のゲ
ートへ与えると共に、該送信信号Ｓ５３をＣＭＯＳイン
バータ７３で反転してＮＭＯＳ７２のゲートへ与える回
路である。各ＮＭＯＳ７１，７２のオン状態時の抵抗値
（オン抵抗値）は、例えば５０Ωに設定されている。こ
の送信回路５１では、内部論理回路５３から与えられる
信号Ｓ５３が“Ｈ”の時、ＮＭＯＳ７１がオン状態とな
る。信号Ｓ５３はインバータ７３で反転されて“Ｌ”と
なり、その“Ｌ”によってＮＭＯＳ７２がオフ状態とな
る。信号Ｓ５３が“Ｌ”の時は、ＮＭＯＳ７１がオフ状
態、ＮＭＯＳ７２がオン状態となる。このようなＮＭＯ
Ｓ７１，７２のオン／オフ動作によって２値信号Ｓ５０
が出力される。

【００２２】図４は、図１中の差動アンプ５２ａの構成
例を示す回路図である。この差動アンプ５２ａは、増幅
部と出力部で構成されている。増幅部は、第２のＩＣ６
０からの２値信号Ｓ６０によってオン／オフ動作するＰ
チャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）８１
と、基準電位Ｖr でオン／オフ動作するＰＭＯＳ８２
と、定電流源用のＰＭＯＳ８３と、負荷用のＮＭＯＳ８
４，８５とで、構成されている。出力部は、電源電位Ｖ
ccと接地電位Ｖssとの間に接続されたＰＭＯＳ８６及び
ＮＭＯＳ８７で構成されている。この差動アンプ５２ａ
では、基準電位Ｖr と信号Ｓ６０の電位との大小関係に
応じてＰＭＯＳ８１又は８２がオン／オフ動作し、その
基準電位Ｖr と信号Ｓ６０の電位との差が増幅され、そ
の増幅値がＰＭＯＳ８６及びＮＭＯＳ８７からなる出力
部で駆動され、ＣＭＯＳ論理レベルの受信信号Ｓ５２が
出力され、第１のＩＣ５０内の内部論理回路５３へ与え
られるようになっている。以上のように構成される図１
の信号伝送回路では、第１のＩＣ５０から出力された第
１の２値信号Ｓ５０が伝送線路４０を通して第２のＩＣ
６０へ伝送され、また、その第２のＩＣ６０から出力さ
れた第２の２値信号Ｓ６０が伝送線路４０を通して第１
のＩＣ５０へ伝送される。

【００２３】ここで、例えば、伝送線路４０の特性イン
ピーダンスＬＺが５０Ω、終端電位Ｖt が１．２Ｖ、各
抵抗手段５１ａ，５１ｂ，６１ａ，６１ｂのオン抵抗値
がそれぞれ５０Ωに設定されている。本実施例の信号伝
送回路は、単方向の信号伝送を行う回路であり、以下そ
の動作（１）〜（３）を説明する。（１）ＩＣ６０からＩＣ５０への第２の２値信号Ｓ６
０の伝送動作（１）(ａ) 信号Ｓ６０が“Ｌ”の伝送ＩＣ６０内の内部論理回路６３からＣＭＯＳ論理レベル
の“Ｌ”の送信信号Ｓ６３が出力されて送信回路６１へ
与えられている場合、該送信回路６１内の抵抗手段制御
回路６３ｃでは、抵抗手段６１ａがオフ状態（開放状
態）となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力すると共に、抵抗手段６１ｂがオン状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力する。これにより、抵抗手段６１ａがオ
フ状態、抵抗手段６１ｂがオン状態になる。この時、Ｉ
Ｃ５０内において、内部論理回路５３からはＣＭＯＳ論
理レベルの“Ｈ”の制御信号Ｓ５３が出力され、送信回
路５１内の抵抗手段制御回路５１ｃへ与えられる。抵抗
手段制御回路５１ｃでは、抵抗手段５１ａがオン状態と
なるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力すると共に、抵抗手段５１ｂがオフ状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段５１ａがオ
ン状態、抵抗手段５１ｂがオフ状態になる。よって、伝
送線路４０内の電位Ｖ_OLは、終端電位Ｖt と抵抗手段５
１ａ，６１ｂによって決まる。この場合、Ｖ_OL＝０．６
Ｖに設計されている。ＩＣ５０内の受信回路５２の差動
アンプ５２ａでは、例えば、０．９Ｖに設定された基準
電位Ｖr と、伝送線路４０から入出力端子４１に入力さ
れる電位０．６Ｖの信号Ｓ６０とを比較し、ＣＭＯＳ論
理レベルの“Ｌ”の受信信号Ｓ５２を出力し、内部論理
回路５３へ送る。

【００２４】（１）(ｂ) 信号Ｓ６０が“Ｈ”の伝送ＩＣ６０内の内部論理回路６３からＣＭＯＳ論理レベル
の“Ｈ”の送信信号Ｓ６３が出力されて送信回路６１内
の抵抗手段制御回路６１ｃに与えられている場合、該抵
抗手段制御回路６１ｃでは、抵抗手段６１ａがオン状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力すると共に、抵抗手段６１ｂがオフ状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段６１ａがオ
ン状態、抵抗手段６１ｂがオフ状態になる。この時、Ｉ
Ｃ５０内では、内部論理回路５３からＣＭＯＳ論理レベ
ルの“Ｈ”の制御信号が出力されて送信回路５１内の抵
抗手段制御回路５１ｃへ与えられる。そのため、制御手
段制御回路５１ｃでは、抵抗手段５１ａがオン状態とな
るような信号（例えば、ＣＭＯＳ論理レベルの“Ｈ”）
を出力すると共に、抵抗手段５１ｂがオフ状態となるよ
うな信号（例えば、ＣＭＯＳ論理レベルの“Ｌ”）を出
力する。これにより、抵抗手段５１ａがオン状態、抵抗
手段５１ｂがオフ状態になる。よって、伝送線路４０内
の電位Ｖ_OHは、終端電位Ｖt によって決まる。この場合
は、Ｖ_OH＝１．２Ｖに設計されている。ＩＣ５０内の受
信回路５２は、例えば、０．９Ｖに設定された基準電位
Ｖr と、伝送線路４０から入出力端子４１に入力される
電位１．２Ｖの信号Ｓ６０とを差動アンプ５２ａで比較
し、ＣＭＯＳ論理レベルの“Ｈ”の受信信号Ｓ５２を出
力して内部論理回路５３へ送る。このように、ＩＣ６０
からＩＣ５０へ信号Ｓ６０を伝送させる回路動作の場
合、そのＩＣ５０内の送信回路５１は、常に抵抗手段５
１ａがオン状態、抵抗手段５１ｂがオフ状態を保ち、そ
の抵抗手段５１ａが従来の図２の終端用抵抗１３と同等
の役割をする。この時、送信回路５１は、送信回路とし
ての働きはしない。（２）ＩＣ５０からＩＣ６０への第１の２値信号Ｓ５
０の伝送動作ＩＣ５０からＩＣ６０へ信号Ｓ５０を伝送させる回路動
作は、前記ＩＣ６０からＩＣ５０へ信号Ｓ６０を伝送さ
せる回路動作と同様である。

【００２５】（２）(ａ) 信号Ｓ５０が“Ｌ”の伝送ＩＣ５０内の内部論理回路５３からＣＭＯＳ論理レベル
の“Ｌ”の送信信号Ｓ５３が出力されて送信回路５１内
の抵抗手段制御回路５１ｃへ与えられている場合、該抵
抗手段制御回路５１ｃでは、抵抗手段５１ａがオフ状態
（開放状態）となるような信号（例えば、ＣＭＯＳ論理
レベルの“Ｌ”）を出力すると共に、抵抗手段５１ｂが
オン状態となるような信号（例えば、ＣＭＯＳ論理レベ
ルの“Ｈ”）を出力する。これにより、抵抗手段５１ａ
がオフ状態、抵抗手段５１ｂがオン状態になる。この
時、ＩＣ６０内では、内部論理回路６３からＣＭＯＳ論
理レベルの“Ｈ”の制御信号が出力されて送信回路６１
内の抵抗手段制御回路６３ｃへ与えられる。そのため、
抵抗手段制御回路６３ｃは、抵抗手段６１ａがオン状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力すると共に、抵抗手段６１ｂがオフ状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段６１ａがオ
ン状態、抵抗手段６１ｂがオフ状態になる。よって、伝
送線路４０内の電位Ｖ_OLは、終端電位Ｖt と抵抗手段６
１ａ，５１ｂによって決まる。この場合は、Ｖ_OL＝０．
６Ｖに設計されている。ＩＣ６０内の受信回路６２は、
例えば、０．９Ｖに設定された基準電位Ｖr と、伝送線
路４０から入出力端子４２に入力される電位０．６Ｖの
信号Ｓ５０とを、差動アンプ６２ａで比較し、ＣＭＯＳ
論理レベルの“Ｌ”の受信信号Ｓ６２を出力して内部論
理回路６３へ与える。

【００２６】（２）(ｂ) 信号Ｓ５０が“Ｈ”の伝送ＩＣ５０内の内部論理回路５３からＣＭＯＳ論理レベル
の“Ｈ”の送信信号Ｓ５３が出力されて抵抗手段制御回
路５１ｃに与えられている場合、該抵抗手段制御回路５
１ｃでは、抵抗手段５１ａがオン状態となるような信号
（例えば、ＣＭＯＳ論理レベルの“Ｈ”）を出力すると
共に、抵抗手段５１ｂがオフ状態となるような信号（例
えば、ＣＭＯＳ論理レベルの“Ｌ”）を出力する。これ
により、抵抗手段５１ａがオン状態、抵抗手段５１ｂが
オフ状態になる。この時、ＩＣ６０内では、内部論理回
路６３からＣＭＯＳ論理レベルの“Ｈ”の制御信号を出
力し、抵抗手段制御回路６１ｃへ与える。そのため、抵
抗手段制御回路６１ｃは、抵抗手段６１ａがオン状態と
なるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力すると共に、抵抗手段６１ｂがオフ状態
となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段６１ａがオ
ン状態、抵抗手段６１ｂがオフ状態になる。よって、伝
送線路４０内の電位Ｖ_OHは、終端電位Ｖt によって決ま
る。この場合は、Ｖ_OH＝１．２Ｖに設計されている。Ｉ
Ｃ６０内の受信回路６２は、例えば、０．９Ｖに設定さ
れた基準電位Ｖr と、伝送線路４０から入出力端子４２
に入力される電位１．２Ｖの信号Ｓ５０とを、差動アン
プ６２ａで比較し、ＣＭＯＳ論理レベルの“Ｈ”の受信
信号Ｓ６２を出力し、内部論理回路６３へ与える。

【００２７】（３）伝送動作のまとめ前記（１），（２）で説明したように、ＩＣ５０からＩ
Ｃ６０へ信号Ｓ５０を伝送させる回路動作の場合、その
ＩＣ６０内の送信回路６１は、常に抵抗手段６１ａがオ
ン状態で、抵抗手段６１ｂがオフ状態を保ち、該抵抗手
段６１ａが従来の図２中の終端用抵抗１３と同等の役割
をする。この時、送信回路６１は送信回路としての働き
はしない。ＩＣ６０からＩＣ５０へ“Ｌ”の信号Ｓ６０
の伝送を行う場合（前記（１）（ａ）の場合）、伝送線
路４０の両端は、その伝送線路４０の特性インピーダン
スＬＺと等しいインピーダンスを有する抵抗手段５１
ａ，６１ｂにより終端されてインピーダンス整合され
る。ＩＣ６０からＩＣ５０へ“Ｈ”の信号Ｓ６０の伝送
を行う場合（前記（１）(ｂ)の場合）、伝送線路４０の
両端は、特性インピーダンスＬＺと等しいインピーダン
スを有する抵抗手段５１ａ，６１ａにより終端されてイ
ンピーダンス整合される。ＩＣ５０からＩＣ６０へ
“Ｌ”の信号Ｓ５０の伝送を行う場合（前記（２）(ａ)
の場合）、伝送線路４０の両端は、特性インピーダンス
ＬＺと等しいインピーダンスを有する抵抗手段６１ａ，
５１ｂにより終端されてインピーダンス整合される。Ｉ
Ｃ５０からＩＣ６０へ“Ｈ”の信号Ｓ５０の伝送を行う
場合（前記（２）(ｂ)の場合）、伝送線路４０の両端
は、特性インピーダンスＬＺと等しいインピーダンスを
有する抵抗手段５１ａ，６１ａにより終端されてインピ
ーダンス整合される。これらいずれの場合においても、
伝送線路４０の両端は、その伝送線路４０の特性インピ
ーダンスＬＺと等しいインピーダンスを有する抵抗手段
でインピーダンス整合される。そのため、伝送線路４０
上の送信回路の出力波形に対し、歪みの少ない波形を伝
送できる。従って、従来のＣＭＯＳレベルあるいはＴＴ
Ｌレベルでの信号伝送に比較して高速かつ低雑音の信号
伝送が可能である。以上、図１の基本的な回路動作を説
明したが、これは従来の図２の回路と同様に、伝送線路
４０の信号振幅が０．６Ｖと小さいため、ＣＭＯＳレベ
ルあるいはＴＴＬレベルに比べて高速な信号伝送が可能
である。

【００２８】この第１の実施例では、次のような効果
（ｉ），（ii）がある。（ｉ）本実施例では、伝送線路端でのインピーダンス
整合を行う終端用抵抗がオンチップ化されている（ＩＣ
５０及びＩＣ６０内部に形成されている）。そのため、
従来の図２のようにプリント基板上に終端用抵抗１３を
実装する必要がない。従って、外付けの終端抵抗部品の
削減によって抵抗部品のコストを低減できる。（ii）本実施例では、伝送線路端でのインピーダンス
整合を行う終端用抵抗がオンチップ化されている（ＩＣ
５０及びＩＣ６０内部に形成されている）。集積回路
は、微細加工技術によって半導体上に形成されるため、
同じ抵抗値をもつ抵抗素子を形成するならば、抵抗部品
をプリント基板上に実装するのに比べ、大幅に素子面積
を小さくすることができる。従って、外付けの終端抵抗
部品の削減によって実装面積を大幅に縮小できる。

【００２９】第２の実施例図５は、本発明の第２の実施例を示すもので、図１中の
他の送信回路の構成例を示す回路図であり、第１の実施
例を示す図３中の要素と共通の要素には共通の符号が付
されている。この送信回路では、第１の抵抗手段５１ａ
が、ＮＭＯＳ７１ａ及び抵抗７１ｂの直列回路で構成さ
れ、さらに第２の抵抗手段５１ｂが、ＮＭＯＳ７２ａ及
び抵抗７２ｂの直列回路で構成されている点のみが、図
３と異なっている。第１の実施例の図３の回路条件にお
いて、その図３のＮＭＯＳ７１，７２のオン抵抗値を所
定の抵抗値（例えば、５０Ω）に設計する必要がある。
これに対し、本実施例の図５の送信回路では、ＮＭＯＳ
７１ａと抵抗７１ｂの合成抵抗値を５０Ω、さらにＮＭ
ＯＳ７２ａと抵抗７２ｂの合成抵抗値を５０Ωに設計
し、該ＮＭＯＳ７１ａと７２ａのオン抵抗値を５０Ωよ
りも充分低く設計している。抵抗７１ｂ，７２ｂは、例
えば拡散抵抗等で形成されている。このような送信回路
では、図３と同様に、図１の内部論理回路５３から送信
信号Ｓ５３が与えられると、抵抗手段制御回路５１ｃに
よってＮＭＯＳ７１ａがオン／オフ動作すると共に、該
送信信号Ｓ５３がＣＭＯＳインバータ７３で反転され、
その反転信号によってＮＭＯＳ７２ａがオン／オフ動作
する。このＮＭＯＳ７１ａ，７２ａのオン／オフ動作に
より、２値信号Ｓ５０が入出力端子４１へ出力され、図
１の伝送線路４０へ送られる。

【００３０】本実施例では、次のような効果がある。図
３の送信回路では、ＮＭＯＳ７１と７２のオン抵抗値を
所定の抵抗値に設計している。ところが、近年の微細加
工技術によるＭＯＳトランジスタの製造技術では、ＮＭ
ＯＳ７１，７２のゲート長を精度良く安定した値で製造
することが難しく、仕上がりオン抵抗値がばらつくこと
がある。そのため、図３の送信回路では、ＮＭＯＳ７
１，７２のゲート長の仕上がり値のばらつきがそのまま
抵抗手段５１ａ，５１ｂのばらつきとなる。これに対
し、この図５の送信回路では、ＮＭＯＳ７１ａ，７２ａ
のゲート長の仕上がり値のばらつきに対して、抵抗７１
ｂ，７２ｂの抵抗値によってそのばらつきを抑制できる
ので、抵抗手段５１ａ，５１ｂのオン抵抗値の変動が少
ない送信回路を提供できる。

【００３１】第３の実施例図６は、本発明の第３の実施例を示す信号伝送回路の構
成図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。この信号伝送回路
では、伝送線路４０の一端に設けられたオフチップ入出
力端子４１に第１のＩＣ５０Ａが接続され、さらにその
伝送線路４０の他端に設けられたオフチップ入出力端子
４２にＩＣ６０Ａが接続されている。第１のＩＣ５０Ａ
は、図１のＩＣ５０の全ての回路素子を内蔵する他に、
新たに第１の基準電位生成回路５４が設けられている。
基準電位生成回路５４の入力側は内部論理回路５３の出
力側に接続され、該基準電位生成回路５４の出力側が差
動アンプ５２ａの一方の入力端子に接続されている。差
動アンプ５２ａの他方の入力端子は、入出力端子４１に
接続されている。基準電位生成回路５４は、内部論理回
路５３から出力されるＣＭＯＳ論理レベルの第１の送信
信号（あるいは制御信号）Ｓ５３を入力し、その信号Ｓ
５３の“Ｈ”又は“Ｌ”に基づき、終端電位Ｖt と接地
電位Ｖssとの間の電位差内で２種類の第１及び第２の基
準電位を出力し、その基準電位を差動アンプ５２ａの一
方の入力端子に与える回路である。

【００３２】第２のＩＣ６０Ａは、図１のＩＣ６０内の
全ての回路素子を内蔵する他に、新たに第２の基準電位
生成回路６４が設けられている。基準電位生成回路６４
の入力側は、内部論理回路６３の出力側に接続され、該
基準電位生成回路６４の出力側が差動アンプ６２ａの一
方の入力端子に接続されている。差動アンプ６２ａの他
方の入力端子は、入出力端子４２に接続されている。基
準電位生成回路６４は、内部論理回路６３から出力され
るＣＭＯＳ論理レベルの第２の送信信号（あるいは制御
信号）Ｓ６３を入力し、その信号Ｓ６３の“Ｈ”又は
“Ｌ”に基づき、終端電位Ｖt と接地電位Ｖssとの間の
電位差内で２種類の第３及び第４の基準電位を出力し、
その基準電位を差動アンプ６２ａの一方の入力端子に与
える回路である。このような基準電位生成回路５４，６
４を設けることにより、ＩＣ５０ＡとＩＣ６０Ａとの間
で、伝送線路４０を介して同時に双方向に高速な信号伝
送が可能となる。２つの基準電位生成回路５４，６４
は、同一の機能を有し、種々の回路構成が考えられる
が、その一方の基準電位生成回路５４の構成例の回路図
を図７に示す。

【００３３】図７の基準電位生成回路５４は、内部論理
回路５３から出力されるＣＭＯＳ論理レベルの信号Ｓ５
３の“Ｈ”及び“Ｌ”に基づき、接地電位Ｖss（＝０
Ｖ）から第１の参照電位Ｖref との間の電位差内で２種
類の第１及び第２の基準電位を出力する回路である。第
１の参照電位Ｖref は、電源電位Ｖccよりも低い電位で
ある。この基準電位生成回路５４は、入力される信号Ｓ
５３を反転するＣＭＯＳインバータ９１と、該信号Ｓ５
３によってゲート制御されるＮＭＯＳ９２とを有し、そ
のインバータ９１の出力側にＮＭＯＳ９３のゲートが接
続されている。ＮＭＯＳ９３のドレインはＮＭＯＳ９２
のソースに接続され、該ＮＭＯＳ９３のソースが接地電
位Ｖssに接続されている。ＮＭＯＳ９２のドレインは、
参照電位Ｖref に接続されている。このＮＭＯＳ９２の
ドレインとソースとの間には抵抗９４が並列に接続さ
れ、さらにＮＭＯＳ９３のドレインとソースとの間にも
抵抗９５が接続され、それらの抵抗９４と９５の接続点
が、出力ノード９６となっている。

【００３４】例えば、参照電位Ｖref ＝１．２Ｖ、抵抗
９４，９５の抵抗値が７５Ω、ＮＭＯＳ９２，９３のオ
ン抵抗値が３７．５Ωに設定されている。ＣＭＯＳ論理
レベルの信号Ｓ５３が入力され、その信号Ｓ５３が
“Ｈ”の場合、ＮＭＯＳ９２がオン状態、ＮＭＯＳ９３
がオフ状態となり、出力ノード９６から０．９Ｖの基準
電位が出力される。入力される信号Ｓ５３が“Ｌ”の場
合、ＮＭＯＳ９２がオフ状態、ＮＭＯＳ９３がオン状態
になり、出力ノード９６から０．３Ｖの基準電位が出力
される。なお、ＩＣ６０Ａ内の基準電位生成回路６４
は、ＩＣ５０Ａ内の基準電位生成回路５４と同一の回路
構成であり、内部論理回路６３から出力される第２の送
信信号（あるいは制御信号）Ｓ６３を入力し、その
“Ｈ”又は“Ｌ”に基づき、接地電位Ｖssと、電源電位
Ｖccよりも低い第２の参照電位との間の電位差内で、２
種類の第３及び第４の基準電位を出力する回路である。
以上のように構成される信号伝送回路では、伝送線路４
０を介して、ＩＣ５０ＡとＩＣ６０Ａとの間で同時に双
方向に２値信号Ｓ５０，Ｓ６０を伝送する。例えば、伝
送線路４０の特性インピーダンスＬＺが５０Ωであり、
終端電位Ｖt ＝１．２Ｖに設定され、さらに送信回路５
１，６１内の抵抗手段５１ａ，５１ｂ，６１ａ，６１ｂ
のオン抵抗値が５０Ωに設定されているとする。この場
合の信号伝送回路の動作（１），（２）を説明する。

【００３５】（１）スタンバイ状態での動作スタンバイ状態とは、ＩＣ５０ＡとＩＣ６０Ａとの間で
“Ｈ”あるいは“Ｌ”の信号を伝送することをいう。ま
ず、このスタンバイ状態での基本的な回路動作として、
基準電位生成回路５４，６４は、ＣＭＯＳ論理レベルの
“Ｈ”が入力された時に０．９Ｖの基準電位を出力し、
ＣＭＯＳ論理レベルの“Ｌ”が入力された時に０．３Ｖ
の基準電位を出力するとする。以下、このスタンバイ状
態を次の４通りの場合（１）(ａ)〜（１）(ｄ)に分けて
回路動作を説明する。（１）(ａ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｌ”の信号
を伝送し続けていて、そのＩＣ５０ＡからＩＣ６０Ａへ
“Ｌ”の信号を伝送し続けている。（１）(ｂ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｈ”の信号
を伝送し続けていて、そのＩＣ５０ＡからＩＣ６０Ａへ
“Ｌ”の信号を伝送し続けている。（１）(ｃ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｌ”の信号
を伝送し続けていて、そのＩＣ５０ＡからＩＣ６０Ａへ
“Ｈ”の信号を伝送し続けている。（１）(ｄ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｈ”の信号
を伝送し続けていて、そのＩＣ５０ＡからＩＣ６０Ａへ
“Ｈ”の信号を伝送し続けている。（１）(ａ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｌ”の信号
を伝送し続けていて、そのＩＣ５０ＡからＩＣ６０Ａへ
“Ｌ”の信号を伝送し続けている状態での回路動作ＩＣ６０Ａ内の内部論理回路６３からＣＭＯＳ論理レベ
ルの“Ｌ”の信号Ｓ６３が出力されている場合、これに
基づき抵抗手段制御回路６１ｃは、抵抗手段６１ａがオ
フ状態（開放状態）となるような信号（例えば、ＣＭＯ
Ｓ論理レベルの“Ｌ”）を出力すると共に、抵抗手段６
１ｂがオン状態となるような信号（例えば、ＣＭＯＳ論
理レベルの“Ｈ”）を出力する。これにより、抵抗手段
６１ａがオフ状態、抵抗手段６１ｂがオン状態になる。
基準電位生成回路６４にはＣＭＯＳ論理レベルの“Ｌ”
の信号Ｓ６３が入力されているので、その基準電位生成
回路６４から０．３Ｖの電位が出力されている。一方、
ＩＣ５０Ａ内では、内部論理回路５３からＣＭＯＳ論理
レベルの“Ｌ”の信号Ｓ５３が出力されているので、こ
れに基づき抵抗手段制御回路５１ｃは、抵抗手段５１ａ
がオフ状態となるような信号（例えば、ＣＭＯＳ論理レ
ベルの“Ｌ”）を出力すると共に、抵抗手段５１ｂがオ
ン状態となるような信号（例えば、ＣＭＯＳ論理レベル
の“Ｈ”）を出力する。これにより、抵抗手段５１ａが
オフ状態、抵抗手段５１ｂがオン状態となる。よって、
伝送線路４０内の電位Ｖ_LLが０Ｖとなる。基準電位生成
回路５４にはＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ５３
が入力されているので、該基準電位生成回路５４から
０．３Ｖの電位が出力されている。

【００３６】ＩＣ６０Ａ内の受信回路６２は、基準電位
生成回路６４の出力電位０．３Ｖと、伝送線路４０から
入出力端子４２に入力される電位０Ｖとを差動アンプ６
２ａで比較し、該差動アンプ６２ａからＣＭＯＳ論理レ
ベルの“Ｌ”の信号Ｓ６２を出力し、内部論理回路６３
へ与える。こうして、ＩＣ５０Ａ内の内部論理回路５３
から出力されたＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ５
３は、ＩＣ６０Ａ内の内部論理回路６３へ伝送される。
一方、ＩＣ５０Ａ内の受信回路５２は、基準電位生成回
路５４の出力電位０．３Ｖと、伝送線路４０から入出力
端子４１に入力される電位０Ｖとを差動アンプ５２ａで
比較し、該差動アンプ５２ａからＣＭＯＳ論理レベルの
“Ｌ”の信号Ｓ５２を出力し、内部論理回路５３へ与え
る。こうして、ＩＣ６０Ａ内の内部論理回路６３から出
力されたＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ６３は、
ＩＣ５０Ａ内の内部論理回路５３へ伝送される。

【００３７】（１）(ｂ) ＩＣ６０ＡからＩＣ５０Ａへ
“Ｈ”の信号を伝送し続けていて、そのＩＣ５０Ａから
ＩＣ６０Ａへ“Ｌ”の信号を伝送し続けている状態での
回路動作ＩＣ６０Ａ内の内部論理回路６３からＣＭＯＳ論理レベ
ルの“Ｈ”の信号Ｓ６３が出力されている場合、これに
基づき抵抗手段制御回路６１ｃは、抵抗手段６０ａがオ
ン状態となるような信号（例えば、ＣＭＯＳ論理レベル
の“Ｈ”）を出力すると共に、抵抗手段６１ｂがオフ状
態となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段６１ａがオ
ン状態、抵抗手段６１ｂがオフ状態になる。基準電位生
成回路６４にはＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ６
３が入力されているので、該基準電位生成回路６４から
０．９Ｖの電位が出力されている。一方、ＩＣ５０Ａで
は、内部論理回路５３からＣＭＯＳ論理レベルの“Ｌ”
の信号Ｓ５３が出力され、これに基づき抵抗手段制御回
路５１ｃは、抵抗手段５１ａがオフ状態となるような信
号（例えば、ＣＭＯＳ論理レベルの“Ｌ”）を出力する
と共に、抵抗手段５１ｂがオン状態となるような信号
（例えば、ＣＭＯＳ論理レベルの“Ｈ”）を出力する。
これにより、抵抗手段５１ａがオフ状態、抵抗手段５１
ｂがオン状態になる。よって、伝送線路４０内の電位Ｖ
_HLは、終端電位Ｖt と抵抗手段６１ａ，５１ｂによって
決まる。この場合は、Ｖ_HL＝０．６Ｖに設計されてい
る。基準電位生成回路５４には、ＣＭＯＳ論理レベルの
“Ｌ”の信号Ｓ５３が入力されているので、該基準電位
生成回路５４から０．３Ｖの電位が出力されている。

【００３８】ＩＣ６０Ａ内の受信回路６２は、基準電位
生成回路６４の出力電位０．９Ｖと、伝送線路４０から
入出力端子４２に入力される電位０．６Ｖとを差動アン
プ６２ａで比較し、該差動アンプ６２ａからＣＭＯＳ論
理レベルの“Ｌ”の信号Ｓ６２を出力し、内部論理回路
６３へ与える。こうして、ＩＣ５０Ａの内部論理回路５
３から出力されたＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ
５３は、ＩＣ６０Ａ内の内部論理回路６３へ伝送され
る。一方、ＩＣ５０Ａ内の受信回路５２は、基準電位生
成回路５４の出力電位０．３Ｖと、伝送線路４０から入
出力端子４１に入力される電位０．６Ｖとを差動アンプ
５２ａで比較し、該差動アンプ５２ａからＣＭＯＳ論理
レベルの“Ｈ”の信号Ｓ５２を出力し、内部論理回路５
３へ与える。こうして、ＩＣ６０Ａ内の内部論理回路６
３から出力されたＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ
６３が、ＩＣ５０Ａ内の内部論理回路５３へ伝送され
る。

【００３９】（１）(ｃ) ＩＣ６０ＡからＩＣ５０Ａへ
“Ｌ”の信号を伝送し続けていて、そのＩＣ５０Ａから
ＩＣ６０Ａへ“Ｈ”の信号を伝送し続けている状態での
回路動作ＩＣ６０Ａ内の内部論理回路６３からＣＭＯＳ論理レベ
ルの“Ｌ”の信号Ｓ６３が出力されている場合、これに
基づき抵抗手段制御回路６１ｃは、抵抗手段６１ａがオ
フ状態となるような信号（例えば、ＣＭＯＳ論理レベル
の“Ｌ”）を出力すると共に、抵抗手段６１ｂがオン状
態となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｈ”）を出力する。これにより、抵抗手段６１ａがオ
フ状態、抵抗手段６１ｂがオン状態になる。基準電位生
成回路６４は、ＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ６
３が入力されているので、０．３Ｖの電位を出力する。
一方、ＩＣ５０Ａ内では、内部論理回路５３からＣＭＯ
Ｓ論理レベルの“Ｈ”の信号Ｓ５３を出力する。これに
基づき抵抗手段制御回路５１ｃは、抵抗手段５１ａがオ
ン状態となるような信号（例えば、ＣＭＯＳ論理レベル
の“Ｈ”）を出力すると共に、抵抗手段５１ｂがオフ状
態となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。そのため、抵抗手段５１ａがオン
状態、抵抗手段５１ｂがオフ状態になる。よって、伝送
線路４０内の電位Ｖ_LHは、終端電位Ｖt と抵抗手段５１
ａ，６１ｂによって決まる。この場合は、Ｖ_LH＝０．６
Ｖに設計されている。基準電位生成回路５４には、ＣＭ
ＯＳ論理レベルの“Ｈ”の信号Ｓ５３が入力されている
ので、該基準電位生成回路５４から０．９Ｖの電位が出
力されている。

【００４０】ＩＣ６０Ａ内の受信回路６２は、基準電位
生成回路６４の出力電位０．３Ｖと、伝送線路４０から
入出力端子４２に入力される電位０．６Ｖとを差動アン
プ６２ａで比較し、該差動アンプ６２ａからＣＭＯＳ論
理レベルの“Ｈ”の信号Ｓ６２を出力し、内部論理回路
６３へ与える。こうして、ＩＣ５０Ａ内の内部論理回路
５３から出力されたＣＭＯＳ論理レベルの“Ｈ”の信号
Ｓ５３が、ＩＣ６０Ａ内の内部論理回路６３へ伝送され
る。一方、ＩＣ５０Ａ内の受信回路５２は、基準電位生
成回路５４の出力電位０．９Ｖと、伝送線路４０から入
出力端子４１に入力される電位０．６Ｖとを差動アンプ
５２ａで比較し、該差動アンプ５２ａからＣＭＯＳ論理
レベルの“Ｌ”の信号Ｓ５２を出力し、内部論理回路５
３へ与える。こうして、ＩＣ６０Ａ内の内部論理回路６
３から出力されたＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ
６３が、ＩＣ５０Ａ内の内部論理回路５３へ伝送され
る。

【００４１】（１）(ｄ) ＩＣ６０ＡからＩＣ５０Ａへ
“Ｈ”の信号を伝送し続けていて、そのＩＣ５０Ａから
ＩＣ６０Ａへ“Ｈ”の信号を伝送し続けている状態での
回路動作ＩＣ６０Ａ内の内部論理回路６３からＣＭＯＳ論理レベ
ルの“Ｈ”の信号Ｓ６３が出力されている場合、これに
基づき抵抗手段制御回路６１ｃは、抵抗手段６１ａがオ
ン状態となるような信号（例えば、ＣＭＯＳ論理レベル
の“Ｈ”）を出力すると共に、抵抗手段６１ｂがオフ状
態となるような信号（例えば、ＣＭＯＳ論理レベルの
“Ｌ”）を出力する。これにより、抵抗手段６１ａがオ
ン状態、抵抗手段６１ｂがオフ状態になる。基準電位生
成回路６４では、ＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ
６３が入力されているので、０．９Ｖの電位を出力す
る。一方、ＩＣ５０Ａ内では、内部論理回路５３からＣ
ＭＯＳ論理レベルの“Ｈ”の信号Ｓ５３が出力されてい
るので、これに基づき抵抗手段制御回路５１ｃは、抵抗
手段５１ａがオン状態となるような信号（例えば、ＣＭ
ＯＳ論理レベルの“Ｈ”）を出力すると共に、抵抗手段
５１ｂがオフ状態となるような信号（例えば、ＣＭＯＳ
論理レベルの“Ｌ”）を出力する。これにより、抵抗手
段５１ａがオン状態、抵抗手段５１ｂがオフ状態にな
る。よって、伝送線路４０内の電位Ｖ_OH _HはＶt ＝１．
２Ｖになる。基準電位生成回路５４にはＣＭＯＳ論理レ
ベルの“Ｈ”の信号Ｓ５３が入力されているので、該基
準電位生成回路５４から０．９Ｖの電位が出力されてい
る。

【００４２】ＩＣ６０Ａ内の受信回路６２は、基準電位
生成回路６４の出力電位０．９Ｖと、伝送線路４０から
入出力端子４２に入力される電位１．２Ｖとを差動アン
プ６２ａで比較し、該差動アンプ６２ａからＣＭＯＳ論
理レベルの“Ｈ”の信号Ｓ６２を出力し、内部論理回路
６３へ与える。こうして、ＩＣ５０Ａ内の内部論理回路
５３から出力されたＣＭＯＳ論理レベルの“Ｈ”の信号
Ｓ５３は、ＩＣ６０Ａ内の内部論理回路６３へ伝送され
る。一方、ＩＣ５０Ａ内の受信回路５２は、基準電位生
成回路５４の出力電位０．９Ｖと、伝送線路４０から入
出力端子４１に入力される電位１．２Ｖとを差動アンプ
５２ａで比較し、該差動アンプ５２ａからＣＭＯＳ論理
レベルの“Ｈ”の信号Ｓ５２を出力し、内部論理回路５
３に与える。こうして、ＩＣ６０Ａ内の内部論理回路６
３から出力されたＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ
６３は、ＩＣ５０Ａ内の内部論理回路５３へ伝送され
る。

【００４３】このように、本実施例の信号伝送回路にお
ける送信回路５１，６１は０Ｖ、０．６Ｖ、１．２Ｖの
３値の論理レベルの送信信号を出力する。ＩＣ５０Ａか
らＩＣ６０Ａへ“Ｌ”を伝送している時、そのＩＣ６０
ＡからＩＣ５０Ａへ伝送した“Ｌ”の送信信号をＩＣ５
０Ａで受信すると、０Ｖの電位を受信し、ＩＣ６０Ａか
らＩＣ５０Ａへ伝送した“Ｈ”の送信信号をＩＣ５０Ａ
で受信すると、０．６Ｖの電位を受信する。ＩＣ５０Ａ
からＩＣ６０Ａへ“Ｈ”を伝送している時に、そのＩＣ
６０ＡからＩＣ５０Ａへ伝送した“Ｌ”の送信信号をＩ
Ｃ５０Ａで受信すると、０．６Ｖの電位を受信し、ＩＣ
６０ＡからＩＣ５０Ａへ伝送した“Ｈ”の送信信号をＩ
Ｃ５０Ａで受信すると、１．２Ｖの電位を受信する。こ
れに対し、ＩＣ５０Ａ，ＩＣ６０Ａ内の受信回路５２，
６２は、２種類の基準電位を場合に応じて参照して送信
信号と比較し、ＣＭＯＳ論理レベルの信号Ｓ５２，Ｓ６
２を出力する。ＩＣ５０ＡからＩＣ６０Ａへ“Ｌ”を伝
送している時に、そのＩＣ５０Ａ内の受信回路５２は基
準電位として例えば０．３Ｖを参照すれば、ＩＣ６０Ａ
からの送信信号を受信できる。ＩＣ５０ＡからＩＣ６０
Ａへ“Ｈ”レベルを伝送している時に、そのＩＣ５０Ａ
内の受信回路５２は基準電位として例えば０．９Ｖを参
照すれば、ＩＣ６０Ａからの送信信号を受信できる。

【００４４】（２）非スタンバイ状態での動作非スタンバイ状態とは、ＩＣ５０ＡとＩＣ６０Ａとの間
で“Ｌ”と“Ｈ”に変化する信号を送ることである。例
えば、前記（１）と同様に、基準電位生成回路５４，６
４は、ＣＭＯＳ論理レベルの“Ｈ”が入力された時に
０．９Ｖの電位を出力し、ＣＭＯＳ論理レベルの“Ｌ”
が入力された時に０．３Ｖの電位を出力するとする。以
下、この非スタンバイ状態を次の３通りの場合（２）
(ａ)〜（２）(ｃ)に分けて回路動作を説明する。（２）(ａ)：ＩＣ６０ＡからＩＣ５０Ａへ“Ｌ”、
“Ｈ”、“Ｌ”と変化する信号を送る。ＩＣ５０Ａから
ＩＣ６０Ａへ“Ｌ”を送り続ける。（２）(ｂ)：ＩＣ６０ＡからＩＣ５０Ａへは“Ｌ”、
“Ｈ”、“Ｌ”と変化する信号を送る。ＩＣ５０Ａから
ＩＣ６０Ａへ“Ｈ”を送り続ける。（２）(ｃ)：ＩＣ６０ＡからＩＣ５０Ａへは“Ｌ”、
“Ｈ”、“Ｌ”と変化する信号を送る。ＩＣ５０Ａから
ＩＣ６０Ａへ“Ｌ”、“Ｈ”、“Ｌ”と変化する信号を
送る。ＩＣ６０ＡからＩＣ５０Ａへ“Ｈ”を伝送中に、
そのＩＣ５０ＡからＩＣ６０Ａへ送る信号が“Ｌ”から
“Ｈ”に変化する。

【００４５】（２）(ａ) ＩＣ６０ＡからＩＣ５０Ａへ
“Ｌ”、“Ｈ”、“Ｌ”と変化する信号を送り、ＩＣ５
０ＡからＩＣ６０Ａへ“Ｌ”を送り続ける回路動作この場合の図６の信号伝送回路の各部の信号のタイムチ
ャートを図８（ｉ）〜（vi）に示す。ＩＣ６０Ａ内の内
部論理回路６３から図８（ｉ）に示す信号Ｓ６３が出力
される。この信号Ｓ６３に基づき、基準電位生成回路６
４から図８（ii）の一点鎖線で示す電位が出力される。
一方、ＩＣ５０Ａ内の内部論理回路５３から図８（iv）
に示す信号Ｓ５３が出力される。この信号Ｓ５３に基づ
き、基準電位生成回路５４から図８（ｖ）に一点鎖線で
示す電位が出力される。図８（ｉ）の“Ｌ”の初期状態
では、信号Ｓ６３が“Ｌ”、信号Ｓ５３が“Ｌ”であ
る。そのため、抵抗手段５１ａがオフ状態、抵抗手段６
１ａがオフ状態、抵抗手段５１ｂがオン状態、及び抵抗
手段６１ｂがオン状態であり、ＩＣ６０Ａの入出力端子
４２から電位０Ｖ、ＩＣ５０Ａの入出力端子４１から電
位０Ｖの信号Ｓ６０，Ｓ５０が出力されている。ＩＣ６
０Ａ内の受信回路６２は、入出力端子４２の電位０Ｖと
基準電位生成回路６４の出力電位０．３Ｖとを比較し、
ＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ６２を出力してい
る。ＩＣ５０Ａ内の受信回路５２は、入出力端子４１の
電位０Ｖと基準電位生成回路５４の出力電位０．３Ｖと
を比較し、ＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ５２を
出力している。

【００４６】内部論理回路６３から“Ｈ”の信号Ｓ６３
が出力されると、抵抗手段６１ａがオン状態、及び抵抗
手段６１ｂがオフ状態になり、入出力端子４２から電位
０．６Ｖの信号Ｓ６０が出力される。この電位０．６Ｖ
の信号Ｓ６０は、伝送線路４０を伝搬し、該伝送線路４
０の特性インピーダンスＬＺと長さによって決まる遅延
時間Ｔｄ秒後に、入出力端子４１に到達する。伝送され
た電位０．６Ｖの信号Ｓ６０は、ＩＣ５０Ａ内の受信回
路５２に入力される。受信回路５２は、電位０．６Ｖと
基準電位生成回路５４の出力電位０．３Ｖとを比較し、
“Ｈ”の信号Ｓ５２を出力する。こうして信号Ｓ６３の
“Ｈ”はＩＣ５０Ａ内の受信回路５２に受信される。Ｉ
Ｃ６０Ａ内の受信回路６２は、入出力端子４２の電位
０．６Ｖと基準電位生成回路６４の出力電位０．９Ｖと
を比較し、ＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ６２を
出力する。

【００４７】信号Ｓ６３が“Ｈ”から“Ｌ”に立ち下が
ると、抵抗手段６１ａがオフ状態、及び抵抗手段６１ｂ
がオン状態になり、入出力端子４２から電位０Ｖの信号
Ｓ６０が出力される。この電位０Ｖの信号Ｓ６０は、伝
送線路４０を伝搬し、遅延時間Ｔｄ秒後に、ＩＣ５０Ａ
の入出力端子４１に到達する。伝送された電位０Ｖの信
号Ｓ６０は、ＩＣ５０Ａ内の受信回路５２に入力され
る。受信回路５２は、入力された電位０Ｖと基準電位生
成回路５４の出力電位０．３Ｖとを比較し、“Ｌ”の信
号Ｓ５２を出力する。こうして信号Ｓ６３の“Ｌ”はＩ
Ｃ５０Ａ内の受信回路５２に受信される。ＩＣ６０Ａ内
の受信回路６２は、入出力端子４２の電位０Ｖと基準電
位生成回路６４の出力電位０．３Ｖとを比較し、ＣＭＯ
Ｓ論理レベルの“Ｌ”の信号Ｓ６２を出力する。

【００４８】このように、ＩＣ５０ＡからＩＣ６０Ａへ
“Ｌ”を送信中に、そのＩＣ６０ＡからＩＣ５０Ａへ送
る信号が変化すると、入出力端子４２における伝送信号
波形は影響を受けるが、それに対応してＩＣ６０Ａ内の
受信回路６２に入力される基準電位生成回路６４の出力
電位が変化するため、該ＩＣ６０Ａ内の受信回路６２で
“Ｌ”の信号をそのまま受信できる。ＩＣ５０ＡからＩ
Ｃ６０Ａへ“Ｌ”を送っている間に、そのＩＣ６０Ａか
らＩＣ５０Ａに“Ｈ”の信号Ｓ６０が到着すると、入出
力端子４１では電位０．６Ｖの信号Ｓ６０を受信し、Ｉ
Ｃ６０ＡからＩＣ５０Ａに“Ｌ”の信号Ｓ６０が到着す
ると、入出力端子４１では電位０Ｖの信号Ｓ６０を受信
する。そのため、ＩＣ５０Ａ内の受信回路５２が参照す
る基準電位生成回路５４の出力電位は、例えばその中間
である０．３Ｖにすれば、ＩＣ６０Ａからの信号Ｓ６０
を受信できる。ＩＣ５０ＡからＩＣ６０Ａへ“Ｌ”を送
っている間に、そのＩＣ６０ＡからＩＣ５０Ａに“Ｈ”
を送信すると、入出力端子４２では電位０．６Ｖの信号
Ｓ６０を出力し、そのＩＣ６０ＡからＩＣ５０Ａに
“Ｌ”を出力すると、入出力端子４２では電位０Ｖの信
号Ｓ６０を出力する。そのため、ＩＣ６０Ａ内の受信回
路６２が参照する基準電位生成回路６４の出力電位は、
それぞれ０．９Ｖ、０．３Ｖとすれば、ＩＣ５０Ａから
の信号Ｓ５０を受信できる。

【００４９】（２）(ｂ) ＩＣ６０ＡからＩＣ５０Ａへ
は“Ｌ”、“Ｈ”、“Ｌ”と変化する信号を送り、ＩＣ
５０ＡからＩＣ６０Ａへ“Ｈ”を送り続ける回路動作この場合の図６の各部の信号のタイムチャートを図９に
示す。ＩＣ６０Ａ内の内部論理回路６３から図９（ｉ）
に示す信号Ｓ６３が出力される。この信号Ｓ６３に基づ
き、基準電位生成回路６４から図９（ii）の一点鎖線で
示す電位が出力される。一方、ＩＣ５０Ａ内の内部論理
回路５３から図９（iv）に示す信号Ｓ５３が出力され
る。この信号Ｓ５３に基づき、基準電位生成回路５４か
ら図９（ｖ）に一点鎖線で示す電位が出力される。図９
（ｉ）の信号Ｓ６３の“Ｌ”の初期状態では、信号Ｓ６
３が“Ｌ”、信号Ｓ５３が“Ｈ”のため、抵抗手段５１
ａがオン状態、抵抗手段６１ａがオフ状態、抵抗手段５
１ｂがオフ状態、及び抵抗手段６１ｂがオン状態であ
る。そのため、ＩＣ６０Ａの入出力端子４２から電位
０．６Ｖ、ＩＣ５０Ａの入出力端子４１から電位０．６
Ｖの信号Ｓ６０，Ｓ５０が出力されている。ＩＣ６０Ａ
内の受信回路６２は、入出力端子４２の電位０．６Ｖと
基準電位生成回路６４の出力電位０．３Ｖとを比較し、
ＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ６２を出力してい
る。ＩＣ５０Ａ内の受信回路５２は、入出力端子４１の
電位０．６Ｖと基準電位生成回路５４の出力電位０．９
Ｖとを比較し、ＣＭＯＳ論理レベルの“Ｌ”の信号Ｓ５
２を出力している。

【００５０】ＩＣ６０Ａ内の内部論理回路６３から出力
される信号Ｓ６３が“Ｈ”に立ち上がると、抵抗手段６
１ａがオン状態、及び抵抗手段６１ｂがオフ状態にな
り、入出力端子４２から電位１．２Ｖの信号Ｓ６０が出
力される。この電位１．２Ｖの信号Ｓ６０は、伝送線路
４０を伝搬し、特性インピーダンスＬＺと長さによって
決まる遅延時間Ｔｄ秒後に、ＩＣ５０Ａの入出力端子４
１に到達する。伝送された電位１．２Ｖの信号Ｓ６０
は、ＩＣ５０Ａ内の受信回路５２に入力される。受信回
路５２は、入力信号の電位１．２Ｖと基準電位生成回路
５４の出力電位０．９Ｖとを比較し、“Ｈ”の信号Ｓ５
２を出力する。こうして信号Ｓ６３の“Ｈ”はＩＣ５０
Ａ内の受信回路５２に受信される。ＩＣ６０Ａ内の受信
回路６２は、入出力端子４２の電位１．２Ｖと基準電位
生成回路６４の出力電位０．９Ｖとを比較し、ＣＭＯＳ
論理レベルの“Ｈ”の信号Ｓ６２を出力する。

【００５１】ＩＣ６０Ａ内の内部論理回路６３から出力
される信号Ｓ６３が“Ｈ”から“Ｌ”に立ち下がると、
抵抗手段６１ａがオフ状態、及び抵抗手段６１ｂがオン
状態になり、入出力端子４２から電位０．６Ｖの信号Ｓ
６０が出力される。この電位０．６Ｖの信号Ｓ６０は、
伝送線路４０を伝搬し、遅延時間Ｔｄ秒後に、ＩＣ５０
Ａの入出力端子４１に到達する。伝送された電位０．６
Ｖの信号Ｓ６０は、ＩＣ５０Ａ内の受信回路５２に入力
される。受信回路５２は、入力信号の電位０．６Ｖと基
準電位生成回路５４の出力電位０．９Ｖとを比較し、
“Ｌ”の信号Ｓ５２を出力する。こうして信号Ｓ６３の
“Ｌ”は、ＩＣ５０Ａ内の受信回路５２に受信される。
ＩＣ６０Ａ内の受信回路６２は、入出力端子４２の電位
０．６Ｖと基準電位生成回路６４の出力電位０．３Ｖと
を比較し、ＣＭＯＳ論理レベルの“Ｈ”の信号Ｓ６２を
出力する。

【００５２】このように、ＩＣ５０ＡからＩＣ６０Ａへ
“Ｈ”を送信中に、そのＩＣ６０ＡからＩＣ５０Ａへ送
る信号が変化すると、入出力端子４２における受信信号
波形は影響を受けるが、それに対応してＩＣ６０Ａ内の
受信回路６２に入力される基準電位生成回路６４の出力
電位が変化するため、該ＩＣ６０Ａ内の受信回路６２で
“Ｈ”の信号Ｓ５０をそのまま受信できる。ＩＣ５０Ａ
からＩＣ６０Ａへ“Ｈ”を送信している間に、そのＩＣ
６０ＡからＩＣ５０Ａに“Ｈ”の信号Ｓ６０が到着する
と、入出力端子４１では電位１．２Ｖの信号Ｓ６０を受
信し、そのＩＣ６０ＡからＩＣ５０Ａに“Ｌ”の信号Ｓ
６０が到着すると、入出力端子４１では電位０．６Ｖの
信号Ｓ６０を受信する。そのため、ＩＣ５０Ａ内の受信
回路５２が参照する基準電位生成回路５４の出力電位
は、例えばその中間である０．９Ｖにすれば、ＩＣ６０
Ａからの信号Ｓ６０を受信できる。ＩＣ５０ＡからＩＣ
６０Ａへ“Ｈ”を送っている間に、そのＩＣ６０Ａから
ＩＣ５０Ａへ“Ｈ”を送信すると、入出力端子４２から
電位１．２Ｖの信号Ｓ６０を出力し、ＩＣ６０ＡからＩ
Ｃ５０Ａへ“Ｌ”を出力すると、入出力端子４２から電
位０．６Ｖの信号Ｓ６０を出力する。これにより、ＩＣ
６０Ａ内の受信回路６２が参照する基準電位生成回路６
４の出力電位は、それぞれ０．９Ｖ、０．３Ｖとすれ
ば、ＩＣ５０Ａからの信号Ｓ５０を受信できる。

【００５３】（２）(ｃ) ＩＣ６０ＡからＩＣ５０Ａへ
は“Ｌ”、“Ｈ”、“Ｌ”と変化する信号を送り、ＩＣ
５０ＡからＩＣ６０Ａへ“Ｌ”、“Ｈ”、“Ｌ”と変化
する信号Ｓ５３を送り、ＩＣ６０ＡからＩＣ５０Ａに
“Ｈ”の信号が伝搬中に、ＩＣ５０ＡからＩＣ６０Ａへ
送る信号が“Ｌ”から“Ｈ”に変化する回路動作この場合の図６の各部の信号のタイムチャートを図１０
に示す。ＩＣ６０Ａ内の内部論理回路６３から、図１０
（ｉ）に示す信号Ｓ６３が出力される。この信号Ｓ６３
に基づき、基準電位生成回路６４から図１０（ii）の一
点鎖線で示す電位が出力される。一方、ＩＣ５０Ａ内の
内部論理回路５３から、図１０（iv）に示す信号Ｓ５３
が出力される。この信号Ｓ５３に基づき、基準電位生成
回路５４から図１０（ｖ）に一点鎖線で示す電位が出力
される。初期状態では、信号Ｓ６３が“Ｌ”、信号Ｓ５
３が“Ｌ”のため、抵抗手段５１ａがオフ状態、抵抗手
段６１ａがオフ状態、抵抗手段５１ｂがオン状態、及び
抵抗手段６１ｂがオン状態である。これにより、ＩＣ６
０Ａの入出力端子４２から電位０Ｖ、及びＩＣ５０Ａの
入出力端子４１から電位０Ｖの信号Ｓ６０，Ｓ５０が出
力されている。ＩＣ６０Ａ内の受信回路６２は、入出力
端子４２の電位０Ｖと基準電位生成回路６４の出力電位
０．３Ｖとを比較し、ＣＭＯＳ論理レベルの“Ｌ”の信
号Ｓ６２を出力している。ＩＣ５０Ａ内の受信回路５２
は、入出力端子４１の電位０Ｖと基準電位生成回路５４
の出力電位０．３Ｖとを比較し、ＣＭＯＳ論理レベルの
“Ｌ”の信号Ｓ５２を出力している。

【００５４】以下、図１０の（イ）〜（チ）に示す期間
に分けて動作を説明する。（イ）の期間：ＩＣ６０Ａ内の内部論理回路６３から出
力される信号Ｓ６３が“Ｈ”になると、抵抗手段６１ａ
がオン状態、及び抵抗手段６１ｂがオフ状態となり、入
出力端子４２から電位０．６Ｖの信号Ｓ６０が出力され
る。この電位０．６Ｖの信号Ｓ６０は、伝送線路４０を
伝搬し、遅延時間Ｔｄ秒後に、ＩＣ５０Ａの入出力端子
４１に到達する。（ロ）の期間：ＩＣ５０Ａ内の内部論理回路５３から
“Ｈ”の信号Ｓ５３が出力され、抵抗手段５１ａがオン
状態、及び抵抗手段５１ｂがオフ状態になる。（イ）の
期間にＩＣ６０Ａの入出力端子４２から出力された
“Ｈ”の信号Ｓ６０は、まだ伝送線路４０を伝搬中で、
ＩＣ５０Ａの入出力端子４１には到着していない。
（ロ）の期間は、入出力端子４１から伝送線路４０を覗
くと、ＧＮＤに終端された５０Ωの抵抗として見えるた
め、該入出力端子４１から電位０．６Ｖ（“Ｈ”）の信
号Ｓ５０が出力される（（ロ）の期間の内部論理回路６
３から出力される信号Ｓ６３のレベルには影響されな
い）。この電位０．６Ｖの信号Ｓ５０は、伝送線路４０
を伝搬し、遅延時間Ｔｄ秒後に、ＩＣ６０Ａの入出力端
子４２に到達する。

【００５５】（ハ）の期間：（ロ）の期間にＩＣ５０Ａ
の入出力端子４１から出力された電位０．６Ｖの信号Ｓ
５０は、まだ伝送線路４０を伝搬中で、ＩＣ６０Ａの入
出力端子４２には到着していない。（ハ）の期間は、入
出力端子４２から伝送線路４０を覗くと、ＧＮＤに終端
された５０Ωの抵抗として見える。ＩＣ６０Ａ内の内部
論理回路から出力される信号Ｓ６３が“Ｈ”から“Ｌ”
に立ち下がると、抵抗手段６１ａがオフ状態、及び抵抗
手段６１ｂがオン状態になり、入出力端子４２から電位
０Ｖ（“Ｌ”）の信号Ｓ６０が出力される（（ハ）の期
間の内部論理回路５３から出力される信号Ｓ５３のレベ
ルには影響されない）。この電位０Ｖの信号Ｓ６０は、
伝送線路４０を伝搬し、遅延時間Ｔｄ秒後に、ＩＣ５０
Ａの入出力端子４１に到達する。

【００５６】（ニ）の期間：（イ）の期間にＩＣ６０Ａ
の入出力端子４２から出力された電位０．６Ｖの信号Ｓ
６０が、ＩＣ５０Ａの入出力端子４１に到着する。
（ニ）の期間は、入出力端子４１から伝送線路４０を覗
くと、終端電位Ｖt に終端された５０Ωの抵抗として見
えるため、該入出力端子４１には電位１．２Ｖの信号Ｓ
６０が入力される（（ニ）の期間の内部論理回路６３か
ら出力される信号Ｓ６３のレベルには影響されない）。
電位１．２Ｖの信号Ｓ６０は、ＩＣ５０Ａ内の受信回路
５２に入力される。受信回路５２は、その入力信号の電
位１．２Ｖと基準電位生成回路５４の出力電位０．９Ｖ
とを比較し、“Ｈ”の信号Ｓ５２を出力して内部論理回
路５３に与える。こうしてＩＣ６０Ａから出力された
“Ｈ”は、ＩＣ５０Ａに受信される。

【００５７】（ホ）の期間：（ハ）の期間にＩＣ６０Ａ
の入出力端子４２から出力された電位０Ｖの信号Ｓ６０
が、ＩＣ５０Ａの入出力端子４１に到着する。（ホ）の
期間は、入出力端子４１から伝送線路４０を覗くと、Ｇ
ＮＤに終端された５０Ωの抵抗として見えるため、該入
出力端子４１には電位０．６Ｖの信号Ｓ６０が入力され
る（（ホ）の期間の内部論理回路６３から出力される信
号Ｓ６３のレベルには影響されない）。電位０．６Ｖの
信号Ｓ６０は、ＩＣ５０Ａ内の受信回路５２に入力され
る。受信回路５２は、その入力信号の電位０．６Ｖと基
準電位生成回路５４の出力電位０．９Ｖとを比較し、
“Ｌ”の信号Ｓ５２を出力し、内部論理回路５３に与え
る。こうしてＩＣ６０Ａから出力された“Ｌ”は、ＩＣ
５０Ａに受信される。

【００５８】（ヘ）の期間：ＩＣ５０Ａ内の内部論理回
路５３から出力される信号Ｓ５３が“Ｈ”から“Ｌ”に
立ち下がると、抵抗手段５１ａがオフ状態、及び抵抗手
段５１ｂがオン状態になる。（ヘ）の期間は、入出力端
子４１から伝送線路４０を覗くと、ＧＮＤに終端された
５０Ωの抵抗として見えるため、該入出力端子４１から
電位０Ｖ（“Ｌ”）の信号Ｓ５０が出力される（（ヘ）
の期間の内部論理回路６３から出力される信号Ｓ６３の
レベルには影響されない）。この電位０Ｖの信号Ｓ５０
は、伝送線路４０を伝搬し、遅延時間Ｔｄ秒後に、ＩＣ
６０Ａの入出力端子４２に到達する。また、前記（２）
(ａ)で説明したように、ＩＣ６０Ａから送られてくる
“Ｌ”をＩＣ５０Ａで受信中に、そのＩＣ５０ＡからＩ
Ｃ６０Ａへ送る信号が変化すると、入出力端子４１にお
ける受信信号波形は影響を受けるが、それに対応して該
ＩＣ５０Ａ内の受信回路５２に入力される基準電位生成
回路５４の出力電位が変化するため、ＩＣ５０Ａで
“Ｌ”をそのまま受信できる。

【００５９】（ト）の期間：前記（ロ）、（ニ）、
（ホ）の期間にＩＣ５０ＡからＩＣ６０Ａへ送信した
“Ｈ”の信号Ｓ５０が、そのＩＣ６０Ａの入出力端子４
２に到着する。（ト）の期間は、入出力端子４２から伝
送線路４０を覗くと、終端電位Ｖt に終端された５０Ω
の抵抗として見える。抵抗手段６１ａがオフ状態、及び
抵抗手段６１ｂがオン状態なので、入出力端子４２には
電位０．６Ｖの信号Ｓ５０が入力される（（ト）の期間
の内部論理回路５３から出力される信号Ｓ５３のレベル
には影響されない）。電位０．６Ｖの信号Ｓ５０は、Ｉ
Ｃ６０Ａ内の受信回路６２に入力される。受信回路６２
は、その入力信号の電位０．６Ｖと基準電位生成回路６
４の出力電位０．３Ｖとを比較し、“Ｈ”の信号Ｓ６２
を出力し、内部論理回路６３に与える。こうしてＩＣ５
０Ａから出力された“Ｈ”は、ＩＣ６０Ａに受信され
る。

【００６０】（チ）の期間：（ヘ）の期間にＩＣ５０Ａ
からＩＣ６０Ａへ送信した“Ｌ”の信号Ｓ５０が、その
ＩＣ６０Ａの入出力端子４２に到着する。（チ）の期間
は、入出力端子４２から伝送線路４０を覗くと、ＧＮＤ
に終端された５０Ωの抵抗として見える。抵抗手段６１
ａがオフ状態、及び抵抗手段６１ｂがオン状態なので、
入出力端子４２には電位０Ｖの信号Ｓ５０が入力される
（（チ）の期間の内部論理回路５３から出力される信号
Ｓ５３のレベルには影響されない）。電位０Ｖの信号Ｓ
５０は、ＩＣ６０Ａ内の受信回路６２に入力される。受
信回路６２は、その入力信号の電位０Ｖと基準電位生成
回路６４の出力電位０．３Ｖとを比較し、“Ｌ”の信号
Ｓ６２を出力し、内部論理回路６３に与える。こうして
ＩＣ５０ＡからＩＣ６０Ａへ伝送される“Ｌ”が、該Ｉ
Ｃ６０Ａに受信される。このように、ＩＣ６０ＡからＩ
Ｃ５０Ａへ送った信号Ｓ６０が伝送線路４０を伝搬中に
（ＩＣ５０Ａに到着する前に）、そのＩＣ５０ＡからＩ
Ｃ６０Ａへ送る信号が変化しても、そのＩＣ６０Ａから
ＩＣ５０Ａへ送った信号Ｓ６０を該ＩＣ５０Ａで受信す
ることができる。また、ＩＣ６０ＡからＩＣ５０Ａへ送
った信号Ｓ６０が伝送線路４０を伝搬中に、そのＩＣ５
０ＡからＩＣ６０Ａに信号を送っても、該ＩＣ６０Ａで
受信することができる。

【００６１】以上のように、この第３の実施例では、１
本の伝送線路４０の両端に接続される２つのＩＣ５０Ａ
とＩＣ６０Ａ間で、同時に双方向に信号Ｓ５０，Ｓ６０
の送受信ができるため、次のような効果がある。図２に
示す従来の信号伝送回路では、２つのＩＣ２０とＩＣ３
０との間で同時に信号の送受信を行うには、２本の伝送
線路１０が必要である。これは、伝送線路１０は、ＩＣ
３０からＩＣ２０への送信しかできないからである。ま
た、図１に示す第１の実施例では、伝送線路４０を使っ
てＩＣ５０とＩＣ６０との間で双方向の伝送が可能であ
るが、同時に伝送することができないので、やはりその
場合には２本の伝送線路４０が必要である。これに対
し、図６に示すこの第３の実施例の信号伝送回路では、
伝送線路４０の両端に接続されるＩＣ５０ＡとＩＣ６０
Ａとの間で同時に双方向に信号の送受信ができる。この
ため、従来の信号伝送回路に比べてＩＣ５０Ａ及びＩＣ
６０Ａの入出力ピン数を削減することができ、それによ
ってチップ面積を縮小することができる。さらに、伝送
線路数を削減できるので、プリント基板上での実装面積
を小さくすることができる。

【００６２】図１１（ｉ）〜（vi）は、図６に示すこの
第３の実施例の信号伝送回路のシミュレーションを行っ
た結果を示す図である。このシミュレーションでは、送
信回路５１，６１に図３の送信回路を使用し、受信回路
５２，６２に図４の受信回路を使用し、さらに基準電位
生成回路５４，６４に図７の基準電位生成回路を使用し
ている。図６中の終端電位Ｖt は１．２Ｖ、抵抗手段５
１ａ，５１ｂ，６１ａ，６１ｂのオン抵抗値が５０Ω、
伝送線路４０の伝搬遅延時間Ｔｄが約６．７ｎ秒／ｍ、
伝送線路長が１ｍ、図７中の参照電位Ｖref が１．２
Ｖ、抵抗９４，９５の抵抗値が７５Ω、及びＮＭＯＳ９
２，９３のオン抵抗値が３７．５Ωの条件でシミュレー
ションを行った。内部論理回路６３から、図１１（ｉ）
に示すＣＭＯＳ論理レベルの周波数１５６ＭＨｚの信号
Ｓ６３が出力される。この信号Ｓ６３に基づき、基準電
位生成回路６４から、図１１（ii）の破線で示す電位が
出力される。内部論理回路５３から、図１１（iv）に示
すＣＭＯＳ論理レベルの周波数１５６ＭＨｚの信号Ｓ５
３が出力される。この信号Ｓ５３に基づき、基準電位生
成回路５４から、図１１（ｖ）の破線で示す電位が出力
される。入出力端子４２から、図１１（ii）の実線で示
す信号Ｓ６０が出力され、入出力端子４１から、図１１
（ｖ）の実線で示す信号Ｓ５０が出力される。受信回路
６２から、図１１(iii）に示すＣＭＯＳ論理レベルの信
号Ｓ６２が出力され、受信回路５２から、図１１（vi）
に示すＣＭＯＳ論理レベルの信号Ｓ５２が出力される。
図１１のシミュレーション結果から明らかなように、Ｉ
Ｃ６０ＡからＩＣ５０Ａへ図１１（ｉ）の信号Ｓ６０を
送り、図１１（vi）に示すようにＩＣ５０Ａで受信され
ていることが確認できる。同時に、ＩＣ５０ＡからＩＣ
６０Ａへ図１１（iv）の信号Ｓ５０を送り、図１１(ii
i）に示すようにＩＣ６０Ａで受信されていることが確
認できる。

【００６３】第４の実施例図１２は、本発明の第４の実施例を示すもので、図６中
の基準電位生成回路５４，６４の他の構成例を示す回路
図であり、第４の実施例の図７中の要素と共通の要素に
は共通の符号が付されている。この基準電位生成回路で
は、図７のＮＭＯＳ９２に代えて、ＮＭＯＳ９２ａ及び
抵抗９２ｂからなる直列回路を設け、さらに図７のＮＭ
ＯＳ９３に代えて、ＮＭＯＳ９３ａ及び抵抗９３ｂから
なる直列回路を設けている。第３の実施例で説明したよ
うに、上述の条件において図７のＮＭＯＳ９２，９３の
オン抵抗値を所定の抵抗値（例えば、３７．５Ω）に設
計する必要がある。そのため、この第４の実施例の回路
構成では、ＮＭＯＳ９２ａ及び抵抗９２ｂの直列抵抗
値、ならびに、ＮＭＯＳ９３ａ及び抵抗９３ｂの直列抵
抗値を、それぞれ３７．５Ωに設計し、該ＮＭＯＳ９２
ａと９３ａのオン抵抗値を３７．５Ωよりも充分低く設
計している。抵抗９２ｂ，９３ｂは、例えば拡散抵抗等
で形成されている。

【００６４】この第４の実施例の基準電位生成回路で
は、図７の基準電位生成回路と同様に、入力されるＣＭ
ＯＳ論理レベルの信号Ｓ５３の“Ｈ”と“Ｌ”に基づ
き、０Ｖから参照電位Ｖref の間で、２種類の基準電位
を出力ノード９６から出力する。例えば、Ｖref ＝１．
２Ｖ、抵抗９４，９５の抵抗値を７５Ω、ＮＭＯＳ９２
ａのオン抵抗値と抵抗９２ｂの直列抵抗値を３７．５
Ω、ＮＭＯＳ９３ａのオン抵抗値と抵抗９３ｂの直列抵
抗値を３７．５Ωとする。すると、入力されるＣＭＯＳ
論理レベルの信号Ｓ５３が“Ｈ”の時、ＮＭＯＳ９２ａ
がオン状態、及びＮＭＯＳ９３ａがオフ状態になり、出
力ノード９６から電位０．９Ｖが出力され、それが図６
の受信回路５２，６２の参照電位として参照される。入
力されるＣＭＯＳ論理レベルの信号Ｓ５３が“Ｌ”の
時、ＮＭＯＳ９２ａがオフ状態、及びＮＭＯＳ９３ａが
オン状態になり、出力ノード９６から電位０．３Ｖが出
力され、それが図６の受信回路５２，６２の基準電位と
して参照される。

【００６５】この第４の実施例では、次のような効果が
ある。第３の実施例の図７の基準電位生成回路では、Ｎ
ＭＯＳ９２とＮＭＯＳ９３のオン抵抗値を所定の抵抗値
に設計している。しかし、近年の微細加工技術によるＭ
ＯＳトランジスタ製造技術では、ＭＯＳトランジスタの
ゲート長を精度良く安定した値で製造することは難し
く、仕上がりオン抵抗値がばらつくことがある。オン抵
抗値のばらつきは、出力電位のばらつき（設計値からの
ばらつき）をもたらす。この基準電位生成回路の出力電
位は、図６の受信回路５２，６２の基準電位として参照
されているため、精度の良さが望まれる。図７の基準電
位生成回路では、ＮＭＯＳ９２，９３のゲート長の仕上
がり値のばらつきがそのまま出力電位のばらつきとな
る。これに対し、この第４の実施例の基準電位生成回路
では、ＮＭＯＳ９２ａ，９３ａのゲート長の仕上がり値
のばらつきを抵抗９２ｂ，９３ｂで抑制できるので、出
力電位の変動が少ない。従って、この基準電位生成回路
から出力される基準電位の精度を大幅に改善できる。

【００６６】なお、本発明は上記実施例に限定されず、
他の利用形態や種々の実施例が考えられる。その例
（１）〜（４）を以下列挙する。（１）本発明の信号伝送回路は、ＣＭＯＳ技術による
ＩＣ間の信号伝送のみならず、バイポーラ技術とＣＭＯ
Ｓ技術を組合せたＢｉＣＭＯＳ技術によるＩＣやＬＳＩ
（大規模集積回路）を含んだ信号伝送にも適用可能であ
る。（２）伝送信号の３種類のレベルの電位や、受信回路
５２，６２に与える２種類の基準電位は用途に合わせて
設定することができる。例えば、図６の信号伝送回路に
おいて、終端電位Ｖt 、抵抗手段５１ａ，５１ｂ，６１
ａ，６１ｂの抵抗値を変えることにより、伝送信号の３
種類のレベルの電位を設定できる。終端電位Ｖt ＝１．
２Ｖ、抵抗手段５１ａ，５１ｂ，６１ａ，６１ｂのオン
抵抗値を５０Ωに設定すれば、０Ｖ、０．６Ｖ、１．２
Ｖの３種類の伝送信号レベルを持つ。この場合、受信回
路５２，６２に与える基準電位は３種類のレベルの中間
値０．３Ｖ、０．９Ｖにすればよい。同じく、図６の信
号伝送回路において、終端電位Ｖt ＝１．６Ｖ、抵抗手
段５１ａ，５１ｂ，６１ａ，６１ｂのオン抵抗値を５０
Ωに設定すれば、０Ｖ、０．８Ｖ、１．６Ｖの３種類の
伝送信号レベルを持つ。この場合、受信回路５２，６２
に与える基準電位は３種類のレベルの中間値０．４Ｖ、
１．２Ｖにすればよい。受信回路５２，６２に与える基
準電位は、例えば、図７の基準電位生成回路において、
参照電位Ｖref 、抵抗９４，９５の抵抗値、及びＮＭＯ
Ｓ９２，９３のオン抵抗値を変えることにより、２種類
の基準電位を設定できる。参照電位Ｖref ＝１．２Ｖ、
抵抗９４，９５の抵抗値を７５Ω、及びＮＭＯＳ９２，
９３のオン抵抗値を３７．５Ωとすれば、０．３Ｖ、
０．９Ｖの２種類の基準電位を出力できる。また、図７
の基準電位生成回路において、参照電位Ｖref ＝１．６
Ｖ、抵抗９４，９５の抵抗値を７５Ω、及びＮＭＯＳ９
２，９３のオン抵抗値を３７．５Ωとすれば、０．４
Ｖ、１．２Ｖの２種類の基準電位を出力できる。

【００６７】（３）図１の抵抗手段５１ａ，５１ｂ，
６１ａ，６１ｂとして、図３ではＮＭＯＳ７１，７２で
構成したが、ＰＭＯＳやバイポーラトランジスタ等とい
った他のトランジスタで構成してもよい。例えば、図３
の２つのＮＭＯＳ７１，７２に代えてＮＭＯＳとＰＭＯ
Ｓの直列回路を設け、それらの閾値電圧を適宜設定すれ
ば、ＣＭＯＳインバータ７３を省略できる。同様に、図
１の抵抗手段５１ａ，５１ｂ，６１ａ，６１ｂとして、
図５ではＮＭＯＳ７１ａ及び抵抗７１ｂの直列回路、及
びＮＭＯＳ７２ａと抵抗７２ｂの直列回路で構成した
が、それらのＮＭＯＳ７１ａ，７２ａに代えて、ＰＭＯ
Ｓやバイポーラトランジスタ等といった他のトランジス
タを用いてもよい。（４）図７及び図１２の基準電位生成回路では、トラ
ンジスタとしてＮＭＯＳ９２，９３，９２ａ，９３ａを
用いたが、ＰＭＯＳやバイポーラトランジスタ等といっ
た他のトランジスタを用いてもよい。

【００６８】

【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、伝送線路端でのインピーダンス整合
を行う終端用抵抗が、ＩＣ内部に形成されてオンチップ
化されているので、従来のようにプリント基板上に終端
抵抗を実装する必要がなく、外付けの終端抵抗部品の削
減による抵抗部品のコストを低減できる。さらに、集積
回路が微細加工技術により半導体上に形成され、同じ抵
抗値を持つ抵抗素子を形成するならば、従来のように抵
抗部品をプリント基板上に実装するのに比べ、本発明で
は伝送線路端でのインピーダンス整合を行う終端用抵抗
がオンチップ化されているので、大幅に素子面積を小さ
くでき、それによって実装面積を大幅に縮小できる。第
３〜第８の発明によれば、第１及び第２の発明とほぼ同
様の効果が得られる上に、１本の伝送線路の両端に接続
される第１と第２のＩＣ間で同時に双方向に信号の送受
信ができる。従って、従来の回路に比べて、ＩＣの入出
力ピン数を削減することができるので、チップ面積を縮
小することができ、さらに、伝送線路数を削減できるの
で、プリント基板上等での実装面積を小さくすることが
できる。また、抵抗手段をトランジスタと抵抗で構成す
ると、そのトランジスタの製造ばらつきによるオン抵抗
値のばらつきを、該抵抗で抑制できるので、その抵抗手
段における電位の変動を少なくでき、精度が高く、安定
した信頼性の高い信号伝送回路が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す信号伝送回路の構
成図である。

【図２】従来の信号伝送回路の構成図である。

【図３】図１中の送信回路の回路図である。

【図４】図１中の差動アンプの回路図である。

【図５】本発明の第２の実施例を示す図１中の他の送信
回路の回路図である。

【図６】本発明の第３の実施例を示す信号伝送回路の構
成図である。

【図７】図６中の基準電位生成回路の回路図である。

【図８】図６の（２）(ａ)動作のタイムチャートであ
る。

【図９】図６の（２）(ｂ)動作のタイムチャートであ
る。

【図１０】図６の（２）(ｃ)動作のタイムチャートであ
る。

【図１１】図６のシミュレーション結果を示す図であ
る。

【図１２】本発明の第４の実施例を示す図６中の他の基
準電位生成回路の回路図である。

【符号の説明】

４０伝送線路４１，４２オンチッ
プ入出力端子５０，５０ａ，６０，６０ａＩＣ５１，６１送信回路５１ａ，５１ｂ，６１ａ，６１ｂ抵抗手段５１ｃ，６１ｃ抵抗手段
制御回路５２，６２受信回路５２ａ，６２ａ差動アン
プ５３，６３内部論理
回路５４，６４基準電位
生成回路７１，７２，７４，７６，９２，９２ａ，９３，９３ａ
ＮＭＯＳ７３，９１インバー
タ７５，７７，９２ｂ，９３ｂ，９４，９５抵抗

Claims

【特許請求の範囲】

【請求項１】所定の特性インピーダンスを有する伝送
線路と、前記伝送線路の一端に接続された第１の入出力端子、第
１の電源電位よりも低い終端電位に比べて小さい信号振
幅で第１の２値信号を前記第１の入出力端子から前記伝
送線路へ送信する第１の送信回路、及び前記伝送線路か
ら前記第１の入出力端子へ送られてくる第２の２値信号
を受信して所定の論理レベルに増幅する第１の受信回路
を有する第１の半導体集積回路と、前記伝送線路の他端に接続された第２の入出力端子、前
記終端電位に比べて小さい信号振幅で前記第２の２値信
号を前記第２の入出力端子から前記伝送線路へ送信する
第２の送信回路、及び前記伝送線路から前記第２の入出
力端子へ送られてくる前記第１の２値信号を受信して所
定の論理レベルに増幅する第２の受信回路を有する第２
の半導体集積回路とを、備えた信号伝送回路であって、前記第１の送信回路は、前記終端電位と前記第１の入出力端子との間に接続さ
れ、第１論理レベル及び第２論理レベルを有する第１の
送信信号に基づき、送信時には該第１の送信信号の第１
論理レベルでオン状態となって前記特性インピーダンス
と等しいインピーダンスとなり、かつ該第１の送信信号
の第２論理レベルでオフ状態となって開放状態となり、
受信時には該第１論理レベルに設定された第１の制御信
号によってオン状態となる第１の抵抗手段と、前記第１の入出力端子と第２の電源電位との間に接続さ
れ、送信時には前記第１の送信信号の第１論理レベルで
オフ状態となって開放状態となり、かつ前記第１の送信
信号の第２論理レベルでオン状態となって前記特性イン
ピーダンスと等しいインピーダンスとなり、受信時には
前記第１論理レベルに設定された前記第１の制御信号に
よってオフ状態となる第２の抵抗手段とを備え、前記第２の送信回路は、前記終端電位と前記第２の入出力端子との間に接続さ
れ、前記第１論理レベル及び前記第２論理レベルを有す
る第２の送信信号に基づき、送信時には該第２の送信信
号の第１論理レベルでオン状態となって前記特性インピ
ーダンスと等しいインピーダンスとなり、かつ該第２の
送信信号の第２論理レベルでオフ状態となって開放状態
となり、受信時には該第１論理レベルに設定された第２
の制御信号によってオン状態となる第３の抵抗手段と、前記第２の入出力端子と前記第２の電源電位との間に接
続され、送信時には前記第２の送信信号の第１論理レベ
ルでオフ状態となって開放状態となり、かつ前記第２の
送信信号の第２論理レベルでオン状態となって前記特性
インピーダンスと等しいインピーダンスとなり、受信時
には前記第１論理レベルに設定された前記第２の制御信
号によってオフ状態となる第４の抵抗手段とを備えた、
ことを特徴とする信号伝送回路。
【請求項２】請求項１記載の信号伝送回路において、前記第１の受信回路は、基準電位と、前記第１の入出力
端子へ送られてくる前記第２の２値信号の電位とを、差
動増幅して前記所定の論理レベルの第２の受信信号を出
力する構成にし、前記第２の受信回路は、前記基準電位と、前記第２の入
出力端子へ送られてくる前記第１の２値信号の電位と
を、差動増幅して前記所定の論理レベルの第１の受信信
号を出力する構成にしたことを特徴とする信号伝送回
路。
【請求項３】所定の特性インピーダンスを有する伝送
線路と、前記伝送線路の一端に接続された第１の入出力端子と、
第１論理レベル及び第２論理レベルを有する第１の送信
信号を入力して、第１の電源電位よりも低い終端電位に
比べて小さい信号振幅で第１の２値信号を前記第１の入
出力端子から前記伝送線路へ送信する第１の送信回路
と、前記第１の送信信号を入力してその第１論理レベル
及び第２論理レベルに基づき、前記第１の電源電位より
も低い第１の参照電位と第２の電源電位との間の電位差
内で２種類の第１及び第２の基準電位を出力する第１の
基準電位生成回路と、前記第１又は第２の基準電位と前
記伝送線路から前記第１の入出力端子へ送られてくる第
２の２値信号とを差動増幅して所定の論理レベルの第２
の受信信号を出力する第１の受信回路とを有する第１の
半導体集積回路と、前記伝送線路の他端に接続された第２の入出力端子と、
前記第１論理レベル及び前記第２論理レベルを有する第
２の送信信号を入力して、前記終端電位に比べて小さい
信号振幅で前記第２の２値信号を前記第２の入出力端子
から前記伝送線路へ送信する第２の送信回路と、前記第
２の送信信号を入力してその第１論理レベル及び第２論
理レベルに基づき、前記第１の電源電位よりも低い第２
の参照電位と前記第２の電源電位との間の電位差内で２
種類の第３及び第４の基準電位を出力する第２の基準電
位生成回路と、前記第３又は第４の基準電位と前記伝送
線路から前記第２の入出力端子へ送られてくる前記第１
の２値信号とを差動増幅して前記所定の論理レベルの第
１の受信信号を出力する第２の受信回路とを有する第２
の半導体集積回路とを、備えた信号伝送回路であって、前記第１の送信回路は、前記終端電位と前記第１の入出力端子との間に接続さ
れ、前記第１の送信信号の第１論理レベルでオン状態と
なって前記特性インピーダンスと等しいインピーダンス
となり、前記第１の送信信号の第２論理レベルでオフ状
態となって開放状態となる第１の抵抗手段と、前記第１の入出力端子と前記第２の電源電位との間に接
続され、前記第１の送信信号の第１論理レベルでオフ状
態となって開放状態となり、前記第１の送信信号の第２
論理レベルでオン状態となって前記特性インピーダンス
と等しいインピーダンスとなる第２の抵抗手段とを備
え、前記第２の送信回路は、前記終端電位と前記第２の入出力端子との間に接続さ
れ、前記第２の送信信号の第１論理レベルでオン状態と
なって前記特性インピーダンスと等しいインピーダンス
となり、前記第２の送信信号の第２論理レベルでオフ状
態となって開放状態となる第３の抵抗手段と、前記第２の入出力端子と前記第２の電源電位との間に接
続され、前記第２の送信信号の第１論理レベルでオフ状
態となって開放状態となり、前記第２の送信信号の第２
論理レベルでオン状態となって前記特性インピーダンス
と等しいインピーダンスとなる第４の抵抗手段とを備え
た、ことを特徴とする信号伝送回路。
【請求項４】請求項１、２又は３記載の信号伝送回路
において、前記第１、第２、第３及び第４の抵抗手段は、オン状態
の時に前記特性インピーダンスと等しいインピーダンス
を有するトランジスタで、それぞれ構成したことを特徴
とする信号伝送回路。
【請求項５】請求項１、２又は３記載の信号伝送回路
において、前記第１、第２、第３及び第４の抵抗手段は、オン状態
の時に第１のインピーダンスを有するトランジスタと、
前記トランジスタと直列に接続され第２のインピーダン
スを有する抵抗とをそれぞれ備え、前記第１と第２のイ
ンピーダンスの合計が前記特性インピーダンスと等しい
値に設定された信号伝送回路。
【請求項６】請求項３記載の信号伝送回路において、前記第１及び第２の基準電位生成回路は、前記参照電位と出力ノードとの間に接続され、前記送信
信号の論理レベルに応じてオン／オフ状態となり、オン
状態の時に所定のインピーダンスを有する第１抵抗手段
と、前記出力ノードと前記第２の電源電位との間に接続さ
れ、前記送信信号の論理レベルに応じて、前記第１抵抗
手段に対して相補的にオン／オフ状態となり、オン状態
の時に所定のインピーダンスを有する第２抵抗手段と、前記第１抵抗手段と並列に接続され、所定のインピーダ
ンスを有する第１抵抗と、前記第２抵抗手段と並列に接続され、所定のインピーダ
ンスを有する第２抵抗とで、それぞれ構成したことを特
徴とする信号伝送回路。
【請求項７】請求項６記載の信号伝送回路において、前記第１抵抗手段及び前記第２抵抗手段は、オン状態の
時に所定のインピーダンスを有するトランジスタで、そ
れぞれ構成したことを特徴とする信号伝送回路。
【請求項８】請求項６記載の信号伝送回路において、前記第１抵抗手段及び前記第２抵抗手段は、オン状態の
時に所定のインピーダンスを有するトランジスタと、所
定のインピーダンスを有する抵抗との直列回路で、それ
ぞれ構成したことを特徴とする信号伝送回路。