JP2665184B2 - 出力バッファ回路及びこの出力バッファ回路を用いた伝送装置 - Google Patents
出力バッファ回路及びこの出力バッファ回路を用いた伝送装置Info
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- JP2665184B2 JP2665184B2 JP7045608A JP4560895A JP2665184B2 JP 2665184 B2 JP2665184 B2 JP 2665184B2 JP 7045608 A JP7045608 A JP 7045608A JP 4560895 A JP4560895 A JP 4560895A JP 2665184 B2 JP2665184 B2 JP 2665184B2
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- input
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
Description
【０００１】
【産業上の利用分野】本発明はゲートアレーやスタンダ
ードセル等のＣＭＯＳ構造の半導体集積回路の出力バッ
ファ回路に関し、特に比較的周波数の高いディジタル信
号を出力し、他の半導体集積回路にこのディジタル信号
を伝送するための出力バッファ回路に関する。また、本
発明はこの出力バッファ回路を用いた伝送装置に関す
る。
ードセル等のＣＭＯＳ構造の半導体集積回路の出力バッ
ファ回路に関し、特に比較的周波数の高いディジタル信
号を出力し、他の半導体集積回路にこのディジタル信号
を伝送するための出力バッファ回路に関する。また、本
発明はこの出力バッファ回路を用いた伝送装置に関す
る。
【０００２】
【従来の技術】ＣＭＯＳ構造の半導体集積回路におい
て、比較的周波数の高いディジタル信号を伝送する技術
として、従来より信号振幅を通常のＣＭＯＳレベルより
も小さくすることにより実現する手法が数多く提案され
ている。例えば、特開平４−２２５２７５号公報記載の
ＧＴＬドライバ・レシーバによる伝送技術がある。この
ＧＴＬドライバは、ＮチャネルＭＯＳトランジスタを出
力段に用いたオープンドレイン構成のドライバとなって
おり、伝送路において終端抵抗を用いて終端電源にプル
アップする回路構成になっている。
て、比較的周波数の高いディジタル信号を伝送する技術
として、従来より信号振幅を通常のＣＭＯＳレベルより
も小さくすることにより実現する手法が数多く提案され
ている。例えば、特開平４−２２５２７５号公報記載の
ＧＴＬドライバ・レシーバによる伝送技術がある。この
ＧＴＬドライバは、ＮチャネルＭＯＳトランジスタを出
力段に用いたオープンドレイン構成のドライバとなって
おり、伝送路において終端抵抗を用いて終端電源にプル
アップする回路構成になっている。
【０００３】
【発明が解決しようとする課題】この構成においては、
伝送路の容量成分が大きい場合、出力波形の立ち上がり
時間が立ち下がり時間より長くなるという問題点があ
る。また、ローレベルを出力しているときは、出力段の
ＮチャネルＭＯＳトランジスタがＯＮ状態となるため比
較的低い出力インピーダンスであるが、ハイレベルを出
力しているときは、ＮチャネルＭＯＳトランジスタがＯ
ＦＦ状態となっているため非常に高い出力インピーダン
スとなる。そのため、伝送路が長い場合、伝送路と出力
インピーダンスのマッチングがとりにくくなり、反射ノ
イズが大きくなるその結果、高い周波数の信号伝送が安
定に行えなくなるという欠点がある。
伝送路の容量成分が大きい場合、出力波形の立ち上がり
時間が立ち下がり時間より長くなるという問題点があ
る。また、ローレベルを出力しているときは、出力段の
ＮチャネルＭＯＳトランジスタがＯＮ状態となるため比
較的低い出力インピーダンスであるが、ハイレベルを出
力しているときは、ＮチャネルＭＯＳトランジスタがＯ
ＦＦ状態となっているため非常に高い出力インピーダン
スとなる。そのため、伝送路が長い場合、伝送路と出力
インピーダンスのマッチングがとりにくくなり、反射ノ
イズが大きくなるその結果、高い周波数の信号伝送が安
定に行えなくなるという欠点がある。
【０００４】
【課題を解決するための手段】本発明の出力バッファ回
路は、ＣＭＯＳ構造の半導体集積回路の出力バッファ回
路において；前記半導体集積回路内部の信号が入力する
入力端子と；前記半導体集積回路外部に信号を出力する
出力端子と；ソースが電源に接続された第１のＮチャネ
ルＭＯＳトランジスタと；ソースが接地され、ドレイン
が前記第１のＮチャネルＭＯＳトランジスタのドレイン
及び前記出力端子に接続され、かつゲートが前記入力端
子に接続された第２のＮチャネルＭＯＳトランジスタ
と；一方の入力が前記入力端子に接続され、他方の入力
が前記出力端子に接続され、かつ出力が前記第１のＮチ
ャネルＭＯＳトランジスタのゲートに接続されているＮ
ＯＲ回路とを備える。
路は、ＣＭＯＳ構造の半導体集積回路の出力バッファ回
路において；前記半導体集積回路内部の信号が入力する
入力端子と；前記半導体集積回路外部に信号を出力する
出力端子と；ソースが電源に接続された第１のＮチャネ
ルＭＯＳトランジスタと；ソースが接地され、ドレイン
が前記第１のＮチャネルＭＯＳトランジスタのドレイン
及び前記出力端子に接続され、かつゲートが前記入力端
子に接続された第２のＮチャネルＭＯＳトランジスタ
と；一方の入力が前記入力端子に接続され、他方の入力
が前記出力端子に接続され、かつ出力が前記第１のＮチ
ャネルＭＯＳトランジスタのゲートに接続されているＮ
ＯＲ回路とを備える。
【０００５】また、本発明の伝送装置は、上記出力バッ
ファ回路を有するＣＭＯＳ構造の第１の半導体集積回路
と、この第１の半導体集積回路に伝送路を通して接続さ
れる他の第２の半導体集積回路とを備え、前記第２の半
導体集積回路は差動入力回路を有し、前記第１の半導体
集積回路が有する前記出力バッファ回路の前記出力端子
と前記第２の半導体集積回路が有する前記差動入力回路
の第１の入力端子とを接続し、前記作動入力回路の第２
の入力端子は定電圧源に接続され、前記第１の入力端子
と前記第２の入力端子との間に抵抗器を接続した構成で
ある。
ファ回路を有するＣＭＯＳ構造の第１の半導体集積回路
と、この第１の半導体集積回路に伝送路を通して接続さ
れる他の第２の半導体集積回路とを備え、前記第２の半
導体集積回路は差動入力回路を有し、前記第１の半導体
集積回路が有する前記出力バッファ回路の前記出力端子
と前記第２の半導体集積回路が有する前記差動入力回路
の第１の入力端子とを接続し、前記作動入力回路の第２
の入力端子は定電圧源に接続され、前記第１の入力端子
と前記第２の入力端子との間に抵抗器を接続した構成で
ある。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は、本発明の出力バッファ回路の一実
施例の回路図である。入力端子ＩＮは、２入力のＮＯＲ
回路ＮＯＲ１の一方の入力とＮチャネルＭＯＳトランジ
スタＭＮ１２のゲートに接続される。ＮＯＲ回路ＮＯＲ
１の出力はＮチャネルＭＯＳトランジスタＭＮ１１のゲ
ートに接続される。ＮチャネルＭＯＳトランジスタＭＮ
１１及びＭＮ１２のソースは各々電源とグランドに接続
され、ドレインは互いに接続されて出力端子ＯＵＴのＮ
ＯＲ回路ＮＯＲ１のもう一方の入力とに接続される。
施例の回路図である。入力端子ＩＮは、２入力のＮＯＲ
回路ＮＯＲ１の一方の入力とＮチャネルＭＯＳトランジ
スタＭＮ１２のゲートに接続される。ＮＯＲ回路ＮＯＲ
１の出力はＮチャネルＭＯＳトランジスタＭＮ１１のゲ
ートに接続される。ＮチャネルＭＯＳトランジスタＭＮ
１１及びＭＮ１２のソースは各々電源とグランドに接続
され、ドレインは互いに接続されて出力端子ＯＵＴのＮ
ＯＲ回路ＮＯＲ１のもう一方の入力とに接続される。
【０００８】図２は、ＮＯＲ回路ＮＯＲ１の詳細構成の
一例を示す回路図である。ＮチャネルＭＯＳトランジス
タＭＮ２１及びＭＮ２２のソースは接地され、ドレイン
は互いに接続されてＮＯＲ回路ＮＯＲ１の出力となる。
ＰチャネルＭＯＳトランジスタＭＰ２１及びＭＰ２２は
縦続接続され、ソース側は電源に、ドレイン側はＮＯＲ
回路ＮＯＲ１の出力となる。入力端子ＩＮは、ＭＰ２１
及びＭＮ２１のゲートに接続され、出力端子ＯＵＴはＭ
Ｐ２２及びＭＮ２２のゲートに接続される。なお、Ｐチ
ャネルＭＯＳトランジスタＭＰ２１及びＭＰ２２の接続
順序は逆になってもよい。
一例を示す回路図である。ＮチャネルＭＯＳトランジス
タＭＮ２１及びＭＮ２２のソースは接地され、ドレイン
は互いに接続されてＮＯＲ回路ＮＯＲ１の出力となる。
ＰチャネルＭＯＳトランジスタＭＰ２１及びＭＰ２２は
縦続接続され、ソース側は電源に、ドレイン側はＮＯＲ
回路ＮＯＲ１の出力となる。入力端子ＩＮは、ＭＰ２１
及びＭＮ２１のゲートに接続され、出力端子ＯＵＴはＭ
Ｐ２２及びＭＮ２２のゲートに接続される。なお、Ｐチ
ャネルＭＯＳトランジスタＭＰ２１及びＭＰ２２の接続
順序は逆になってもよい。
【０００９】図３は、ＮＯＲ回路ＮＯＲ１の他の構成例
である。図２のＮＯＲ回路と比較して、ＭＰ２２が省略
されている。
である。図２のＮＯＲ回路と比較して、ＭＰ２２が省略
されている。
【００１０】図４は、本発明の一実施例の出力バッファ
回路ＯＢＵＦと、他の半導体集積回路が有する差動入力
回路（入力バッファ回路）ＩＢＵＦとを接続し、高速の
信号伝送を行うための伝送装置を示す。出力バッファ回
路ＯＢＵＦの入力端子ＩＮには半導体集積回路内部の信
号が入力し、出力バッファ回路ＯＢＵＦの出力端子ＯＵ
Ｔと他の半導体集積回路内の差動入力回路ＩＢＵＦの一
方の入力端子ＩＮとが伝送線路Ｗにより接続される。差
動入力回路ＩＢＵＦの他方の入力端子ＲＥＦはレファレ
ンス電源ＶＲＥＦに接続され、伝送線路Ｗは受信端即ち
差動入力回路ＩＢＵＦの直近で終端抵抗Ｒ１でレファレ
ンス電源ＶＲＥＦに終端される。ここで終端抵抗Ｒ１の
値は、伝送線路Ｗの特性インピーダンスとほぼ等しい値
であり、通常５０Ωから７５Ωである。また、レファレ
ンス電源ＶＲＥＦの電圧は、出力バッファ回路ＯＢＵＦ
が出力する信号振幅の範囲内のほぼ中間電位に設定する
が、通常、０．８Ｖから１．０Ｖ程度である。
回路ＯＢＵＦと、他の半導体集積回路が有する差動入力
回路（入力バッファ回路）ＩＢＵＦとを接続し、高速の
信号伝送を行うための伝送装置を示す。出力バッファ回
路ＯＢＵＦの入力端子ＩＮには半導体集積回路内部の信
号が入力し、出力バッファ回路ＯＢＵＦの出力端子ＯＵ
Ｔと他の半導体集積回路内の差動入力回路ＩＢＵＦの一
方の入力端子ＩＮとが伝送線路Ｗにより接続される。差
動入力回路ＩＢＵＦの他方の入力端子ＲＥＦはレファレ
ンス電源ＶＲＥＦに接続され、伝送線路Ｗは受信端即ち
差動入力回路ＩＢＵＦの直近で終端抵抗Ｒ１でレファレ
ンス電源ＶＲＥＦに終端される。ここで終端抵抗Ｒ１の
値は、伝送線路Ｗの特性インピーダンスとほぼ等しい値
であり、通常５０Ωから７５Ωである。また、レファレ
ンス電源ＶＲＥＦの電圧は、出力バッファ回路ＯＢＵＦ
が出力する信号振幅の範囲内のほぼ中間電位に設定する
が、通常、０．８Ｖから１．０Ｖ程度である。
【００１１】次に出力バッファ回路及び伝送装置の動作
について説明する。出力バッファ回路の入力端子ＩＮに
ハイレベル即ち電源電位が入力されると、ＮチャネルＭ
ＯＳトランジスタＭＮ１２はＯＮ状態となり、ＮＯＲ回
路ＮＯＲ１の出力即ちＮチャネルＭＯＳトランジスタＭ
Ｎ１１のゲートはローレベル即ち接地電位となるため、
ＭＮ１１はＯＦＦ状態となる。従って出力端子ＯＵＴに
は接地電位が出力されようとするが、伝送線路Ｗの受信
端にて終端抵抗Ｒ１でレファレンス電源ＶＲＥＦに終端
されているので、伝送線路Ｗの電位は、接地電位とレフ
ァレンス電源ＶＲＥＦの電位との間の電位となる。この
電位は、終端抵抗Ｒ１の値と伝送線路Ｗのインピーダン
ス、出力バッファ回路ＯＢＵＦのＮチャネルＭＯＳトラ
ンジスタＭＮ１２のＯＮ状態の抵抗値によって決まる。
この時、差動入力回路ＩＢＵＦの入力端子ＩＮは入力端
子ＲＥＦよりも低い電位にあるため、差動入力回路ＩＢ
ＵＦではローレベルが入力したと識別される。
について説明する。出力バッファ回路の入力端子ＩＮに
ハイレベル即ち電源電位が入力されると、ＮチャネルＭ
ＯＳトランジスタＭＮ１２はＯＮ状態となり、ＮＯＲ回
路ＮＯＲ１の出力即ちＮチャネルＭＯＳトランジスタＭ
Ｎ１１のゲートはローレベル即ち接地電位となるため、
ＭＮ１１はＯＦＦ状態となる。従って出力端子ＯＵＴに
は接地電位が出力されようとするが、伝送線路Ｗの受信
端にて終端抵抗Ｒ１でレファレンス電源ＶＲＥＦに終端
されているので、伝送線路Ｗの電位は、接地電位とレフ
ァレンス電源ＶＲＥＦの電位との間の電位となる。この
電位は、終端抵抗Ｒ１の値と伝送線路Ｗのインピーダン
ス、出力バッファ回路ＯＢＵＦのＮチャネルＭＯＳトラ
ンジスタＭＮ１２のＯＮ状態の抵抗値によって決まる。
この時、差動入力回路ＩＢＵＦの入力端子ＩＮは入力端
子ＲＥＦよりも低い電位にあるため、差動入力回路ＩＢ
ＵＦではローレベルが入力したと識別される。
【００１２】出力バッファ回路の入力端子ＩＮにローレ
ベル即ち接地電位が入力されると、ＮチャネルＭＯＳト
ランジスタＭＮ１２はＯＦＦ状態となり、ＮＯＲ回路Ｎ
ＯＲ１の出力即ちＮチャネルＭＯＳトランジスタＭＮ１
１のゲートはハイレベル即ち電源電位となるためＭＮ１
１はＯＮ状態となる。従って出力端子ＯＵＴにはハイレ
ベルが出力されようとするが、この時の出力電位はＮチ
ャネルＭＯＳトランジスタのスレッシュホールド電圧Ｖ
ＴだけＭＮ１１のゲート電位より下がった電位となる。
出力端子ＯＵＴの電位がハイレベルになろうとすると、
ＮＯＲ回路ＮＯＲ１の一方の入力にフィードバックされ
ているため、ＮＯＲ１の出力がローレベルになろうとす
る。これにより出力端子ＯＵＴの電位は下がることにな
り、最終的には電源電圧からＮチャネルＭＯＳトランジ
スタのスレッシュホールド電圧ＶＴ下がった電位からさ
らにやや下がった電位で落ち着くことになる。一方、伝
送線路Ｗの受信端では終端抵抗Ｒ１でレファレンス電源
ＶＲＥＦに終端されているので、伝送線路Ｗの電位は、
さらにレファレンス電源ＶＲＥＦの電位に近い電位に下
がることになる。この電位には、終端抵抗Ｒ１の値と伝
送線路Ｗのインピーダンス、出力バッファ回路ＯＢＵＦ
のＮチャネルＭＯＳトランジスタＭＮ１１のスレッシュ
ホールド電圧ＶＴ、ＮＯＲ回路ＮＯＲ１の各ＭＯＳトラ
ンジスタの大きさ等によって決まる。この時、差動入力
回路ＩＢＵＦの入力端子ＩＮは入力端子ＲＥＦよりも高
い電位にあるため、差動入力回路ＩＢＵＦではハイレベ
ルが入力したと識別される。
ベル即ち接地電位が入力されると、ＮチャネルＭＯＳト
ランジスタＭＮ１２はＯＦＦ状態となり、ＮＯＲ回路Ｎ
ＯＲ１の出力即ちＮチャネルＭＯＳトランジスタＭＮ１
１のゲートはハイレベル即ち電源電位となるためＭＮ１
１はＯＮ状態となる。従って出力端子ＯＵＴにはハイレ
ベルが出力されようとするが、この時の出力電位はＮチ
ャネルＭＯＳトランジスタのスレッシュホールド電圧Ｖ
ＴだけＭＮ１１のゲート電位より下がった電位となる。
出力端子ＯＵＴの電位がハイレベルになろうとすると、
ＮＯＲ回路ＮＯＲ１の一方の入力にフィードバックされ
ているため、ＮＯＲ１の出力がローレベルになろうとす
る。これにより出力端子ＯＵＴの電位は下がることにな
り、最終的には電源電圧からＮチャネルＭＯＳトランジ
スタのスレッシュホールド電圧ＶＴ下がった電位からさ
らにやや下がった電位で落ち着くことになる。一方、伝
送線路Ｗの受信端では終端抵抗Ｒ１でレファレンス電源
ＶＲＥＦに終端されているので、伝送線路Ｗの電位は、
さらにレファレンス電源ＶＲＥＦの電位に近い電位に下
がることになる。この電位には、終端抵抗Ｒ１の値と伝
送線路Ｗのインピーダンス、出力バッファ回路ＯＢＵＦ
のＮチャネルＭＯＳトランジスタＭＮ１１のスレッシュ
ホールド電圧ＶＴ、ＮＯＲ回路ＮＯＲ１の各ＭＯＳトラ
ンジスタの大きさ等によって決まる。この時、差動入力
回路ＩＢＵＦの入力端子ＩＮは入力端子ＲＥＦよりも高
い電位にあるため、差動入力回路ＩＢＵＦではハイレベ
ルが入力したと識別される。
【００１３】
【発明の効果】以上、説明したように、本発明の出力バ
ッファ回路から伝送線路（伝送路）に出力される波形
は、ローレベルは接地電位とレファレンス電源（ＶＲＥ
Ｆ）の電位との間の電位となり、ハイレベルは電源電圧
からＮチャネルＭＯＳトランジスタのスレッシュホール
ド電圧（ＶＴ）が下がった電位とレファレンス電源（Ｖ
ＲＥＦ）の電位との間の電位となる。たとえば、電源電
圧が３．３Ｖのとき、ＮチャネルＭＯＳトランジスタの
スレッシュホールド電圧ＶＴは通常約１．５Ｖ程度であ
るため、レファレンス電源（ＶＲＥＦ）の電位を１Ｖと
すると、ローレベルは約０．５Ｖ、ハイレベルは約１．
５Ｖ程度となり、振幅値は約１Ｖと低振幅となるため、
立ち上がり時間、立ち下がり時間が短くなり、高速の信
号伝送が可能となる。
ッファ回路から伝送線路（伝送路）に出力される波形
は、ローレベルは接地電位とレファレンス電源（ＶＲＥ
Ｆ）の電位との間の電位となり、ハイレベルは電源電圧
からＮチャネルＭＯＳトランジスタのスレッシュホール
ド電圧（ＶＴ）が下がった電位とレファレンス電源（Ｖ
ＲＥＦ）の電位との間の電位となる。たとえば、電源電
圧が３．３Ｖのとき、ＮチャネルＭＯＳトランジスタの
スレッシュホールド電圧ＶＴは通常約１．５Ｖ程度であ
るため、レファレンス電源（ＶＲＥＦ）の電位を１Ｖと
すると、ローレベルは約０．５Ｖ、ハイレベルは約１．
５Ｖ程度となり、振幅値は約１Ｖと低振幅となるため、
立ち上がり時間、立ち下がり時間が短くなり、高速の信
号伝送が可能となる。
【００１４】また、本発明の出力バッファ回路は、出力
段の２個のＮチャネルＭＯＳトランジスタ（ＭＮ１１、
ＭＮ１２）の、いずれかが常にＯＮ状態となるため、出
力インピーダンスは常に比較的低いインピーダンスとな
る。また、伝送路の受信端は終端抵抗でレファレンス電
源（ＶＲＥＦ）に終端されている。このため、伝送線路
の特性のインピーダンスとのマッチングがとりやすくな
り、反射ノイズが小さくなり、高速の信号伝送波形がき
れいになるという特徴がある。
段の２個のＮチャネルＭＯＳトランジスタ（ＭＮ１１、
ＭＮ１２）の、いずれかが常にＯＮ状態となるため、出
力インピーダンスは常に比較的低いインピーダンスとな
る。また、伝送路の受信端は終端抵抗でレファレンス電
源（ＶＲＥＦ）に終端されている。このため、伝送線路
の特性のインピーダンスとのマッチングがとりやすくな
り、反射ノイズが小さくなり、高速の信号伝送波形がき
れいになるという特徴がある。
【００１５】さらに、この接続方法では、出力バッファ
回路の電源電圧、差動入力回路の電源電圧、及びレファ
レンス電源（ＶＲＥＦ）の電源変動に影響されることな
く、差動入力回路の入力振幅はレファレンス電源（ＶＲ
ＥＦ）の電位に対して上下に振幅し、電源ノイズに対す
る動作マージンも大きくなるため、高速の信号伝送を安
定に行うことができる。
回路の電源電圧、差動入力回路の電源電圧、及びレファ
レンス電源（ＶＲＥＦ）の電源変動に影響されることな
く、差動入力回路の入力振幅はレファレンス電源（ＶＲ
ＥＦ）の電位に対して上下に振幅し、電源ノイズに対す
る動作マージンも大きくなるため、高速の信号伝送を安
定に行うことができる。
【図１】本発明の出力バッファ回路の一実施例の回路
図。
図。
【図２】ＮＯＲ回路ＮＯＲ１の一構成例の回路図。
【図３】ＮＯＲ回路ＮＯＲ１の他の構成例の回路図。
【図４】図１に示す出力バッファ回路を用いた伝送装置
の一例を示す回路図。
の一例を示す回路図。
ＭＮ１１，ＭＮ１２ ＮチャネルＭＯＳトランジスタ ＮＯＲ１ ＮＯＲ回路 ＯＢＵＦ 出力バッファ回路 ＩＢＵＦ 他の半導体集積回路内の差動入力回路 Ｒ１ 終端抵抗 ＶＲＥＦ レファレンス電源 Ｗ 伝送線路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−55890（ＪＰ，Ａ) 特開 平５−110402（ＪＰ，Ａ) 特開 平４−70211（ＪＰ，Ａ) 特開 平４−912（ＪＰ，Ａ) 特開 平４−225275（ＪＰ，Ａ) 特開 平４−315315（ＪＰ，Ａ) 特開 平４−145718（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 ＣＭＯＳ構造の半導体集積回路の出力バ
ッファ回路において；前記半導体集積回路内部の信号が
入力する入力端子と；前記半導体集積回路外部に信号を
出力する出力端子と；ソースが電源に接続された第１の
ＮチャネルＭＯＳトランジスタと；ソースが接地され、
ドレインが前記第１のＮチャネルＭＯＳトランジスタの
ドレイン及び前記出力端子に接続され、かつゲートが前
記入力端子に接続された第２のＮチャネルＭＯＳトラン
ジスタと；一方の入力が前記入力端子に接続され、他方
の入力が前記出力端子に接続され、かつ出力が前記第１
のＮチャネルＭＯＳトランジスタのゲートに接続されて
いるＮＯＲ回路とを備えることを特徴とする出力バッフ
ァ回路。 - 【請求項２】 請求項１記載の出力バッファ回路を有す
るＣＭＯＳ構造の第１の半導体集積回路と、この第１の
半導体集積回路に伝送路を通して接続される他の第２の
半導体集積回路とを備え、前記第２の半導体集積回路は
差動入力回路を有し、前記第１の半導体集積回路が有す
る前記出力バッファ回路の前記出力端子と前記第２の半
導体集積回路が有する前記差動入力回路の第１の入力端
子とを接続し、前記作動入力回路の第２の入力端子は定
電圧源に接続され、前記第１の入力端子と前記第２の入
力端子との間に抵抗器を接続したことを特徴とする出力
バッファ回路を用いた伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045608A JP2665184B2 (ja) | 1995-03-06 | 1995-03-06 | 出力バッファ回路及びこの出力バッファ回路を用いた伝送装置 |
| US08/608,318 US5661415A (en) | 1995-03-06 | 1996-02-28 | Output buffer circuit with logic gate control circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045608A JP2665184B2 (ja) | 1995-03-06 | 1995-03-06 | 出力バッファ回路及びこの出力バッファ回路を用いた伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08242161A JPH08242161A (ja) | 1996-09-17 |
| JP2665184B2 true JP2665184B2 (ja) | 1997-10-22 |
Family
ID=12724088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045608A Expired - Lifetime JP2665184B2 (ja) | 1995-03-06 | 1995-03-06 | 出力バッファ回路及びこの出力バッファ回路を用いた伝送装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5661415A (ja) |
| JP (1) | JP2665184B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5986480A (en) * | 1997-12-22 | 1999-11-16 | Advanced Micro Devices, Inc. | Multiple input zero power AND/NOR gate for use in a field programmable gate array (FPGA) |
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