JP3821982B2 - 受信装置及び通信装置の伝送ライン終端回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、伝送ライン（又はバス）を利用して通信、又は受信する装置に関するものであり、より詳しくは、信号伝送時、発生されるリンギング（ｒｉｎｇｉｎｇ）及び動的電流（ｄｙｎａｍｉｃ ｃｕｒｒｅｎｔ）を減らす伝送ライン終端回路（ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ ｔｅｒｍｉｎａｔｉｏｎ ｃｉｒｃｕｉｔ）に関するものである。
【０００２】
【従来の技術】
高速に動作する装置、高いクロック周波数で動作する装置、そして／又は非常に長い伝送ラインを必要とする装置がよく知られ、アンダーシュート信号反射、又は伝送ライン効果問題（ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ ｅｆｆｅｃｔｐｒｏｂｌｅｍ）があることは、この分野でよく知られている。もし、０Ｖの信号が長さが長く、又は速いエッジ率（ｅｄｇｅ ｒａｔｅ）として動作する導電体、又はバス上で変化すると、例えば５Ｖの信号に変化すると、もしバス、又は導電ラインがインピーダンス（ｉｍｐｅｄａｎｃｅ）を通して適切に整合されなかったら、導電線、又はバスは、バスの一端、又は両端から発生される１つ、又はそれより多い反射（ｒｅｆｌｅｃｔｉｏｎｓ）のため０Ｖ値から５Ｖ値に定着するため時間が必要とされる。
【０００３】
半導体素子の製造技術が向上することによって、その速度もそれに比例して速くなる。半導体製造技術に関連した上昇時間（ｒｉｓｉｎｇ ｔｉｍｅ ｏｒ ｌｅａｄｉｎｇｔｉｍｅ）及び下降時間（ｆａｌｌｉｎｇ ｔｉｍｅ ｏｒ ｔｒａｉｌｉｎｇ ｔｉｍｅ）を比較すると、表１のようである。
【０００４】
【表１】

【０００５】
表１から分かるように、上昇及び下降時間がナノ秒以下（ｓｕｂ−ｎａｎｏ ｓｅｃｏｎｄ）に短くなる。もし上昇時間（ｒｉｓｉｎｇ ｔｉｍｅ）ｔｒと下降時間（ｆａｌｌｉｎｇ ｔｉｍｅ）ｔｆが伝送路（ａ ｔｒａｎｓｍｉｓｓｉｏｎ ｌｉｎｅ）による遅延時間（ｄｅｌａｙ ｔｉｍｅ）ｔｄの２．５倍より短くなると、受信器に受信される信号は、非常に歪曲される。その理由を概略的に説明すると次のようである。受信器の入力インピーダンスと伝送路の特性インピーダンスが整合されない場合、受信器に伝送された信号が伝送路を通して送信器に反射される。（２．５＊ｔｄ）＞、又は（２．５＊ｔｄ）＞ｔｆであるとき、送信器から伝送される信号は、すでに要求されるレベル、例えば０Ｖ、又はＶｃｃの安定した状態に定着される。しかし、伝送路の遅延時間が上昇時間及び下降時間の割に長いため、送信信号が受信器に伝送される以前に、送信器に反射された信号は、安定した状態の信号に重畳されて受信器の入力信号として再び示す。このような一連の過程は、送信信号の上昇エッジ、又は下降エッジで反復的に発生する。結果的に、受信された信号は、図１に図示されたように、非常に歪曲され、受信器に最終的に伝送される信号は、有効なデータとして使用することができない問題が惹起する。このような現象は、この分野の通常的な知識を持っている者によく知られたようにリンギングと呼ばれる。
【０００６】
前述された信号歪曲と反射波を減らすための方法で、電磁波伝送（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｗａｖｅ ｔｒａｎｓｍｉｓｓｉｏｎ）のためのインピーダンス整合が直列、又は並列に行われることは、よく知られた知識である。
【０００７】
直列整合（ｔｈｅ ｓｅｒｉｅｓ ａｄａｐｔｉｏｎ ｏｒａ ｓｅｒｉｅｓｍａｔｃｈｉｎｇ）は、送信器の出力インピーダンスをラインの特性インピーダンスに整合させ、受信器に近い端子をオープン状態で残すことで構成される。しかし、直列整合は、ライン上のインピーダンス変化に非常に敏感であり調節することが難しい欠点がある。
【０００８】
並列整合（ｔｈｅ ｐａｒａｌｌｅｌ ａｄａｐｔｉｏｎｏｒ ａ ｐａｒａｌｌｅｌ ｍａｔｃｈｉｎｇ）は、受信器のインピーダンスをラインの特性インピーダンスに整合させることで構成される。これは、幅広いバンド（ｂａｎｄ）周波数に適合する利点があるが、並列整合は、一般に、静的消耗を随伴し、ラインの出力から減少された偏差を有する信号を利用するという２つの問題がある。さらに、集積回路の間の信号伝送が異種の構造（ｈｅｔｅｒｏｇｅｎｏｕｓ ｓｔｒｕｃｔｕｒｅ）を有する不利な点があるため、受信器の入力インピーダンスをラインの特性インピーダンスに整合させることが難しい。
【０００９】
図２を参照すると、前述された整合スキム（ｓｃｈｅｍｅ）のうち、一般的に使用される並列整合の１例による回路図が図示されている。送信装置（又は、送信器）１０内に集積される駆動端には、出力バッファ回路として１つのＣＭＯＳインバータ１２が使用され、受信装置（又は、受信器）１４内に集積される受信端には、入力バッファ回路として１つのＣＭＯＳインバータ１６が使用される。送信器１０は、伝送ライン１８を通して受信器１４に連結される。そして受信器１４に近い伝送ラインの一端と電源との間には、終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ ｒｅｓｉｓｔｏｒ）２０が連結される。ここで、終端抵抗２０は、受信器１４内に集積したり、外部の伝送ラインに直接連結することができる。
【００１０】
図３から、伝送ライン１８の特性インピーダンスＺｏと終端抵抗の抵抗値（ｒｅｓｉｓｔａｎｃｅ）は、全部５０Ω（ｏｈｍ）で整合され、伝送ライン１８の遅延時間ｔｄは、１ｎｓ（ｎａｎｏ ｓｅｃｏｎｄ）としよう。このような条件の並列整合による受信信号の波形は、図３に図示されたように、歪曲されなく、送信信号とほとんど同一な波形で維持される。しかし信号が送信器１０から受信器１４に伝送される間に消耗される電流を伝送ライン１８と終端抵抗２０の接続点２２で測定すると、図４に図示されたように、送信信号の波形によって定電流（ｓｔａｔｉｃ ｃｕｒｒｅｎｔ）が消耗される。即ち、信号が伝送される間に多くの電力が消費されるため、図２の並列整合構造は、受信信号の歪曲がないにもかかわらず、低電力チップ接続（ｌｏｗ−ｐｏｗｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）には不適合である。即ち、電力消費の側面を考慮しなければならない装置、例えば携帯用コンピューター、携帯用無電機、携帯用端末機、そして他の種類の物には歪曲だけではなく、電力消費も、考慮されなければならない重要な設計要素である。
【００１１】
図６を参照すると、前述された整合スキムのうち、一般に使用される並列整合の他の例による回路図が図示されている。図６に図示された並列整合によると、歪曲が激しく発生する領域、即ち、論理‘０’から論理‘１’に、又は論理‘１’から論理‘０’で変化する区間で、終端装置３４によってインピーダンス整合が行われ、論理‘１’又は論理‘０’で維持される区間で、終端装置３４は、オープン状態で維持される。このようなスキムは、この分野の通常的な知識を持っている者によく知られたように、動的終端（ｄｙｎａｍｉｃ ｔｅｒｍｉｎａｔｉｏｎ）ＤＴと称する。
【００１２】
再び、図６を参照すると、送信装置（又は、送信器）２４内に集積される駆動端には、１つの出力バッファ回路として１つのＣＭＯＳインバータ２６が使用され、受信装置（又は。受信器）２８内に集積される受信端には、１つの入力バッファ回路として１つのＣＭＯＳインバータ３０が使用される。送信器２４は、伝送ライン３２を通して受信器２８に連結される。そして受信器２８に近い伝送ライン３２の一端４０と並列に終端装置（ｔｅｒｍｉｎａｔｉｏｎ ｄｅｖｉｃｅ）３４が連結される。終端装置４０は、伝送ライン３２の一端４０と接地との間の直列に順次に連結される抵抗３６とキャパシタ３８で構成される。
【００１３】
図７から、伝送ライン３２の特性インピーダンスＺｏと終端装置３４内の抵抗値は、全部５０Ω（ｏｈｍ）で整合され、伝送ライン１８の遅延時間ｔｄは、１ｎＳ（ｎａｎｏ ｓｅｃｏｎｄ）としよう。このような条件の並列整合による受信信号の波形は、図７に図示されたように、歪曲されず送信信号と殆ど同一の波形で維持される。終端装置３４内のキャパシタ３８の容量は、大略（２５＊ｔｄ）／Ｚｏで与えられる。このとき、キャパシタ３８の容量は、５００ｐＦ（ｐｉｃｏ ｆａｒａｄ）で与えなければならないため、キャパシタ３８を受信器２８内に集積することは、難しい。それだけではなく、図６のような並列整合スキムによると、大きい容量のキャパシタを使用するため動的電流が、図８に図示されたように多く消費される問題がある。
【００１４】
前述された例の場合、信号伝送の間、多くの電力が消費されることが問題である。これを解決するための動的終端整合技術が“Ｌｏｗ−Ｐｏｗｅｒ ＣｈｉｐＩｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｂｙ Ｄｙｎａｍｉｃ Ｔｅｒｍｉｎａｔｉｏｎ”という題目に１９９５年９月ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．３０．ＮＯ．９に掲載された。
【００１５】
図９を参照すると、論文に掲載された動的終端ＤＴに関連された回路図が図示されている。図９の回路図に対する説明が論文に詳細に掲載されているため、それに対する説明は、ここで省略される。図９のようなＤＴスキムによると、図１０乃至図１２に図示されたように、前述された例の割りにある程度動的電流が消費されることを減らし、信号の歪曲が防止できるが、多くの量の動的電流が消費されることが分かる。
【００１６】
前述された並列整合方式によると、信号が伝送される間に、多くの量の動的電流が消費され、受信される信号にリンギングが発生することが問題点である。又、前述の方式の整合スキム１：１（ｐｏｉｎｔ ｔｏ ｐｏｉｎｔ）伝送に容易であるが、１：Ｎ（ｐｏｉｎｔ ｔｏ ｍｕｌｔｉｐｏｉｎｔ）（Ｎは２、又はそれより大きい定数）伝送には、各終端インピーダンスが違うため前述された整合方式が不適である。
【００１７】
【発明が解決しようとする課題】
従って、本発明の目的は、信号遷移時発生するオーバーシュート（ｏｖｅｒｓｈｏｏｔ）のためリンギングを減らすことができる伝送ライン終端回路を有する受信及び通信装置を提供することである。
【００１８】
本発明の他の目的は、データ伝送時消費される電力を減らすことができる伝送ライン終端回路を有する受信装置及び通信装置を含むシステムを提供することである。
【００１９】
本発明の他の目的は、向上された性能を有するシステムを提供することである。
本発明の他の目的は、１つの送信器に幾つかの受信器が接続される通信方式に適当な伝送ライン終端回路を提供することである。
【００２０】
【課題を解決するための手段】
上述のような目的を達成するための本発明の１特徴によると、１つの伝送ラインが連結される外部ピン（ｅｘｅｔｅｒｎａｌｐｉｎ）を通して信号を受けるための入力回路と、入力回路のリンギングを防止するための終端回路を含み、終端回路は、入力回路及び外部ピンの間に連結され、信号が第１状態にある区間の間に第１状態に対応する電圧レベルを第２状態に対応する電圧レベルに減少するための手段と、信号が第１状態にある区間の間に手段及び入力回路の間に第１接続点を充／放電し、信号が第２状態にある区間の間にオープン状態で維持される手段とを含む。
【００２１】
この望ましい態様において、第１状態は、信号がオーバーシュートされた状態を示す。
【００２２】
この望ましい態様において、第２状態に対応する電圧レベルに減少するための手段は、第１接続点に連結される第１インバータと、第１接続点に連結される第２インバータと、外部ピンと第１接続点の間に形成される電流通路と、第１インバータの出力によって制御されるゲートを有する第１ＰＭＯＳトランジスターと、外部ピンと第１接続点との間に形成される電流通路及び、第２インバータの出力によって制御されるゲートを有する第２ＮＭＯＳトランジスターとを含む。
【００２３】
この望ましい態様において、第１ＰＭＯＳトランジスターと第１接続点との間に連結される少なくとも１つの第２ＰＭＯＳトランジスターを付加的に含み、第２ＰＭＯＳトランジスターは、第１インバータの出力によって制御される。
【００２４】
この望ましい態様において、第１ＮＭＯＳトランジスターと第１接続点との間に連結される少なくとも１つの第２ＮＭＯＳトランジスターを付加的に含み、第２ＮＭＯＳトランジスターは、第２インバータの出力によって制御される。
【００２５】
この望ましい態様において、第１接続点を充／放電するための手段は、電源電圧と第１接続点とに連結される第１キャパシタと、接地電圧と第１接続点との間に連結される第２キャパシタとを含む。
【００２６】
この望ましい態様において、第１キャパシタは、ソース及びドレーンが電源電圧に共通に連結され、ゲートが第１接続点に連結されるＰＭＯＳトランジスターで構成され、第２キャパシタは、ソース及びドレーンが接地電圧に共通に連結され、ゲートが第１接続点に連結されるＮＭＯＳトランジスターで構成される。
【００２７】
この望ましい態様において、第１及び第２キャパシタは、各々０．２５ｐＦの容量を有する。
【００２８】
この望ましい態様において、電源電圧に近く第１キャパシタの電極と電源電圧との間に連結される第１抵抗と、接地電圧に近く第２キャパシタの電極と接地電圧との間に連結される第２抵抗を付加的に含む。
【００２９】
この望ましい態様において、第１及び第２抵抗は、各々１ＫΩの抵抗値を有する。
【００３０】
この望ましい態様において、電源電圧と第１接続点との間に連結され、第１抵抗と第１キャパシタとの間の第２接続点上の電位によってスイッチ−オン／オフされる第１スイッチと、第１接続点と接地電圧との間に連結され、第２抵抗と第２キャパシタとの間の第３接続点上の電位によってスイッチ−オン／オフされる第２スイッチとを付加的に含む。
【００３１】
この望ましい態様において、第１スイッチは、ＰＭＯＳトランジスターで構成され、第２スイッチは、ＮＭＯＳトランジスターで構成される。
【００３２】
この望ましい態様において、入力回路の両端に連結され、手段による信号遅延を復旧するための電圧加速回路を付加的に含む。
【００３３】
本発明の他の特徴によると、少なくとも１つの伝送ラインと、伝送ラインに信号を提供する送信器と、伝送ラインに並列に連結され、伝送ラインに提供される信号を各々受けるための複数の受信器と、伝送ラインと受信器との間に各々連結され、各々が信号が第１状態から第２状態に遷移するとき、又は第２状態から第１状態に遷移するとき、発生されるオーバーシュートに相応する電圧レベルを減衰して信号のリンギングを防止するための終端回路とを含む。
【００３４】
この望ましい態様において、終端回路各々は、対応する受信器内に集積される。
【００３５】
この望ましい態様において、終端回路各々は、伝送ラインと対応する受信器との間に連結され、信号がオーバーシュートされる状態を示す第１状態にある区間の間に、第１状態の信号に対応するレベルを第２状態の信号に対応するレベルに減らすための手段と、信号が第１状態にある区間の間に手段及び受信器の間の第１接続点を充／放電し、信号が第２状態にある区間の間、オープン状態で維持される手段で構成される。
【００３６】
この望ましい態様において、第２状態の信号に対応するレベルに減らすための手段は、第１接続点に連結される第１インバータと、第１接続点に連結される第２インバータと、伝送ラインと第１接続点との間に形成される電流通路と、第１インバータの出力によって制御されるゲートを有する第１ＰＭＯＳトランジスターと、伝送ラインと第１接続点との間に形成される電流通路と、第２インバータの出力によって制御されるゲートを有する第２ＮＭＯＳトランジスターとを含む。
【００３７】
この望ましい態様において、第１接続点を充／放電するための手段は、電源電圧と第１接続点との間に連結される第１キャパシタと、接地電圧と第１接続点との間に連結される第２キャパシタとを含む。
【００３８】
この望ましい態様において、電源電圧に近く第１キャパシタの電極と電源電圧との間に連結される第１抵抗と、接地電圧に近く第２キャパシタの電極と接地電圧との間に連結される第２抵抗を付加的に含む。
【００３９】
この望ましい態様において、電源電圧と第１接続点との間に連結され、第１抵抗と第１キャパシタとの間の第２接続点上の電位によってスイッチ−オン／オフされる第１スイッチと、第１接続点と接地電圧との間に連結され、第２抵抗と第２キャパシタとの間の第３接続点上の電位によってスイッチ−オン／オフされる第２スイッチを付加的に含む。
【００４０】
本発明の他の特徴によると、伝送ラインに連結される少なくとも１つの外部ピン、伝送ラインに出力データ信号を提供するための出力回路及び伝送ラインから入力データ信号を受けるための入力回路を有する通信装置と、外部ピンと入力回路との間に連結され、入力データ信号が第１状態から第２状態に遷移するとき、又は第２状態から第１状態に遷移するとき、発生されるオーバーシュートに相応する電圧レベルを減衰して入力データ信号のリンイングを防止するための終端回路とを含む。
【００４１】
この望ましい態様において、終端回路は、外部ピンと入力回路との間に連結され、入力データ信号がオーバーシュットされる状態を示す第１状態にある区間の間に第１状態の入力データ信号に対応するレベルを第２状態のデータ信号に対応するレベルに減らすための手段と、入力データ信号が第１状態にある区間の間に、入力回路の入力端を充／放電し、入力データ信号が第２状態にある区間の間にオープン状態で維持される手段で構成される。
【００４２】
このような装置によって、信号伝送時、オーバーシュートが発生される区間の間に信号のオーバーシュートが減衰され、その外の区間の間には減衰動作が行われない。
【００４３】
【発明の実施の形態】
本発明の新たな受信装置１００は、図１３及び図１４を参照すると、伝送ライン終端回路１１０を含み、伝送ライン終端回路１１０は、受信装置１００に連結された外部ピン１２０を通して伝送ライン１１８に連結される。伝送ライン終端回路１１０は、伝送ライン１１８上の入力信号が論理低レベル（ｌｏｇｉｃ ｌｏｗ ｌｅｖｅｌ）を示す第１状態から論理高レベル（ｌｏｇｉｃ ｈｉｇｈ ｌｅｖｅｌ）を示す第２状態に遷移するとき、又は第２状態から第１状態に遷移するとき、発生するオーバーシュートに相応する電圧レベルを第１、又は第２状態に対応する電圧レベルに減衰させる。伝送ライン終端回路１１０は、入力信号がオーバーシュートされた状態にある区間の間に、オーバーシュートされた信号のレベルを第１、又は第２状態の信号に対応する電圧レベルに減少させるため減衰器（ａｔｔｅｎｕａｔｏｒ）１１２及び、入力信号がオーバーシュートされる状態にある区間の間に減衰器１１２の出力端を充／放電するための充／放電回路（ｃｈａｒｇｉｎｇ／ｄｉｓｃｈａｒｇｉｎｇ ｃｉｒｃｕｉｔ）１１４で構成される。ここで、素子１１４は、入力信号が安定した状態にある区間の間にオープン状態で維持される。
【００４４】
一般に使用される終端回路の場合、信号遷移時発生するオーバーシュートを減らすため、伝送ラインの一端は、伝送ラインの特性インピーダンスと同一の抵抗値に調整される。インピーダンス整合スキム（ｉｍｐｅｄａｎｃｅ ｍａｔｃｈｉｎｇ ｓｃｈｅｍｅ）を使用する受信装置（又は、通信装置）によると、入力信号のオーバーシュートレベルは低くくなる反面、終端回路によって相当量の動的電流が消費される。
【００４５】
伝送ラインの遅延時間の割に信号の遷移時間（即ち、上昇時間及び下降時間）が速いシステムにおいて、信号伝送時発生されるオーバーシュートのためのリンギングを減らすため、本発明による伝送ライン終端回路１１０は、インピーダンス整合スキムの代わりにオーバーシュート減衰スキムを使用する。
【００４６】
オーバーシュート減衰スキムによると、オーバーシュートが発生する区間で、伝送ライン終端回路１１０は、減衰動作を行ってオーバーシュートを防止し、オーバーシュートが減衰された後、入力信号が安定する区間には、伝送ライン終端回路１１０は、オープン回路として動作する。その結果として信号が遷移される間に、入力信号が遷移する瞬間に発生するオーバーシュートが防止できる。そして、伝送ライン終端回路１１０が入力信号安定区間（ｉｎｐｕｔ ｓｉｇｎａｌｓｅｔｔｌｉｎｇ ｐｅｒｉｏｄ）でオープン回路として動作するため、安定区間の間には、動的電流を減少させることができる。そのため、本発明による新たな伝送ライン終端回路１１０が具現された受信装置１００を含むシステムの性能が向上し、電力消費も減少するため低電力システムの具現が容易である。
【００４７】
本発明の受信装置によると、信号伝送区間は、減衰区間とオープン区間で区分される。図１３は、減衰区間で動作する受信装置１００の伝送ライン手段回路１１０の等価回路を示す。図１４は、オープン区間で動作する受信装置１００の伝送ライン終端回路１１０の等価回路を示す回路図である。
【００４８】
図１３及び図１４を参照すると、システム１０００は、受信装置１００及び送信装置２００を含む。受信装置１００は、外部ピン１２０を有し、便宜上、１つの外部ピンだけを図示したが、受信装置１００には、複数の外部ピンがさらに多く提供されることは、この分野の通常的な知識を持っている者に自明である。受信装置１００は、伝送ライン１１８を通して送信装置２００の外部ピン１２２に連結される。
【００４９】
受信装置１００は、入力バッファ回路として機能するインバータ１１６と、インバータ１１６と外部ピン１２０との間に連結される伝送ライン終端回路１１０を含む。伝送ライン終端回路１１０は、外部ピン１２０とインバータ１１６との間に連結された減衰器１１２と、減衰器１１２と並列連結された充／放電回路１１４で構成される。便宜上、一端の伝送ライン終端回路１１０だけが図示されたが、アプリケーションによってそれの数を調整することができることは、この分野の通常的な知識を持っている者に自明である。
【００５０】
減衰器１１２は、伝送ライン１１８に連結される外部ピン１２０を通して印加される入力信号が論理低レベルから論理高レベルに、又は論理高レベルから論理低レベルに遷移されるとき、発生するオーバーシュートに相応する電圧レベルを論理低／高レベルに低める。そして充／放電回路１１４は、減衰区間の間、即ち入力信号が遷移する間、入力信号のレベルによって減衰器１１２の出力端を充電／放電し（短絡回路（ｓｈｏｒｔ ｃｉｒｃｕｉｔ）として動作し）、オープン区間、即ち信号が安定する区間の間に、オープン回路として動作する。前述の動作が以下具体的に説明される。
【００５１】
再び図１３を参照すると、送信装置２００の出力バッファ回路１２４によって、伝送ライン１１８が論理低レベルから論理高レベルに駆動されるとき、即ち、出力バッファ回路１２４の入力Ａが論理高レベルから論理低レベルに遷移されるとき、伝送ライン１１８上で、論理高レベルの割に大きいオーバーシュートが発生すると仮定してみよう。このとき、減衰器１１２によってオーバーシュートに相応する電圧レベルが減衰されると共に充／放電回路１１４によって減衰器１１２の出力端が電源電圧と接地電圧に瞬間的に連結されて減衰されたレベルの電流が放電される。その結果、入力信号のオーバーシュートが減衰される。
【００５２】
反対に、送信装置２００の出力バッファ回路１２４によって伝送ライン１１８が論理高レベルから論理低レベルに駆動されるとき、即ち出力バッファ回路１２４の入力Ａが論理低レベルから論理高レベルに遷移されるとき、伝送ライン１１８上に論理低レベルの割に相対的に大きいオーバーシュートが発生すると仮定してみよう。このとき、減衰器１１２によってオーバーシュートに相応する電圧レベルが減衰されると共に充／放電回路１１４によって減衰器１１２の出力端が電源電圧と接地電圧に連結されて減衰されたレベルの電流が充電される。その結果、入力信号のオーバーシュートが減衰される。
【００５３】
再び、図１４を参照すると、入力信号が遷移するとき発生するオーバーシュートが、前述のように減衰された後、即ち入力信号が安定されたレベル（例えば、論理低レベル、又は論理高レベル）に定着された後、充／放電回路１１４は、オープン回路として動作して正常的な電圧レベルの入力信号が入力バッファ回路１１６を通して受信装置１００内に印加される。
【００５４】
（第１実施形態）
図１５は、本発明の望ましい第１実施形態による伝送ライン終端回路１１０を示す回路図である。
【００５５】
図１５を参照すると、伝送ライン終端回路１１０の減衰器１１２は、２つのインバータＩＶ１及びＩＶ２、複数のＰＭＯＳトランジスターＭＰ１、ＭＰ２、…ＭＰ３、そして複数のＮＭＯＳトランジスターＭＮ１、ＭＮ２、…ＭＮ３で構成される。インバータＩＶ１及びＩＶ２は、入力バッファ回路１１６の入力端１２６に各々連結される。トランジスターＭＰ１、ＭＰ２、…ＭＰ３の電流通路は、外部ピン１２０と入力端１２６との間に直列に順次に形成され、それのゲートは、インバーターＩＶ１で共通に制御される。トランジスターＭＮ１、ＭＮ２、…ＭＮ３の電流通路は、外部ピン１２０と入力端１２６との間に直列に順次に形成され、それらのゲートは、インバーターＩＶ２で共通に制御される。終端回路１１０の充／放電回路１１４は、１つのＰＭＯＳキャパシタＭＰ４と１つのＮＭＯＳキャパシタＭＮ４で構成される。ＰＭＯＳトランジスターＭＰ４のゲートは、入力バッファ回路１１６の入力端１２６に連結され、それのソース及びドレーンは、電源電圧に連結される。ＮＭＯＳトランジスターＭＮ４のゲートは、入力バッファ回路１１６の入力端１２６に連結され、それのソース及びドレーンは、接地される。ここで、ＰＭＯＳトランジスターＭＰ１、ＭＰ２、…、ＭＰ３の大きさは、１２５／１（Ｗ／Ｌ）であり、ＮＭＯＳトランジスターＭＮ１、ＭＮ２、…ＭＮ３の大きさは、５０／１（Ｗ／Ｌ）である。図１５から、図示の便宜上、一端の伝送ライン終端回路１１０だけが図示されたが、必要によって回路１１０の端数が調整されることができることは、この分野の通常的な知識を持っている者には自明である。
【００５６】
第１実施形態による伝送ライン終端回路に対する動作が、以下説明される。
【００５７】
受信装置１００に提供される入力バッファ回路１１６の入力端１２６が論理低レベルと仮定してみよう。このとき、入力端１２６に連結されたインバータＩＶ１によってＰＭＯＳトランジスターＭＰ１、ＭＰ２、…、ＭＰ３は、ターン−オフされ、それに連結されたインバータＩＶ２によってＮＭＯＳトランジスターＭＮ１、ＭＮ２、…、ＭＮ３は、ターン−オンされる。この状態で、受信器２００から伝送ライン１１８を通して論理低レベルから論理高レベルに遷移する信号が受信器１００の外部ピン１２０に印加されると、充／放電回路１１４のＭＯＳキャパシタＭＰ４及びＭＮ４は、瞬間的に短絡回路として機能する。そのため、信号が論理低レベルから論理高レベルに遷移する間、発生されるオーバーシュートは、減衰器１１２によって減衰された後、減衰されたレベルに相応する量の電流が充／放電回路１１４、即ち、短絡回路を通して電源電圧と接地電圧に放電される。
【００５８】
これと反対に、送信器２００から伝送ライン１１８を通して論理高レベルから論理低レベルに遷移する信号が受信器１００の外部ピン１２０に印加されると、充／放電回路１１４のＭＯＳキャパシタＭＰ４及びＭＮ４は、瞬間的に短絡回路として機能する。そのため、信号が論理高レベルから論理低レベルに遷移する間、発生するオーバーシュートは、減衰器１１２によって減衰された後、減衰されたレベルに相応する量の電流が充／放電回路１１４、即ち、短絡回路を通して電源電圧と接地電圧に充電される。
【００５９】
その後、信号が安定したレベルに定着されると、充／放電１１４は、オープン回路として機能するため、それ以上の動的電流は、充／放電回路１１４によって消費されない。結果的に信号が伝送される間に終端回路によって消費される動的電流が減少される。
【００６０】
本発明の望ましい実施形態によって、充／放電回路１１４のＰＭＯＳ及びＮＭＯＳキャパシタの大きさは、１２／１２（Ｗ／Ｌ）であり、送信器２００に提供される出力バッファ回路１２４の電源電圧は、２Ｖである。このような条件下で、送信器２００の出力バッファ１２４に印加される信号Ａが論理低レベルから論理高レベルに遷移されるとき、発生されるオーバーシュートは、図１６に図示されたように減衰される。送信器２００から提供される信号が遷移される間、伝送ライン終端回路１１０で消費される動的電流ｉａは、図１８に図示されたように、減衰区間の間だけ瞬間的に消費され、減衰区間以外の区間の間には全然流れない。その理由は、充／放電回路１１４が減衰区間の間に短絡回路として、そして以外の区間の間にオープン回路として動作するためである。結局、信号が伝送される間に、動的電流の消費を減少させることができる。
【００６１】
（第２実施形態）
図１９は、本発明の望ましい第２実施形態による伝送ライン終端回路１１０を示す回路図である。図１９から、図１５の構成要素と同一の構成要素は、同一の参照番号で表記される。第２実施形態による伝送ライン終端回路１１０は、第１実施形態のそれらのうち、充／放電回路１１４の構成要素だけが違う。
【００６２】
再び、図１９を参照すると、第２実施形態による充／放電回路１１４は、２つのキャパシタＣ１及びＣ２と、２つの抵抗Ｒ１及びＲ２で構成される。抵抗Ｒ１及びキャパシタＣ１は、電源電圧と入力バッファ回路１１６の入力端１２６との間に直列に連結される。キャパシタＣ２及び抵抗Ｒ２は、入力バッファ回路１１６の入力端１２６と接地との間に直列に連結される。ここで、抵抗Ｒ１及びＲ２の抵抗値は、１ＫΩであり、キャパシタＣ１及びＣ２の用量は、０．２５ｐＦである。
【００６３】
本発明による充／放電回路１１４も第１実施形態で説明したように同一の機能を行う。即ち充／放電回路１１４は、減衰区間の間に短絡回路として、そしてその以外の区間の間に動作するため、オーバーシュートが減衰され、動的電流も減少される。説明の重複を避けるため、本発明の第２実施形態による伝送ライン終端回路１１０の動作は、省略される。
【００６４】
（第３実施形態）
図２０は、本発明の望ましい第３実施形態による伝送ライン終端回路１１０を示す回路図である。図２０から、図１５の構成要素と同一の構成要素は、同一の参照番号で表記される。第３実施形態による伝送ライン終端回路１１０は、第１実施形態の構成のうち、充／放電回路１１４の構成要素だけが違う。
【００６５】
再び、図２０を参照すると、本発明の第３実施形態による充／放電回路１１４は、２つのキャパシタＣ１及びＣ２、２つの抵抗Ｒ１及びＲ２、ＰＭＯＳトランジスターＭＰ７、そしてＮＭＯＳトランジスターＭＮ７で構成される。抵抗Ｒ３及びキャパシタＣ３は、電源電圧と入力バッファ回路１１４の入力端１２６との間に直列に順次に連結され、キャパシタＣ４及び抵抗Ｒ４は、入力端１２６と接地との間に直列に順次に連結される。ＰＭＯＳトランジスターＭＰ７の電流通路は、電源電圧と入力端１２６との間に形成され、それのゲートは、抵抗Ｒ３及びキャパシタＣ３の間の接続点１２８上の電位に制御される。ＮＭＯＳトランジスターＭＮ７の電流通路は、入力端１２６と接地との間に形成され、それのゲートは、キャパシタＣ４及び抵抗Ｒ４との間の接続点１３０上の電位に制御される。
【００６６】
本発明による充／放電回路１１４も第１実施形態で説明したように同一の機能を行う。即ち充／放電回路１１４は、減衰区間の間に短絡回路として、そしてその以外の区間の間にオープン回路として動作するため、オーバーシュートが減衰され、動的電流も減少する。説明の重複を避けるため、本発明の第３実施形態による伝送ライン終端回路１１０の動作は、省略される。
【００６７】
（第４実施形態）
図２１は、本発明の望ましい第４実施形態によるシステム構成を示すブロック図である。
【００６８】
図２１を参照すると、多点間（ｐｏｉｎｔ ｔｏ ｍｕｌｔｉｐｏｉｎｔ）伝送方式によるシステムは、１つの送信器３００及び複数の受信器４００で構成される。送信器３００は、それに提供され、少なくとも１つの外部ピン３０４を通して伝送ライン３１０に連結される少なくとも１つの出力バッファ回路３０２を有する。受信器４００は、伝送ライン３１０に各々並列に連結される。受信器４００、各々には伝送ライン３１０に連結される少なくとも１つの外部ピン４０２と外部ピン４０２に各々対応する１つの入力バッファ回路４０４が提供される。そして伝送ライン３１０を通して送信器３００から提供される信号が遷移するとき発生されるオーバーシュートのためリンギングを減らすため受信器４００、各々外部ピン４０２と対応する入力バッファ回路４０４との間には伝送ライン終端回路４０６が提供される。伝送ライン終端回路４０６は、前述の第１乃至第３実施形態による回路構成のうち、１つで具現されることができ、それの機能も同一である。
【００６９】
各受信器４００に提供される伝送ライン終端回路４０６は、インピーダンス整合スキムを使用しないて、本発明によるオーバーシュート減衰スキムを適用するため、１つの送信器３００で１つの伝送ライン３１０を通して複数の受信器４００にデータを伝送することに適している。即ち、インピーダンス整合スキムを使用して多点間伝送システムを具現する場合、各受信器で見られる伝送ラインのインピーダンスが相異なるため具現することは容易ではない。反面、本発明によるオーバーシュート減衰スキムを使用して多点間伝送システム（ｍｕｌｔｉｐｏｉｎｔ ｔｒａｎｓｍｉｓｓｉｏｎ ｓｙｓｔｅｍ）を具現する場合、整合スキムの代わりに減衰スキムを使用するため、本発明による伝送ライン終端回路は、多点間伝送システムを具現することが容易である。その理由は、信号のオーバーシュートが減衰されるためである。
【００７０】
（第５実施形態）
前述の第１乃至第４実施形態で、受信器は、１方向伝送ライン（又はバス）を通して送信器から信号が伝送されることが例として説明された。しかし、本発明によるオーバーシュット減衰スキムは、１方向伝送ライン（又はバス）に制限されなく、両方向伝送ライン（又はバス）にも適用されることは、この分野の通常的な知識を持っている者に自明である。図１４には、両方向伝送方式によるシステム構成を示すブロック図が図示されている。
【００７１】
図２２を参照すると、システムは、２つのデバイス５００及び６００（デバイスが互いに通信するため、以後通信装置と称する）を含む。一般に、デバイス５００及び６００は、各々集積回路である。例えば、デバイス５００及び６００のうち、ある１つは、ＳＲＡＭ、ＤＲＡＭ、ＥＥＰＲＯＭ、ＥＰＲＯＭ、フラッシュ装置、他の種類のメモリ装置、インターフェース装置（ｉｎｔｅｒｆａｃｅ ｄｅｖｉｃｅ）、ある周辺装置（ａｎｙ ｐｅｒｉｐｈｅｒａｌ ｄｅｖｉｃｅ）、ＤＭＡ装置、通信装置、タイマ、アナログ回路、マイクロプロセッサ、パイプライン実行装置（ａ ｐｉｐｅｌｉｎｅｄ ｅｘｅｃｕｔｉｏｎ ｄｅｖｉｃｅ）、ＡＳＩＣ（ａｎ ａｐｐｌｉｃａｔｉｏｎ ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）、プログラム可能なロジックアレーＰＬＡ、ＤＳＰ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、コンピューター、ＣＰＵ、集積回路、そして／又は他の種類のものである。
【００７２】
再び図２２を参照すると、各デバイスに提供される伝送ライン終端回路５０２及び６０２も前述の第１乃至第４実施形態のうち、１つと同一の構成を有し、同一の機能を行うため、ここでそれに対する説明は省略される。第１乃至第４実施形態による伝送ライン終端回路によって、伝送信号の遅延が発生される場合、図２３に図示されたように、入力バッファ回路と並列に、この分野によく知られた電圧加速回路７００を付加することによって信号遅延が防止されることができる。そして、図２４及び図２５に、各々図示された詳細回路は、図２３の電圧加速回路７００として、この分野の通常的な知識を持っている者によく知られている。
【００７３】
【発明の効果】
信号伝送時、発生されるオーバーシュートのためのリンギングを減らすため使用される伝送ライン終端回路をインピーダンス整合スキムの代わりにオーバーシュート減衰スキムを適用することによって、次のような効果を得ることができる。第１、信号遷移時、発生するオーバーシュートのためのリンギングを減らすことができる。第２、データ伝送時、消費される電力を減らすことができる。第３、１つの送信器に幾つの受信器が接続される通信方式を容易に具現することができる。結果的に通信装置を備えるシステムの性能が向上する。
【図面の簡単な説明】
【図１】 信号伝送時に発生するリンギングを示す図面である。
【図２】 一般に使用される並列整合の１例による回路図である。
【図３】 図２の受信器の入力信号の波形を示す図面である。
【図４】 図２の送信器の出力バッファ回路で消費される電流の波形を示す図面である。
【図５】 図２の伝送ライン終端回路で消費される動的電流の波形を示す図面である。
【図６】 一般に使用される並列整合の他の例による回路図である。
【図７】 図６の受信器の入力信号の波形を示す図面である。
【図８】 図６の伝送ライン終端回路で消費される動的電流の波形を示す図面である。
【図９】 一般に使用される並列整合の他の例による回路図である。
【図１０】 図９の受信器の入力信号の波形を示す図面である。
【図１１】 図９の送信器で消費される電流の波形を示す図面である。
【図１２】 図９の伝送ライン終端回路で消費される動的電流の波形を示す図面である。
【図１３】 減衰区間の間に動作する本発明による受信装置の伝送ライン終端回路の等価回路図である。
【図１４】 オープン区間で動作する本発明による受信装置の伝送ライン終端回路の等価回路図である。
【図１５】 本発明の望ましい第１実施形態による伝送ライン終端回路を示す回路図である。
【図１６】 図１５の受信器の入力信号の波形を示す図面である。
【図１７】 図１５の送信器で消費される電流の波形を示す図面である。
【図１８】 図１５の伝送ライン終端回路で消費される動的電流の波形を示す図面である。
【図１９】 本発明の望ましい第２実施形態による伝送ライン終端回路を示す回路図である。
【図２０】 本発明の望ましい第３実施形態による伝送ライン終端回路を示す回路図である。
【図２１】 本発明の望ましい第４実施形態による伝送ライン終端回路を示す回路図である。
【図２２】 本発明による伝送ライン終端回路が具現された通信装置を有するシステム構成を示すブロック図である。
【図２３】 本発明による伝送ライン終端回路による信号遅延を防止するための電圧加速回路が具現されたシステム構成を示すブロック図である。
【図２４】 図２３の電圧加速回路の詳細回路を示す回路図である。
【図２５】 図２３の電圧加速回路の詳細回路を示す回路図である。
【符号の説明】
１００、４００：受信装置
１１０、４０６：伝送ライン回路
１１２：減衰器
１１４：充／放電回路
１１６：入力バッファ回路
１１８：伝送ライン
１２０、１２２：外部ピン
１２４：出力バッファ回路
２００、３００：送信装置
５００、６００：通信装置
７００：電圧加速回路
１０００：システム

Claims (16)

1. １つの伝送ラインが連結される外部ピンを通して信号を受けるための入力回路と、
   前記入力回路のリンギングを防止するための終端回路を含み、
   前記終端回路は、
   前記入力回路及び前記外部ピンの間に連結され、前記信号が第１状態にある区間の間に前記第１状態に対応する電圧レベルを第２状態に対応する電圧レベルに減らすための手段と、
   前記信号が前記第１状態にある区間の間に前記手段及び前記入力回路の間に第１接続点を充／放電し、前記信号が前記第２状態にある区間の間にオープン状態で維持される手段とを含み、
   前記第２状態に対応する電圧レベルに減らすための前記手段は、
   前記第１接続点に連結される第１インバータと、
   前記第１接続点に連結される第２インバータと、
   前記外部ピンと前記第１接続点との間に形成される電流通路と、
   前記第１インバータの出力によって制御されるゲートを有する第１ＰＭＯＳトランジスターと、
   前記外部ピンと前記第１接続点との間に形成される電流通路と、
   前記第２インバータの出力によって制御されるゲートを有する第２ＮＭＯＳトランジスターとを含むことを特徴とする受信装置。
2. 前記第１状態は、前記信号がオーバーシュートされた状態を示すことを特徴とする請求項１に記載の受信装置。
3. 前記第１ＰＭＯＳトランジスターと前記第１接続点との間に連結される少なくとも１つの第２ＰＭＯＳトランジスターを付加的に含み、前記第２ＰＭＯＳトランジスターは、前記第１インバータの出力によって制御されることを特徴とする請求項１に記載の受信装置。
4. 前記第１ＮＭＯＳトランジスターと前記第１接続点との間に連結される少なくとも１つの第２ＮＭＯＳトランジスターを付加的に含み、前記第２ＮＭＯＳトランジスターは、前記第２インバータの出力によって制御されることを特徴とする請求項１に記載の受信装置。
5. １つの伝送ラインが連結される外部ピンを通して信号を受けるための入力回路と、
   前記入力回路のリンギングを防止するための終端回路を含み、
   前記終端回路は、
   前記入力回路及び前記外部ピンの間に連結され、前記信号が第１状態にある区間の間に前記第１状態に対応する電圧レベルを第２状態に対応する電圧レベルに減らすための手段と、
   前記信号が前記第１状態にある区間の間に前記手段及び前記入力回路の間に第１接続点を充／放電し、前記信号が前記第２状態にある区間の間にオープン状態で維持される手段とを含み、
   前記第１接続点を充／放電するための手段は、
   電源電圧と前記第１接続点との間に連結される第１キャパシタと、
   接地電圧と前記第１接続点との間に連結される第２キャパシタとを含むことを特徴とする受信装置。
6. 前記第１キャパシタは、ソース及びドレーンが前記電源電圧に共通に連結され、ゲートが前記第１接続点に連結されるＰＭＯＳトランジスターで構成され、前記第２キャパシタは、ソース及びドレーンが前記接地電圧に共通に連結され、ゲートが前記第１接続点に連結されるＮＭＯＳトランジスターで構成されることを特徴とする請求項５に記載の受信装置。
7. 前記第１及び第２キャパシタは、各々０．２５ｐＦの容量を有することを特徴とする請求項５に記載の受信装置。
8. 前記電源電圧に近く前記第１キャパシタの電極と前記電源電圧との間に連結される第１抵抗と、前記接地電圧に近く前記第２キャパシタの電極と前記接地電圧との間に連結される第２抵抗とを付加的に含むことを特徴とする請求項５に記載の受信装置。
9. 前記第１及び第２抵抗は、各々１ＫΩの抵抗値を有することを特徴とする請求項８に記載の受信装置。
10. 前記電源電圧と前記第１接続点との間に連結され、前記第１抵抗と前記第１キャパシタとの間の第２接続点上の電位によってスイッチ−オン／オフされる第１スイッチと、前記第１接続点と前記接地電圧との間に連結され、前記第２抵抗と前記第２キャパシタとの間の第３接続点上の電位によってスイッチ−オン／オフされる第２スイッチとを付加的に含むことを特徴とする請求項８に記載の受信装置。
11. 前記第１スイッチは、ＰＭＯＳトランジスターで構成され、前記第２スイッチは、ＮＭＯＳトランジスターで構成されることを特徴とする請求項１０に記載の受信装置。
12. １つの伝送ラインが連結される外部ピンを通して信号を受けるための入力回路と、
    前記入力回路のリンギングを防止するための終端回路を含み、
    前記終端回路は、
    前記入力回路及び前記外部ピンの間に連結され、前記信号が第１状態にある区間の間に前記第１状態に対応する電圧レベルを第２状態に対応する電圧レベルに減らすための手段と、
    前記信号が前記第１状態にある区間の間に前記手段及び前記入力回路の間に第１接続点を充／放電し、前記信号が前記第２状態にある区間の間にオープン状態で維持される手段とを含み、
    前記入力回路の両端に連結され、前記手段による信号遅延を復旧するための電圧加速回路を付加的に含むことを特徴とする請求項１に記載の受信装置。
13. 少なくとも１つの伝送ラインと、
    前記伝送ラインに信号を提供する送信器と、
    前記伝送ラインに並列に連結され、前記伝送ラインに提供される前記信号を各々受けるための複数の受信器と、
    前記伝送ラインと前記受信器との間に各々連結され、各々が前記信号が第１状態から第２状態に遷移するとき、又は第２状態から第１状態に遷移するとき、発生するオーバーシュートに相応する電圧レベルを減衰して前記信号のリンギングを防止するための終端回路とを含み、
    前記終端回路各々は、
    前記伝送ラインと対応する受信器との間に連結され、前記信号がオーバーシュートされる状態を示す第１状態にある区間の間に、前記第１状態の前記信号に対応するレベルを第２状態の前記信号に対応するレベルに減らすための手段と、
    前記信号が前記第１状態にある区間の間に、前記手段及び前記受信器との間の第１接続点を充／放電し、前記信号が前記第２状態にある区間の間、オープン状態で維持される手段とを含み、
    前記第２状態の信号に対応するレベルに減らすための前記手段は、
    前記第１接続点に連結される第１インバータと、前記第１接続点に連結される第２インバータと、前記伝送ラインと前記第１接続点との間に形成される電流通路と、前記第１インバータの出力によって制御されるゲートを有する第１ＰＭＯＳトランジスターと、前記伝送ラインと前記第１接続点との間に形成される電流通路と、前記第２インバータの出力によって制御されるゲートを有する第２ＮＭＯＳトランジスターとを含むことを特徴とする通信システム。
14. 少なくとも１つの伝送ラインと、
    前記伝送ラインに信号を提供する送信器と、
    前記伝送ラインに並列に連結され、前記伝送ラインに提供される前記信号を各々受けるための複数の受信器と、
    前記伝送ラインと前記受信器との間に各々連結され、各々が前記信号が第１状態から第２状態に遷移するとき、又は第２状態から第１状態に遷移するとき、発生するオーバーシュートに相応する電圧レベルを減衰して前記信号のリンギングを防止するための終端回路とを含み、
    前記終端回路各々は、
    前記伝送ラインと対応する受信器との間に連結され、前記信号がオーバーシュートされる状態を示す第１状態にある区間の間に、前記第１状態の前記信号に対応するレベルを第２状態の前記信号に対応するレベルに減らすための手段と、
    前記信号が前記第１状態にある区間の間に、前記手段及び前記受信器との間の第１接続点を充／放電し、前記信号が前記第２状態にある区間の間、オープン状態で維持される手段とを含み、
    前記第１接続点を充／放電するための手段は、
    電源電圧と前記第１接続点との間に連結される第１キャパシタと、
    接地電圧と前記第１接続点との間に連結される第２キャパシタとを含むことを特徴とする請求項１３に記載の通信システム。
15. 前記電源電圧に近く前記第１キャパシタの電極と前記電源電圧との間に連結される第１抵抗と、前記接地電圧に近く前記第２キャパシタの電極と前記接地電圧との間に連結される第２抵抗を付加的に含むことを特徴とする請求項１４に記載の通信システム。
16. 前記電源電圧と前記第１接続点との間に連結され、前記第１抵抗と前記第１キャパシタとの間の第２接続点上の電位によってスイッチ−オン／オフされる第１スイッチと、前記第１接続点と前記接地電圧との間に連結され、前記第２抵抗と前記第２キャパシタとの間の第３接続点上の電位によってスイッチ−オン／オフされる第２スイッチを付加的に含むことを特徴とする請求項１４に記載の通信システム。

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