KR19990080830A

KR19990080830A - 수신 장치 및 통신 장치의 전송 라인 종단 회로

Info

Publication number: KR19990080830A
Application number: KR1019980014363A
Authority: KR
Inventors: 고범규
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-04-22
Filing date: 1998-04-22
Publication date: 1999-11-15
Also published as: JP2000059444A; JP3821982B2; US6218854B1; KR100266902B1

Abstract

여기에 게재되는 수신 장치는 하나의 전송 라인이 연결되는 외부 핀을 통해서 신호를 받아들이기 위한 입력 회로와; 상기 입력 회로의 링잉을 방지하기 위한 종단 회로를 포함한다. 상기 종단 회로는 상기 입력 회로 및 상기 외부 핀 사이에 연결되며, 상기 신호가 제 1 상태에 있는 구간 동안에 상기 제 1 상태에 대응하는 전압 레벨을 제 2 상태에 대응하는 전압 레벨로 줄이기 위한 감쇄 회로 및; 상기 신호가 상기 제 1 상태에 있는 구간 동안에 상기 감쇄 회로 및 상기 입력 회로 사이의 제 1 접속점을 충/방전하되, 상기 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 회로로 구성된다.

Description

수신 장치 및 통신 장치의 전송 라인 종단 회로(TRANSMISSION LINE TERMINATION CIRCUIT OF RECEIPT AND COMMUNICATION DEVICES)

본 발명은 전송 라인 (또는, 버스)을 이용하여 통신 또는 수신하는 장치에 관한 것으로서, 구체적으로는 신호 전송시 생기는 링잉 (ringing) 및 다이나믹 전류 (dynamic current)를 줄일 수 있는 전송 라인 종단 회로 (transmission line termination circuit)에 관한 것이다.

고속으로 동작하는 장치들, 높은 클럭 주파수들에 동작하는 장치들, 그리고/또는 매우 긴 전송 라인을 필요로 하는 장치들이 잘 알려진 그리고 언더슈트 신호 반사 또는 전송 라인 효과 문제 (transmission line effect problem)가 있음은 이 분야에 잘 알려져 있다. 만약 0V의 신호가 길이가 긴 또는 빠른 에지 율(edge rate)로 동작하는 도전체 또는 버스 상에서 변화되면, 예를 들면, 5V의 신호로 변화되면, 만약 상기 버스 또는 도전 라인이 임피던스 (impedance)을 통해서 적절하게 정합되지 않았다면, 도전선 또는 버스는 버스의 일끝 또는 양끝들로부터 생기는 하나 또는 그보다 많은 반사들 (reflections)로 인해서 0V 값에서 5V 값으로 정착하기 위해서 시간이 소요될 것이다.

반도체 소자의 제조 기술이 점차적으로 향상됨에 따라 그것의 속도 역시 그것에 비례적으로 빨라지고 있다. 반도체 제조 기술들에 관련된 상승 시간 (rising time or leading time) 및 하강 시간 (falling time or trailing time)을 비교하면 표 1과 같다.

[표 1]

제조 기술	상승 시간(on-chip)	상승 시간(chip to chip)
CMOS	0.5-2 micro second	2-4 micro second
Bipolar	50-200 picosecond	200-400 picosecond
GaAs	20-100 picosecond	100-250 picosecond

표 1에서 알 수 있듯이, 상승 및 하강 시간이 나노 초 이하 (sub-nano second)로 짧아진다. 만약 상승 시간 (rising time; tr)과 하강 시간 (falling time; tf)이 전송로 (a transmission line)에 의한 지연 시간 (delay time; td)의 2.5배보다 짧아지면, 수신기에 수신되는 신호는 심하게 왜곡된다. 그 이유를 개략적으로 설명하면 다음과 같다. 수신기의 입력 임피던스와 전송로의 특성 임피던스가 정합되지 않은 경우, 수신기에 전송된 신호가 상기 전송로를 통해서 송신기로 반사된다. (2.5*td) > tr 또는 (2.5*td) > tf 일 때, 송신기로부터 전송되는 신호는 이미 요구되는 레벨, 예컨대, 0V 또는 Vcc의 안정된 상태로 정착된다. 하지만, 전송로의 지연 시간이 상승 시간 및 하강 시간에 비해서 길기 때문에, 상기 송신 신호가 상기 수신기에 전송되기 이전에, 상기 송신기로 반사된 신호는 안정된 상태의 상기 신호에 중첩되어서 상기 수신기의 입력 신호로서 다시 나타낸다. 이러한 일련의 과정은 상기 송신 신호의 상승 에지 또는 하강 에지에서 반복적으로 생긴다. 결과적으로, 수신된 신호는, 도 1에 도시된 바와 같이, 심하게 왜곡되고, 수신기에 최종적으로 전송되는 신호는 유효한 데이터로서 사용될 수 없는 문제가 야기된다. 이러한 현상은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 링잉 (ringing)이라 불린다.

앞서 설명된 신호 왜곡과 반사파를 줄이기 위한 방법으로, 전자기파 전송 (electromagnetic wave transmission)을 위한 임피던스 정합이 직렬 또는 병렬로 수행될 수 있다는 것은 널리 알려진 지식이다.

상기 직렬 정합 (the series adapation or a series matching)은 송신기의 출력 임피던스를 라인의 특성 임피던스에 정합시키고, 수신기에 가까운 단자를 오픈 상태로 남겨 두는 것으로 구성된다. 그러나, 직렬 정합은 라인 상의 임피던스 변화에 매우 민감하여 조절하기가 어려운 불이익이 있다.

상기 병렬 정합 (the parallel adaption or a parallel matching)은 수신기의 임피던스를 라인의 특성 임피던스에 정합하는 것으로 구성된다. 이것은 폭 넓은 대의 주파수들에 적합한 이점이 있지만, 상기 병렬 정합은, 일반적으로, 정적 소모를 수반하고 그리고 라인의 출력에서 감소된 편차를 가지는 신호를 이용한다는 2 개의 문제들이 있다. 게다가, 집적 회로들 사이의 신호 전송이 이종의 구조 (heterogenous structure)를 갖는 불리한 점이 있기 때문에, 수신기의 입력 임피던스를 라인의 특성 임피던스에 정합시키는 것이 어렵다.

도 2를 참조하면, 앞서 설명된 정합 스킴 중에서, 일반적으로 사용되는 병렬 정합의 일예에 따른 회로도가 도시되어 있다. 송신 장치 (또는, 송신기) (10) 내에 집적되는 구동단에는, 출력 버퍼 회로로서 하나의 CMOS 인버터 (12)가 사용되고 그리고 수신 장치 (또는, 수신기) (14) 내에 집적되는 수신단에는, 입력 버퍼 회로로서 하나의 CMOS 인버터 (16)가 사용된다. 상기 송신기 (10)는 전송 라인 (18)을 통해서 상기 수신기 (14)에 연결된다. 그리고, 수신기 (14)에 가까운 전송 라인의 일끝과 전원 사이에는, 종단 저항 (termination resister) (20)가 연결된다. 여기서, 상기 종단 저항 (20)은 수신기 (14) 내에 집적되거나 외부의 전송 라인에 직접 연결될 수 있다.

도 3a에서, 전송 라인 (18)의 특성 임피던스 (Zo)과 종단 저항의 저항값 (resistance)은 모두 50 오옴(ohm)으로 정합되고 그리고 상기 전송 라인 (18)의 지연 시간 (td)는 1nS (nano second)라 하자. 이러한 조건의 병렬 정합에 따른 수신 신호의 파형은, 도 3a에 도시된 바와 같이, 왜곡되지 않고 송신 신호와 거의 동일한 파형으로 유지된다. 하지만, 신호가 송신기 (10)에서 수신기 (14)로 전송되는 동안에 소모되는 전류를 전송 라인 (18)과 종단 저항 (20)의 접속점 (22)에서 측정하면, 도 3b에 도시된 바와 같이, 송신 신호의 파형에 따라 정전류 (static current)가 소모된다. 즉, 신호가 전송되는 동안에 많은 전력이 소모되기 때문에, 도 2의 병렬 정합 구조는 수신 신호의 왜곡이 없음에도 불구하고 저전력 칩 접속 (low-power interconnection)에는 부적합하다. 즉, 전력 소모의 측면을 고려해야 하는 장치들, 예를 들면, 휴대용 컴퓨터, 휴대용 단말기, 휴대용 무전기, 그리고 기타 같은 종류의 것에는 왜곡 뿐만 아니라 전력 소모 역시 고려되어할 중요한 설계 요소들이다.

도 4를 참조하면, 앞서 설명된 정합 스킴 중에서, 일반적으로 사용되는 병렬 정합의 다른 예에 따른 회로도가 도시되어 있다. 도 4에 도시된 병렬 정합에 의하면, 왜곡이 심하게 발생하는 영역 즉, 논리 '0'에서 논리 '1'로 또는 논리 '1'에서 논리 '0'로 변화되는 구간에서, 종단 장치 (34)에 의해서 임피던스 정합이 수행되고 그리고 논리 '1' 또는 논리 '0'로 유지되는 구간에서, 상기 종단 장치 (34)는 오픈 상태로 유지된다. 이러한 스킴은, 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려진 바와 같이, 다이나믹 터미테이션 (dynamic termination; DT)라 칭한다.

다시 도 4를 참조하면, 송신 장치 (또는, 송신기) (24) 내에 집적되는 구동단에는, 하나의 출력 버퍼 회로로서 하나의 CMOS 인버터 (26)가 사용되고 그리고 수신 장치 (또는, 수신기) (28) 내에 집적되는 수신단에는, 하나의 입력 버퍼 회로로서 하나의 CMOS 인버터 (30)가 사용된다. 상기 송신기 (24)는 전송 라인 (32)을 통해서 상기 수신기 (28)에 연결된다. 그리고, 수신기 (28)에 가까운 전송 라인 (32)의 일끝 (40)과 병렬로 종단 장치 (termination device) (34)가 연결된다. 상기 종단 장치 (40)는 상기 전송 라인 (32)의 일끝 (40)과 접지 사이에 직렬로 순차로 연결되는 저항 (36)과 커패시터 (38)로 구성된다.

도 5a에서, 전송 라인 (32)의 특성 임피던스 (Zo)와 종단 장치 (34) 내의 저항값은 모두 50 오옴(ohom)으로 정합되고 그리고 상기 전송 라인 (18)의 지연 시간 (td)는 1nS (nano second)라 하자. 이러한 조건의 병렬 정합에 따른 수신 신호의 파형은, 도 5a에 도시된 바와 같이, 왜곡되지 않고 송신 신호와 거의 동일한 파형으로 유지된다. 상기 종단 장치 (34) 내의 커패시터 (38)의 용량은 대략 (25*td)/Zo로 주어진다. 이때, 상기 커패시터 (38)의 용량은 500pF (pico farad)로 주어져야 하기 때문에, 커패시터 (38)를 수신기 (28) 내에 집적하는 것은 어렵다. 뿐만 아니라, 도 4와 같은 병렬 정합 스킴에 의하면, 큰 용량의 커패시터를 사용하기 때문에 동적 전류가, 도 5b에 도시된 바와 같이, 많이 소모되는 문제가 있다.

앞서 설명된 예들의 경우, 신호 전송 동안에 많은 전력이 소모되는 것이 문제이다. 이를 해결하기 위한 다이나믹 터미네이션 정합 기술이 "Low-Power Chip Interconnection by Dynamic Termination"라는 제목으로 1995년 9월 IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 30. NO. 9에 게재되었다.

도 6을 참조하면, 상기 논문에 게재된 다이나믹 터미네이션 (DT)에 관련된 회로도가 도시되어 있다. 도 6의 회로도에 대한 설명이 상기한 논문에 상세히 게재되어 있기 때문에, 그것에 대한 설명은 여기서 생략된다. 도 6과 같은 DT 스킴에 따르면, 도 7a 내지 도 7c에 도시된 바와 같이, 앞서 설명된 예들에 비해서 어느 정도 동적 전류 (dynamic current)가 소모되는 것을 줄이고 그리고 신호의 왜곡을 방지할 수 있지만, 여전히 많은 양의 동적 전류가 소모되는 것을 알 수 있다.

앞서 설명된 병렬 정합 방식들에 의하면, 신호가 전송되는 동안에 많은 양의 동적 전류 (dynamic current)가 소모되고 그리고 수신되는 신호에 링잉 (ringing)이 생기는 것이 문제점들이다. 또한, 전술한 방식의 정합 스킴은 1 : 1 (point to point) 전송에 용이하지만, 1 : N (point to multipoint) (N은 2 또는 그 보다 큰 정수) 전송에는, 각 종단 임피던스가 다르기 때문에 앞서 설명된 정합 방식들이 부적합하다.

따라서 본 발명의 목적은 신호 천이시 생기는 오버슈트로 인한 링잉 (ringing)을 줄일 수 있는 전송 라인 종단 회로를 가지는 수신 및 통신 장치들을 제공하는 것이다.

본 발명의 다른 목적은 데이터 전송시 소모되는 전력을 줄일 수 있는 전송 라인 종단 회로를 가지는 수신 장치 및 통신 장치를 포함하는 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은 향상된 성능을 가지는 시스템을 제공하는 것이다.

본 발명의 다른 목적은 하나의 송신기에 여러 개의 수신기들이 접속되는 통신 방식에 적합한 전송 라인 종단 회로를 제공하는 것이다.

도 1은 신호 전송시 발생되는 링잉 (ringing)을 보여주는 도면;

도 2는 일반적으로 사용되는 병렬 정합의 일예에 따른 회로도;

도 3a, 도 3b, 그리고 도 3c는 도 2의 수신기의 입력 신호, 송신기의 출력 버퍼 회로에서 소모되는 전류, 및 전송 라인 종단 회로에서 소모되는 동적 전류의 각 파형을 보여주는 도면들;

도 4는 일반적으로 사용되는 병렬 정합의 다른 예에 따른 회로도;

도 5a 및 도 5b는 도 4의 수신기의 입력 신호, 및 전송 라인 종단 회로에서 소모되는 동적 전류의 각 파형을 보여주는 도면들;

도 6은 일반적으로 사용되는 병렬 정합의 또 다른 예에 따른 회로도;

도 7a, 도 7b, 그리고 도 7c는 도 6의 수신기의 입력 신호, 송신기에서 소모되는 전류, 및 전송 라인 종단 회로에서 소모되는 동적 전류의 각 파형을 보여주는 도면들;

도 8a는 감쇄 구간 동안에 동작하는 본 발명에 따른 수신 장치의 전송 라인 종단 회로의 등가 회로도;

도 8b는 오픈 구간에서 동작하는 본 발명에 따른 수신 장치의 전송 라인 종단 회로의 등가 회로도;

도 9는 본 발명의 바람직한 제 1 실시예에 따른 전송 라인 종단 회로를 보여주는 회로도;

도 10a, 도 10b, 및 도 10c는 도 9의 수신기의 입력 신호, 송신기에서 소모되는 전류, 및 전송 라인 종단 회로에서 소모되는 동적 전류의 각 파형을 보여주는 도면들;

도 11은 본 발명의 바람직한 제 2 실시예에 따른 전송 라인 종단 회로를 보여주는 회로도;

도 12은 본 발명의 바람직한 제 3 실시예에 따른 전송 라인 종단 회로를 보여주는 회로도;

도 13은 본 발명의 바람직한 제 4 실시예에 따른 시스템 구성을 보여주는 블록도;

도 14는 본 발명에 따른 전송 라인 종단 회로가 구현된 통신 장치들을 가지는 시스템 구성을 보여주는 블럭도;

도 15는 본 발명에 따른 전송 라인 종단 회로에 의한 신호 지연을 방지하기 위한 전압 가속 회로가 구현된 시스템 구성을 보여주는 블록도; 그리고

도 16a 및 도 16b는 도 15의 전압 가속 회로의 상세 회로들을 보여주는 회로도이다.

*도면의 주요 부분에 대한 부호 설명

100, 400 : 수신 장치 110, 406 : 전송 라인 종단 회로

112 : 감쇄기 114 : 충/방전 회로

116 : 입력 버퍼 회로 118 : 전송 라인

120, 122 : 외부 핀 124 : 출력 버퍼 회로

200, 300 : 송신 장치 500, 600 : 통신 장치

700 : 전압 가속 회로 1000 : 시스템

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 하나의 전송 라인이 연결되는 외부 핀을 통해서 신호를 받아들이기 위한 입력 회로와; 상기 입력 회로의 링잉을 방지하기 위한 종단 회로를 포함하되, 상기 종단 회로는, 상기 입력 회로 및 상기 외부 핀 사이에 연결되며, 상기 신호가 제 1 상태에 있는 구간 동안에 상기 제 1 상태에 대응하는 전압 레벨을 제 2 상태에 대응하는 전압 레벨로 줄이기 위한 수단 및; 상기 신호가 상기 제 1 상태에 있는 구간 동안에 상기 수단 및 상기 입력 회로 사이의 제 1 접속점을 충/방전하되, 상기 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단을 포함한다.

이 실시예에 있어서, 상기 제 1 상태는 상기 신호가 오버슈트된 상태를 나타낸다.

이 실시예에 있어서, 상기 제 2 상태에 대응하는 전압 레벨로 줄이기 위한 상기 수단은, 상기 제 1 접속점에 연결되는 제 1 인버터와; 상기 제 1 접속점에 연결되는 제 2 인버터와; 상기 외부 핀과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 1 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터 및; 상기 외부 핀과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 2 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함한다.

이 실시예에 있어서, 상기 제 1 PMOS 트랜지스터와 상기 제 1 접속점 사이에 연결되는 적어도 하나의 제 2 PMOS 트랜지스터를 부가적으로 포함하며; 상기 제 2 PMOS 트랜지스터는 상기 제 1 인버터의 출력에 의해서 제어된다.

이 실시예에 있어서, 상기 제 1 NMOS 트랜지스터와 상기 제 1 접속점 사이에 연결되는 적어도 하나의 제 2 NMOS 트랜지스터를 부가적으로 포함하며; 상기 제 2 NMOS 트랜지스터는 상기 제 2 인버터의 출력에 의해서 제어된다.

이 실시예에 있어서, 상기 제 1 접속점을 충/방전하기 위한 수단은, 전원 전압과 상기 제 1 접속점 사이에 연결되는 제 1 커패시터 및; 접지 전압과 상기 제 1 접속점 사이에 연결되는 제 2 커패시터를 포함한다.

이 실시예에 있어서, 상기 제 1 커패시터는 소오스 및 드레인이 상기 전원 전압에 공통으로 연결되고 그리고 게이트가 상기 제 1 접속점에 연결되는 PMOS 트랜지스터로 구성되고, 그리고 상기 제 2 커패시터는 소오스 및 드레인이 상기 접지 전압에 공통으로 연결되고 그리고 게이트가 상기 제 1 접속점에 연결되는 NMOS 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 제 1 및 제 2 커패시터들은 각각 0.25pF의 용량을 가진다.

이 실시예에 있어서, 상기 전원 전압에 가까운 상기 제 1 커패시터의 전극과 상기 전원 전압 사이에 연결되는 제 1 저항 및; 상기 접지 전압에 가까운 상기 제 2 커패시터의 전극과 상기 접지 전압 사이에 연결되는 제 2 저항을 부가적으로 포함한다.

이 실시예에 있어서, 상기 제 1 및 제 2 저항들은 각각 1KΩ의 저항값을 가진다.

이 실시예에 있어서, 상기 전원 전압과 상기 제 1 접속점 사이에 연결되며, 상기 제 1 저항과 상기 제 1 커패시터 사이의 제 2 접속점 상의 전위에 따라 스위치-온/오프되는 제 1 스위치 및; 상기 제 1 접속점과 상기 접지 전압 사이에 연결되며, 상기 제 2 저항과 상기 제 2 커패시터 사이의 제 3 접속점 상의 전위에 따라 스위치-온/오프되는 제 2 스위치를 부가적으로 포함한다.

이 실시예에 있어서, 상기 제 1 스위치는 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 NMOS 트랜지스터로 구성된다.

이 실시예에 있어서, 상기 입력 회로의 양단에 연결되며, 상기 수단들에 의한 신호 지연을 복구하기 위한 전압 가속 회로를 부가적으로 포함한다.

본 발명의 다른 특징에 의하면, 적어도 하나의 전송 라인과; 상기 전송 라인에 신호를 제공하는 송신기와; 상기 전송 라인에 병렬로 연결되며, 상기 전송 라인에 제공되는 상기 신호를 각각 받아들이기 위한 복수 개의 수신기들 및; 상기 전송 라인과 상기 수신기들 사이에 각각 연결되고, 각각이 상기 신호가 제 1 상태에서 제 2 상태로 천이될 때 또는 제 2 상태에서 제 1 상태로 천이될 때 생기는 오버 슈트에 상응하는 전압 레벨을 감쇄하여서 상기 신호의 링잉을 방지하기 위한 종단 회로들을 포함한다.

이 실시예에 있어서, 상기 종단 회로들 각각은 대응하는 수신기 내에 집적된다.

이 실시예에 있어서, 상기 종단 회로들 각각은, 상기 전송 라인과 대응하는 수신기 사이에 연결되며, 상기 신호가 오버슈트되는 상태를 나타내는 제 1 상태에 있는 구간 동안에 상기 제 1 상태의 상기 신호에 대응하는 레벨을 제 2 상태의 상기 신호에 대응하는 레벨로 줄이기 위한 수단 및; 상기 신호가 상기 제 1 상태에 있는 구간 동안에 상기 수단 및 상기 수신기 사이의 제 1 접속점을 충/방전하되, 상기 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단으로 구성된다.

이 실시예에 있어서, 상기 제 2 상태의 신호에 대응하는 레벨로 줄이기 위한 상기 수단은, 상기 제 1 접속점에 연결되는 제 1 인버터와; 상기 제 1 접속점에 연결되는 제 2 인버터와; 상기 전송 라인과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 1 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터 및; 상기 전송 라인과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 2 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함한다.

본 발명의 또 다른 특징에 의하면, 전송 라인에 연결되는 적어도 하나의 외부 핀, 상기 전송 라인에 출력 데이터 신호를 제공하기 위한 출력 회로 및 상기 전송 라인으로부터 입력 데이터 신호를 받아들이기 위한 입력 회로를 가지는 통신 장치 및; 상기 외부 핀과 상기 입력 회로 사이에 연결되며, 상기 입력 데이터 신호가 제 1 상태에서 제 2 상태로 천이될 때 또는 제 2 상태에서 제 1 상태로 천이될 때 생기는 오버 슈트에 상응하는 전압 레벨을 감쇄하여서 상기 입력 데이터 신호의 리잉을 방지하기 위한 종단 회로를 포함한다.

이 실시예에 있어서, 상기 종단 회로는, 상기 외부 핀과 상기 입력 회로 사이에 연결되며, 상기 입력 데이터 신호가 오버슈트되는 상태를 나타내는 제 1 상태에 있는 구간 동안에 상기 제 1 상태의 상기 입력 데이터 신호에 대응하는 레벨을 제 2 상태의 상기 데이터 신호에 대응하는 레벨로 줄이기 위한 수단 및; 상기 입력 데이터 신호가 상기 제 1 상태에 있는 구간 동안에 상기 입력 회로의 입력 단을 충/방전하되, 상기 입력 데이터 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단으로 구성된다.

(작용)

이와 같은 장치에 의해서, 신호 전송시 오버슈트가 생기는 구간 동안에 상기 신호의 오버슈트가 감쇄되고, 그 외의 구간 동안에는 감쇄 동작이 수행되지 않는다.

(실시예)

본 발명의 신규한 수신 장치 (100)는, 도 8a 및 도 8b를 참조하면, 전송 라인 종단 회로 (transmission line termination circuit) (110)를 포함하며, 상기 전송 라인 종단 회로 (110)는 상기 수신 장치 (100)에 연결된 외부 핀 (120)을 통해서 전송 라인 (118)에 연결된다. 상기 전송 라인 종단 회로 (110)는 상기 전송 라인 (118) 상의 입력 신호가 논리 로우 레벨 (logic low level)을 나타내는 제 1 상태에서 논리 하이 레벨 (logic high level)을 나타내는 제 2 상태로 천이될 때 또는 제 2 상태에서 제 1 상태로 천이될 때 생기는 오버슈트 (overshoot)에 상응하는 전압 레벨을 상기 제 1 또는 제 2 상태에 대응하는 전압 레벨로 감쇄한다. 상기 전송 라인 종단 회로 (110)는 상기 입력 신호가 오버슈트된 상태에 있는 구간 동안에 상기 오버슈트된 신호의 레벨을 제 1 또는 제 2 상태의 신호에 대응하는 전압 레벨로 감소시키기 위한 감쇄기 (attenuator) (112) 및, 상기 입력 신호가 오버슈트되는 상태에 있는 구간 동안에 감쇄기 (112)의 출력 단을 충/방전하기 위한 충/방전 회로 (charging/discharging circuit) (114)로 구성된다. 여기서, 상기 소자 (114)는 상기 입력 신호가 정착된 (안정된) 상태에 있는 구간 동안에 오픈 상태로 유지된다.

일반적으로 사용되는 종단 회로의 경우, 신호 천이시 생기는 오버슈트를 줄이기 위해서, 상기 전송 라인 (transmission line)의 일끝은 상기 전송 라인의 특성 임피던스와 동일한 저항값으로 조정된다. 임피던스 정합 스킴 (impedance matching scheme)을 사용하는 수신 장치 (또는, 통신 장치)에 의하면, 상기 입력 신호의 오버슈트 레벨 (overshcot level)은 낮아지는 반면에, 종단 회로에 의해서 상당 량의 동적 전류 (dynamic current)가 소모된다.

전송 라인의 지연 시간에 비해서 신호의 천이 시간 (즉, 상승 시간 및 하강 시간)이 빠른 시스템에 있어서, 신호 전송시 생기는 오버슈트로 인한 링잉 (ringing)을 줄이기 위해서, 본 발명에 따른 전송 라인 종단 회로 (110)는 임피던스 정합 스킴 (impedance matching scheme) 대신에 오버슈트 감쇄 스킴 (overshoot attenuating scheme)을 사용한다.

오버슈트 감쇄 스킴에 의하면, 오버슈트가 생기는 구간에서, 상기 전송 라인 종단 회로 (110)는 감쇄 동작을 수행하여서 오버슈트를 방지하고 그리고 오버슈트가 감쇄된 후 입력 신호가 정착되는 구간에는, 상기 전송 라인 종단 회로 (110)는 오픈 회로 (open circuit)로서 동작한다. 그 결과로서, 신호가 천이되는 동안에는, 입력 신호가 천이되는 순간에 생기는 오버슈트를 방지할 수 있다. 그리고, 상기 전송 라인 종단 회로 (110)가 입력 신호 정착 구간 (input signal settling period)에서 오픈 회로로 동작하기 때문에, 정착 구간 동안에는, 동적 전류가 감소될 수 있다. 그러므로, 본 발명에 따른 신규한 전송 라인 종단 회로 (110)가 구현된 수신 장치 (100)를 포함하는 시스템의 성능이 향상되고 그리고 전력 소모 역시 감소되기 때문에 저전력 시스템의 구현이 용이하다.

본 발명의 수신 장치에 의하면, 신호 전송 구간은 감쇄 구간 (attenuating period)과 오픈 구간 (open period)으로 구분된다. 도 8a는 감쇄 구간에서 동작하는 수신 장치 (100)의 전송 라인 종단 회로 (110)의 등가 회로를 보여준다. 도 8b는 오픈 구간에서 동작하는 수신 장치 (100)의 전송 라인 종단 회로 (110)의 등가 회로를 보여주는 회로도이다.

도 8a 및 도 8b를 참조하면, 시스템 (1000)은 수신 장치 (receiving circuit; 100) 및 송신 장치 (transmitting circuit; 200)를 포함한다. 상기 수신 장치 (100)는 외부 핀 (external pin) (120)을 가지며, 편의상 하나의 외부 핀만을 도시하였지만, 상기 수신 장치 (100)에는, 복수 개의 외부 핀들이 더 제공됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 상기 수신 장치 (100)는 전송 라인 (118)을 통해서 송신 장치 (200)의 외부 핀 (122)에 연결된다.

상기 수신 장치 (100)는 입력 버퍼 회로 (input buffer circuit)로서 기능하는 인버터 (116)와, 상기 인버터 (116)와 외부 핀 (120) 사이에 연결되는 전송 라인 종단 회로 (110)를 포함한다. 상기 전송 라인 종단 회로 (110)는 상기 외부 핀 (120)과 상기 인버터 (116) 사이에 연결된 감쇄기 (112) 및, 상기 감쇄기 (112)와 병렬 연결된 충/방전 회로 (charging/discharging circuit; 114)로 구성된다. 편의상, 한단의 전송 라인 종단 회로 (110) 만이 도시되었지만, 어플리케이션에 따라 그것의 수가 조정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

상기 감쇄기 (112)는 전송 라인 (118)에 연결되는 외부 핀 (120)을 통해서 인가되는 입력 신호가 논리 로우 레벨에서 논리 하이 레벨로 또는 논리 하이 레벨에서 논리 로우 레벨로 천이될 때 발생되는 오버슈트에 상응하는 전압 레벨을 논리 로우/하이 레벨로 낮춘다. 그리고, 상기 충/방전 회로 (114)는 감쇄 구간 동안에 즉, 상기 입력 신호가 천이되는 동안에 입력 신호의 레벨에 따라 상기 감쇄기 (112)의 출력 단을 충/방전하며 (단락 회로 (short circuit)로서 동작하며), 상기 오픈 구간 즉, 신호가 정착(안정)되는 구간 동안에 오픈 회로로서 동작한다. 전술한 동작이 이하 구체적으로 설명된다.

다시 도 8a를 참조하면, 송신 장치 (200)의 출력 버퍼 회로 (124)에 의해서, 전송 라인 (118)이 논리 로우 레벨에서 논리 하이 레벨로 구동될 때, 즉 상기 출력 버퍼 회로 (124)의 입력 (A)이 논리 하이 레벨에서 논리 로우 레벨로 천이될 때, 전송 라인 (118) 상에서 논리 하이 레벨에 비해서 큰 오버슈트가 생긴다고 가정하자. 이때, 감쇄기 (112)에 의해서 상기 오버슈트에 상응하는 전압 레벨이 감쇄됨과 동시에, 충/방전 회로 (114)에 의해서 상기 감쇄기 (112)의 출력 단이 전원 전압과 접지 전압에 순간적으로 연결되어서 상기 감쇄된 레벨의 전류가 방전된다. 그 결과, 입력 신호의 오버슈트가 감쇄된다.

반대로, 송신 장치 (200)의 출력 버퍼 회로 (124)에 의해서 전송 라인 (118)이 논리 하이 레벨에서 논리 로우 레벨로 구동될 때, 즉 상기 출력 버퍼 회로 (124)의 입력 (A)이 논리 로우 레벨에서 논리 하이 레벨로 천이될 때, 전송 라인 (118) 상에서 논리 로우 레벨에 비해서 상대적으로 큰 오버슈트가 생긴다고 가정하자. 이때, 감쇄기 (112)에 의해서 상기 오버슈트에 상응하는 전압 레벨이 감쇄됨과 동시에, 충/방전 회로 (114)에 의해서 상기 감쇄기 (112)의 출력 단이 전원 전압과 접지 전압에 연결되어서 상기 감쇄된 레벨의 전류가 충전된다. 그 결과, 입력 신호의 오버슈트가 감쇄된다.

다시 도 8b를 참조하면, 입력 신호가 천이될 때 생기는 오버슈트가, 전술한 바와 같이, 감쇄된 후 즉, 상기 입력 신호가 안정된 레벨 (예컨대, 논리 로우 레벨 또는 논리 하이 레벨)로 정착된 후, 상기 충/방전 회로 (114)는 오픈 회로로서 동작하여서 정상적인 전압 레벨의 입력 신호가 입력 버퍼 회로 (116)를 통해서 수신 장치 (100) 내에 인가된다.

<제 1 실시예>

도 9는 본 발명의 바람직한 제 1 실시예에 따른 전송 라인 종단 회로 (110)를 보여주는 회로도이다.

도 9를 참조하면, 전송 라인 종단 회로 (110)의 감쇄기 (112)는 2 개의 인버터들 (IV1) 및 (IV2), 복수 개의 PMOS 트랜지스터들 (MP1), (MP2), …, (MP3), 그리고 복수 개의 NMOS 트랜지스터들 (MN1), (MN2), …, (MN3)로 구성된다. 상기 인버터들 (IV1) 및 (IV2)는 상기 입력 버퍼 회로 (116)의 입력 단 (126)에 각각 연결된다. 상기 트랜지스터들 (MP1), (MP2), …, (MP3)의 전류 통로들은 외부 핀 (120)과 상기 입력 단 (126) 사이에 직렬로 순차로 형성되고, 그것들의 게이트들은 상기 인버터 (IV1)에 공통으로 제어된다. 상기 트랜지스터들 (MN1), (MN2), …, (MN3)의 전류 통로들은 상기 외부 핀 (120)과 상기 입력 단 (126) 사이에 직렬로 순차로형성되고, 그것들의 게이트들은 상기 인버터 (IV2)에 공통으로 제어된다. 상기 종단 회로 (110)의 충/방전 회로 (114)는 하나의 PMOS 커패시터 (MP4)와 하나의 NMOS 커패시터 (MN4)로 구성된다. 상기 PMOS 트랜지스터 (MP4)의 게이트는 상기 입력 버퍼 회로 (116)의 입력 단 (126)에 연결되고, 그것의 소오스 및 드레인은 전원 전압에 연결된다. 상기 NMOS 트랜지스터 (MN4)의 게이트는 상기 입력 버퍼 회로 (116)의 입력 단 (126)에 연결되고, 그것의 소오스 및 드레인은 접지된다. 여기서, 상기 PMOS 트랜지스터들 (MP1), (MP2), …, (MP3)의 크기는 125/1(W/L)이고, 상기 NMOS 트랜지스터들 (MN1), (MN2), …, (MN3)의 크기는 50/1(W/L)이다. 도 9에서, 도시의 편의상, 한단의 전송 라인 종단 회로 (110) 만이 도시되었지만, 필요에 따라 회로 (110)의 단수가 조정될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

제 1 실시예에 따른 전송 라인 종단 회로에 대한 동작이 이하 설명된다.

수신 장치 (100)에 제공되는 입력 버퍼 회로 (116)의 입력 단 (126)이 논리 로우 레벨이라고 가정하자. 이때, 상기 입력 단 (126)에 연결된 인버터 (IV1)에 의해서 PMOS 트랜지스터들 (MP1), (MP2), …, (MP3)은 턴-오프되고, 그것에 연결된 인버터 (IV2)에 의해서 NMOS 트랜지스터들 (MN1), (MN2), …, (MN3)은 턴-온된다. 이 상태에서, 송신기 (200)로부터 전송 라인 (118)을 통해 논리 로우 레벨에서 논리 하이 레벨로 천이되는 신호가 수신기 (100)의 외부 핀 (120)에 인가되면, 충/방전 회로 (114)의 모오스 커패시터들 (MP4) 및 (MN4)은 순간적으로 단락 회로로서 기능한다. 그러므로, 상기 신호가 논리 로우 레벨에서 논리 하이 레벨로 천이되는 동안에 생기는 오버슈트는 상기 감쇄기 (112)에 의해서 감쇄된 후, 상기 감쇄된 레벨에 상응하는 양의 전류가 충/방전 회로 (114) 즉, 단락 회로를 통해서 전원 전압과 접지 전압으로 방전된다.

이와 반대로, 상기 송신기 (200)로부터 전송 라인 (118)을 통해 논리 하이 레벨에서 논리 로우 레벨로 천이되는 신호가 수신기 (100)의 외부 핀 (120)에 인가되면, 충/방전 회로 (114)의 모오스 커패시터들 (MP4) 및 (MN4)는 순간적으로 단락 회로로서 기능한다. 그러므로, 상기 신호가 논리 하이 레벨에서 논리 로우 레벨로 천이되는 동안에 생기는 오버슈트는 상기 감쇄기 (112)에 의해서 감쇄된 후, 상기 감쇄된 레벨에 상응하는 양의 전류가 충/방전 회로 (114) 즉, 단락 회로를 통해서 전원 전압과 접지 전압으로부터 충전된다.

그 후, 상기 신호가 안정된 레벨로 정착되면, 상기 충/방전 회로 (114)는 오픈 회로로서 기능하기 때문에 더 이상의 동적 전류는 상기 충/방전 회로 (114)에 의해서 소모되지 않는다. 결과적으로, 신호가 전송되는 동안에 종단 회로에 의해서 소모되는 동적 전류 (dynamic current)가 감소된다.

본 발명의 바람직한 실시예에서, 충/방전 회로 (114)의 PMOS 및 NMOS 커패시터의 크기는 12/12 (width/length; W/L)이고, 송신기 (200)에 제공되는 출력 버퍼 회로 (124)의 전원 전압은 2V이다. 이러한 조건 하에서, 송신기 (200)의 출력 버퍼 회로 (124)에 인가되는 신호 (A)가 논리 로우 레벨에서 논리 하이 레벨로 천이될 때 생기는 오버슈트(overshoot)는, 도 10a에 도시된 바와 같이, 감쇄된다. 송신기 (200)에서 제공되는 신호가 천이되는 동안에 전송 라인 종단 회로 (110)에서 소모되는 동적 전류 (ia)는, 도 10c에 도시된 바와 같이, 감쇄 구간 동안에만 순간적으로 소모되고, 상기 감쇄 구간 이외의 구간 동안에는 전혀 흐르지 않는다. 그 이유는 충/방전 회로 (114)가 감쇄 구간 동안에 단락 회로로서 그리고 이외의 구간 동안에 오픈 회로로서 동작하기 때문이다. 결국, 신호가 전송되는 동안에 동적 전류의 소모가 감소될 수 있다.

<제 2 실시예>

도 11은 본 발명의 바람직한 제 2 실시예에 따른 전송 라인 종단 회로 (110)를 보여주는 회로도이다. 도 11에서, 도 9의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호들로 표기된다. 제 2 실시예에 따른 전송 라인 종단 회로 (110)는 제 1 실시예의 그것들 중 충/방전 회로 (114)의 구성 요소만이 다르다.

다시 도 11을 참조하면, 제 2 실시예에 따른 충/방전 회로 (114)는 2 개의 커패시터들 (C1) 및 (C2)과 2 개의 저항들 (R1) 및 (R2)로 구성된다. 상기 저항 (R1) 및 상기 커패시터 (C1)는 전원 전압과 입력 버퍼 회로 (116)의 입력 단 (126) 사이에 직렬로 연결된다. 상기 커패시터 (C2) 및 상기 저항 (R2)은 상기 입력 버퍼 회로 (116)의 입력 단 (126)과 접지 사이에 직렬로 연결된다. 여기서, 상기 저항들 (R1) 및 (R2)의 저항값은 1KΩ이고, 상기 커패시터들 (C1) 및 (C2)의 용량은 0.25pF이다.

본 발명에 따른 충/방전 회로 (114) 역시 제 1 실시예에서 설명된 바와 같이 동일한 기능을 수행한다. 즉, 상기 충/방전 회로 (114)는 감쇄 구간 동안에 단락 회로로서 그리고 그 외의 구간 동안에 오픈 회로로서 동작하기 때문에, 오버슈트가 감쇄되고 그리고 동적 전류 역시 감소된다. 설명의 중복을 피하기 위해서, 본 발명의 제 2 실시예에 따른 전송 라인 종단 회로 (110)의 동작은 생략된다.

<제 3 실시예>

도 12는 본 발명의 바람직한 제 3 실시예에 따른 전송 라인 종단 회로 (110)를 보여주는 회로도이다. 도 12에서, 도 9의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호들로 표기된다. 제 3 실시예에 따른 전송 라인 종단 회로 (110)는 제 1 실시예의 구성들 중 충/방전 회로 (114)의 구성만이 다르다.

다시 도 12를 참조하면, 본 발명의 제 3 실시예에 따른 충/방전 회로 (114)는 2 개의 커패시터들 (C1) 및 (C2), 2 개의 저항들 (R1) 및 (R2), PMOS 트랜지스터 (MP7), 그리고 NMOS 트랜지스터 (MN7)로 구성된다. 상기 저항 (R3) 및 상기 커패시터 (C3)는 전원 전압과 입력 버퍼 회로 (114)의 입력 단 (126) 사이에 직렬로 순차로 연결되고, 상기 커패시터 (C4) 및 상기 저항 (R4)는 상기 입력 단 (126)과 접지 사이에 직렬로 순차로 연결된다. 상기 PMOS 트랜지스터 (MP7)의 전류 통로는 상기 전원 전압과 상기 입력 단 (126) 사이에 형성되고, 그것의 게이트는 상기 저항 (R3) 및 상기 커패시터 (C3) 간의 접속점 (128) 상의 전위에 제어된다. 상기 NMOS 트랜지스터 (MN7)의 전류 통로는 상기 입력 단 (126)과 접지 사이에 형성되고, 그것의 게이트는 상기 커패시터 (C4) 및 상기 저항 (R4) 간의 접속점 (130) 상의 전위에 제어된다.

본 발명에 따른 충/방전 회로 (114) 역시 제 1 실시예에서 설명된 바와 같이 동일한 기능을 수행한다. 즉, 상기 충/방전 회로 (114)는 감쇄 구간 동안에 단락 회로로서 그리고 그 외의 구간 동안에 오픈 회로로서 동작하기 때문에, 오버슈트가 감쇄되고 그리고 동적 전류 역시 감소된다. 설명의 중복을 피하기 위해서, 본 발명의 제 3 실시예에 따른 전송 라인 종단 회로 (110)의 동작은 생략된다.

<제 4 실시예>

도 13은 본 발명의 바람직한 제 4 실시예에 따른 시스템 구성을 보여주는 블록도이다.

도 13을 참조하면, 다점간 (point to multipoint) 전송 방식에 따른 시스템은 하나의 송신기 (300) 및 복수 개의 수신기들 (400)로 구성된다. 상기 송신기 (300)는 그것에 제공되는 적어도 하나의 외부 핀 (304)을 통해서 전송 라인 (310)에 연결되며, 적어도 하나의 출력 버퍼 회로 (302)를 가진다. 상기 수신기들 (400)은 상기 전송 라인 (310)에 각각 병렬로 연결된다. 상기 수신기들 (400) 각각에는, 상기 전송 라인 (310)에 연결되는 적어도 하나의 외부 핀 (402)과, 상기 외부 핀 (402)에 각각 대응하는 하나의 입력 버퍼 회로 (404)가 제공된다. 그리고, 상기 전송 라인 (310)을 통해서 상기 송신기 (300)로부터 제공되는 신호가 천이될 때 생기는 오버슈트로 인한 링잉을 줄이기 위해서, 상기 수신기들 (400) 각각의 외부 핀 (402)과 대응하는 입력 버퍼 회로 (404) 사이에는 전송 라인 종단 회로 (406)가 제공된다. 상기 전송 라인 종단 회로 (406)는 전술한 제 1 내지 제 3 실시예에 따른 회로 구성들 중 하나로 구현될 수 있고, 그것의 기능 역시 동일하다.

각 수신기 (400)에 제공되는 전송 라인 종단 회로 (406)는 임피던스 정합 스킴을 사용하지 않고, 본 발명에 따른 오버슈트 감쇄 스킴을 적용하기 때문에, 하나의 송신기 (300)에서 하나의 전송 라인 (310)을 통해서 복수 개의 수신기들 (400)에 데이터를 전송하기에 적합하다. 즉, 임피던스 정합 스킴을 사용하여서 다점간 전송 시스템을 구현하는 경우, 각 수신기에서 보이는 전송 라인의 임피던스가 서로 다르기 때문에 구현하기에 용이하지 않다. 반면에, 본 발명에 따른 오버슈트 감쇄 스킴을 사용하여서 다점간 전송 시스템 (multipoint transmission system)을 구현하는 경우, 정합 스킴 대신에 감쇄 스킴을 사용하기 때문에 본 발명에 따른 전송 라인 종단 회로는 다점간 전송 시스템을 구현하는 데 용이하다. 그 이유는 신호의 오버슈트만이 감쇄되기 때문이다.

<제 5 실시예>

전술한 제 1 내지 제 4 실시예들에서, 수신기는 단방향 전송 라인(또는, 버스)을 통해서 송신기로부터 신호를 전송받는 것이 예로서 설명되었다. 하지만, 본 발명에 따른 오버슈트 감쇄 스킴은 단방향 전송 라인 (또는, 버스)에 국한되지 않고 양방향 전송 라인 (또는, 버스)에도 적용됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 도 14에는, 양방향 전송 방식에 따른 시스템 구성을 보여주는 블록도가 도시되어 있다.

도 14를 참조하면, 시스템은 2 개의 디바이스들 (500) 및 (600) (디바이스들이 서로 통신하기 때문에 이후 통신 장치라 칭함)를 포함한다. 일반적으로, 상기 디바이스들 (500) 및 (600)은 각각 집적 회로들이다. 예컨대, 상기 디바이스들 (500) 및 (600) 중 어느 하나는 SRAM, DRAM, EEPROM, EPROM, 플래시 장치, 기타 같은 종류의 것과 같은 메모리 장치, 인터페이스 장치 (interface device), 어떤 주변 장치 (any peripheral devie), DMA 장치, 통신 장치, 타이머, 아날로그 회로, 마이크로프로세서, 파이프라인드 실행 장치 (a pipelined execution device), ASIC (an application specific integrated circuit), 프로그램 가능한 로직 어레이 (PLA), DSP (digital signal processor), 컴퓨터, CPU, 집적 회로, 그리고/또는 기타 같은 종류의 것이다.

다시 도 14를 참조하면, 각 디바이스에 제공되는 전송 라인 종단 회로 (502) 및 (602) 역시 전술한 제 1 내지 제 4 실시예들 중 하나와 동일한 구성을 가지며, 동일한 기능을 수행하기 때문에, 여기서 그것에 대한 설명은 생략된다. 제 1 내지 제 4 실시예들에 따른 전송 라인 종단 회로에 의해서 전송 신호의 지연이 생기는 경우, 도 15에 도시된 바와 같이, 입력 버퍼 회로와 병렬로 이 분야에 잘 알려진 전압 가속 회로 (700)를 부가함으로써 신호 지연이 방지될 수 있다. 그리고, 도 16a 및 도 16b에 각각 도시된 상세 회로는 도 15의 전압 가속 회로 (700)로서 이 분야의 통상적인 지식을 습득한 자에게 잘 알려진 회로이다.

상기한 바와 같이, 신호 전송시 생기는 오버슈트로 인한 링잉을 줄이기 위해서 사용되는 전송 라인 종단 회로를 임피던스 정합 스킴 대신 오버슈트 감쇄 스킴을 적용함으로써 다음과 같은 효과를 얻을 수 있다. 첫째로, 신호 천이시 생기는 오버슈트로 인한 링잉 (ringing)을 줄일 수 있다. 둘째로, 데이터 전송시 소모되는 전력을 줄일 수 있다. 셋째로, 하나의 송신기에 여러 개의 수신기들이 접속되는 통신 방식이 용이하게 구현될 수 있다. 궁극적으로, 통신 장치를 구비하는 시스템의 성능이 향상된다.

Claims

하나의 전송 라인이 연결되는 외부 핀을 통해서 신호를 받아들이기 위한 입력 회로와;

상기 입력 회로의 링잉을 방지하기 위한 종단 회로를 포함하되,

상기 종단 회로는,

상기 입력 회로 및 상기 외부 핀 사이에 연결되며, 상기 신호가 제 1 상태에 있는 구간 동안에 상기 제 1 상태에 대응하는 전압 레벨을 제 2 상태에 대응하는 전압 레벨로 줄이기 위한 수단 및;

상기 신호가 상기 제 1 상태에 있는 구간 동안에 상기 수단 및 상기 입력 회로 사이의 제 1 접속점을 충/방전하되, 상기 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단을 포함하는 수신 장치.
제 1 항에 있어서,

상기 제 1 상태는 상기 신호가 오버슈트된 상태를 나타내는 수신 장치.
제 1 항에 있어서,

상기 제 2 상태에 대응하는 전압 레벨로 줄이기 위한 상기 수단은,

상기 제 1 접속점에 연결되는 제 1 인버터와; 상기 제 1 접속점에 연결되는 제 2 인버터와; 상기 외부 핀과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 1 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터 및; 상기 외부 핀과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 2 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 수신 장치.
제 3 항에 있어서,

상기 제 1 PMOS 트랜지스터와 상기 제 1 접속점 사이에 연결되는 적어도 하나의 제 2 PMOS 트랜지스터를 부가적으로 포함하며; 상기 제 2 PMOS 트랜지스터는 상기 제 1 인버터의 출력에 의해서 제어되는 수신 장치.
제 3 항에 있어서,

상기 제 1 NMOS 트랜지스터와 상기 제 1 접속점 사이에 연결되는 적어도 하나의 제 2 NMOS 트랜지스터를 부가적으로 포함하며; 상기 제 2 NMOS 트랜지스터는 상기 제 2 인버터의 출력에 의해서 제어되는 수신 장치.
제 1 항에 있어서,

상기 제 1 접속점을 충/방전하기 위한 수단은,

전원 전압과 상기 제 1 접속점 사이에 연결되는 제 1 커패시터 및;

접지 전압과 상기 제 1 접속점 사이에 연결되는 제 2 커패시터를 포함하는 수신 장치.
제 6 항에 있어서,

상기 제 1 커패시터는 소오스 및 드레인이 상기 전원 전압에 공통으로 연결되고 그리고 게이트가 상기 제 1 접속점에 연결되는 PMOS 트랜지스터로 구성되고, 그리고 상기 제 2 커패시터는 소오스 및 드레인이 상기 접지 전압에 공통으로 연결되고 그리고 게이트가 상기 제 1 접속점에 연결되는 NMOS 트랜지스터로 구성되는 수신 장치.
제 6 항에 있어서,

상기 제 1 및 제 2 커패시터들은 각각 0.25pF의 용량을 가지는 수신 장치.
제 6 항에 있어서,

상기 전원 전압에 가까운 상기 제 1 커패시터의 전극과 상기 전원 전압 사이에 연결되는 제 1 저항 및; 상기 접지 전압에 가까운 상기 제 2 커패시터의 전극과 상기 접지 전압 사이에 연결되는 제 2 저항을 부가적으로 포함하는 수신 장치.
제 9 항에 있어서,

상기 제 1 및 제 2 저항들은 각각 1KΩ의 저항값을 가지는 수신 장치.
제 9 항에 있어서,

상기 전원 전압과 상기 제 1 접속점 사이에 연결되며, 상기 제 1 저항과 상기 제 1 커패시터 사이의 제 2 접속점 상의 전위에 따라 스위치-온/오프되는 제 1 스위치 및; 상기 제 1 접속점과 상기 접지 전압 사이에 연결되며, 상기 제 2 저항과 상기 제 2 커패시터 사이의 제 3 접속점 상의 전위에 따라 스위치-온/오프되는 제 2 스위치를 부가적으로 포함하는 수신 장치.
제 11 항에 있어서,

상기 제 1 스위치는 PMOS 트랜지스터로 구성되고, 상기 제 2 스위치는 NMOS 트랜지스터로 구성되는 수신 장치.
제 1 항에 있어서,

상기 입력 회로의 양단에 연결되며, 상기 수단들에 의한 신호 지연을 복구하기 위한 전압 가속 회로를 부가적으로 포함하는 수신 장치.
적어도 하나의 전송 라인과;

상기 전송 라인에 신호를 제공하는 송신기와;

상기 전송 라인에 병렬로 연결되며, 상기 전송 라인에 제공되는 상기 신호를 각각 받아들이기 위한 복수 개의 수신기들 및;

상기 전송 라인과 상기 수신기들 사이에 각각 연결되고, 각각이 상기 신호가 제 1 상태에서 제 2 상태로 천이될 때 또는 제 2 상태에서 제 1 상태로 천이될 때 생기는 오버 슈트에 상응하는 전압 레벨을 감쇄하여서 상기 신호의 링잉을 방지하기 위한 종단 회로들을 포함하는 통신 시스템.
제 14 항에 있어서,

상기 종단 회로들 각각은 대응하는 수신기 내에 집적되는 통신 시스템.
제 14 항에 있어서,

상기 종단 회로들 각각은,

상기 전송 라인과 대응하는 수신기 사이에 연결되며, 상기 신호가 오버슈트되는 상태를 나타내는 제 1 상태에 있는 구간 동안에 상기 제 1 상태의 상기 신호에 대응하는 레벨을 제 2 상태의 상기 신호에 대응하는 레벨로 줄이기 위한 수단 및;

상기 신호가 상기 제 1 상태에 있는 구간 동안에 상기 수단 및 상기 수신기 사이의 제 1 접속점을 충/방전하되, 상기 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단으로 구성되는 통신 시스템.
제 16 항에 있어서,

상기 제 2 상태의 신호에 대응하는 레벨로 줄이기 위한 상기 수단은,

상기 제 1 접속점에 연결되는 제 1 인버터와; 상기 제 1 접속점에 연결되는 제 2 인버터와; 상기 전송 라인과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 1 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 1 PMOS 트랜지스터 및; 상기 전송 라인과 상기 제 1 접속점 사이에 형성되는 전류 통로 및, 상기 제 2 인버터의 출력에 의해서 제어되는 게이트를 가지는 제 2 NMOS 트랜지스터를 포함하는 통신 시스템.
제 16 항에 있어서,

상기 제 1 접속점을 충/방전하기 위한 수단은,

전원 전압과 상기 제 1 접속점 사이에 연결되는 제 1 커패시터 및;

접지 전압과 상기 제 1 접속점 사이에 연결되는 제 2 커패시터를 포함하는 통신 시스템.
제 18 항에 있어서,

상기 전원 전압에 가까운 상기 제 1 커패시터의 전극과 상기 전원 전압 사이에 연결되는 제 1 저항 및; 상기 접지 전압에 가까운 상기 제 2 커패시터의 전극과 상기 접지 전압 사이에 연결되는 제 2 저항을 부가적으로 포함하는 통신 시스템.
제 19 항에 있어서,

상기 전원 전압과 상기 제 1 접속점 사이에 연결되며, 상기 제 1 저항과 상기 제 1 커패시터 사이의 제 2 접속점 상의 전위에 따라 스위치-온/오프되는 제 1 스위치 및; 상기 제 1 접속점과 상기 접지 전압 사이에 연결되며, 상기 제 2 저항과 상기 제 2 커패시터 사이의 제 3 접속점 상의 전위에 따라 스위치-온/오프되는 제 2 스위치를 부가적으로 포함하는 통신 시스템.
전송 라인에 연결되는 적어도 하나의 외부 핀, 상기 전송 라인에 출력 데이터 신호를 제공하기 위한 출력 회로 및 상기 전송 라인으로부터 입력 데이터 신호를 받아들이기 위한 입력 회로를 가지는 통신 장치 및;

상기 외부 핀과 상기 입력 회로 사이에 연결되며, 상기 입력 데이터 신호가 제 1 상태에서 제 2 상태로 천이될 때 또는 제 2 상태에서 제 1 상태로 천이될 때 생기는 오버 슈트에 상응하는 전압 레벨을 감쇄하여서 상기 입력 데이터 신호의 리잉을 방지하기 위한 종단 회로를 포함하는 시스템.
제 21 항에 있어서,

상기 종단 회로는,

상기 외부 핀과 상기 입력 회로 사이에 연결되며, 상기 입력 데이터 신호가 오버슈트되는 상태를 나타내는 제 1 상태에 있는 구간 동안에 상기 제 1 상태의 상기 입력 데이터 신호에 대응하는 레벨을 제 2 상태의 상기 데이터 신호에 대응하는 레벨로 줄이기 위한 수단 및;

상기 입력 데이터 신호가 상기 제 1 상태에 있는 구간 동안에 상기 입력 회로의 입력 단을 충/방전하되, 상기 입력 데이터 신호가 상기 제 2 상태에 있는 구간 동안에 오픈 상태로 유지되는 수단으로 구성되는 시스템.