JP4603069B2 - 受信装置 - Google Patents
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Description
そして、両者の電位関係が逆転し、他方の信号線等の電位が上昇した場合には、信号線間電位差にコンデンサの充電電位が加算されるので、前記電位差の約2倍の電圧をFETのゲートに印加できる。したがって、FETのオン電圧が高く設定されている場合でも、FETを確実にオンさせることができる。
以下、本発明の第1実施例について図1ないし図4を参照して説明する。図1は、受信装置の構成を概略的に示す機能ブロック図である。受信装置1は、受信回路2と、伝送線路3と受信回路2との間に配置されるインピーダンス制御回路4(インピーダンス制御手段)とで構成されている。インピーダンス制御回路4は、伝送線路3に挿入される検知部5及びスイッチ回路6と、インピーダンス素子7で構成されている。伝送線路3はシングルエンドとなっており、グランドとの間の電位差により信号を伝送する。
検知部5は、伝送線路3を介して送信された信号について、電圧,電流,電力の何れか1つ以上を検知するもので、その検知対象が、それぞれに対応して設定されたしきい値を超えた場合には、スイッチ回路6の可動接点を固定接点(1)側に接続を閉じるように制御する。
すなわち、定電流領域では、受信回路2の入力インピーダンスが上昇した場合と等価になり、過剰な信号のエネルギー(電流)は反射されて、伝送線路3に接続されている他の受信回路(図示せず)に回ることになる。この場合、入力インピーダンスは、伝送線路3の特性インピーダンスZ0に対して不整合となるように変化する。したがって、定電流回路は、スイッチ回路6,インピーダンス素子7としての機能も備えている。
図5は本発明の第2実施例を示すものであり、第1実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第2実施例の受信装置1Aは、インピーダンス制御回路4Aにおける、検知部5の挿入位置が第1実施例と相違しているだけである。すなわち、検知部5は、伝送線路3とインピーダンス素子7との共通接続点と、受信回路2との間に挿入されている。このように構成される第2実施例による場合も、第1実施例と同様の効果が得られる。
図6は本発明の第3実施例を示すものであり、第1実施例と異なる部分について説明する。第3実施例は、本発明を、1対の信号線により差動信号を伝送する通信ネットワークに適用した場合である。図6(a)は、差動通信ネットワークの構成を示す。通信ネットワーク11は、複数の通信ノードが、ツイストペア線で構成される伝送線路12を介して接続されており、伝送線路12の途中には、HUB13が挿入されている。
以上のように構成される第3実施例によれば、一対の信号線により差動信号を伝送する伝送線路12について、インピーダンス制御回路17の検知部18P,18Mを、各信号線12P,12Mに対応してそれぞれ配置するので、差動信号の立上り変化,立下り変化の何れのタイミングについても、信号エネルギーを反射させることができる。
図7及び図8は本発明の第4実施例であり、第3実施例の構成をより具体的に示すと共に、信号エネルギーを反射させた効果をシミュレーションした結果も併せて示す。図7(a)は、図6(a)と同様の通信ネットワーク11について具体的な接続条件を示している。但し、HUB13は、線路中に4個配置されており、送信ノード14と最初のHUB13aとの間の伝送線路長は22m,以降のHUB13b,13c,13dと終端部Tとの各間は0.5mである。また、各HUB13a〜13dにそれぞれ接続されている受信ノード15a〜15dとの間の伝送線路長は全て2mである。尚、通信ネットワーク11としては、例えば車載LANの一種であるFlexRay(登録商標)を想定している。
図9及び図10は本発明の第9実施例を示すものである。図9は、第9実施例の受信装置31の構成を示す図6(b)相当図である。受信装置31は、伝送線路12P,12Mの間に接続される受信回路16と、インピーダンス制御回路32(インピーダンス制御手段)とで構成されている。インピーダンス制御回路32は、伝送線路12P,12Mの夫々に挿入されるNチャネルMOSFET33P,33M並びに電圧検知部34P,34Mで構成されている。電圧検知部34P,34Mは、伝送線路12P,12Mを介して送信された信号の電圧を検知するもので、その検知電圧が設定されたしきい値を超えた場合に、制御信号をFET33P,33Mのゲートに与えてFET33P,33Mのオンオフ状態を制御する。
図11は本発明の第6実施例であり、受信装置31Bが備えるインピーダンス制御回路32Bの構成を示す。この場合、FET33P’,33M’はエンハンスメント型であり、FET33P’のゲートは、onバイアス抵抗素子(検知部)35Pを介して伝送線路12P(ドレイン側)に接続されていると共に、offバイアスダイオード(検知部)36Pを介して伝送線路12M(ソース側)に接続されている。また、FET33M’のゲートは、onバイアス抵抗素子35Mを介して伝送線路12M(ドレイン側)に接続されていると共に、offバイアスダイオード36Mを介して伝送線路12P(ソース側)に接続されている。
図12は本発明の第7実施例であり、受信装置31Cが備えるインピーダンス制御回路32Cの構成を示す。第7実施例も、第6実施例と同様にエンハンスメント型のFET33P’,33M’を使用するが、抵抗素子35は削除されている。伝送線路12P,12Mの間には、ダイオード37P及びコンデンサ38Pの直列回路(昇圧手段,検知部)が接続されており、両者の共通接続点は、ダイオード39P(昇圧手段,検知部)を介してFET33P’のゲートに接続されている。そして、FET33M’側についても対称に構成されている。
図13は本発明の第8実施例であり、受信装置31Dが備えるインピーダンス制御回路32Dの構成を示す。インピーダンス制御回路32Dは、分圧回路(基準電圧生成手段)41,電圧ホロア42,減算回路(電位差出力手段)43,比較回路(比較手段)44(これらは、検知部を構成する)を備えている。尚、分圧回路41及び電圧ホロア42は伝送線路12P側,12M側に共通の回路であり、減算回路43及び比較回路44は、伝送線路12P,12Mそれぞれの側に設けられている。以下では特に区別する必要がある場合を除き、符号に(P,M)は付さずに説明する。
図14は本発明の第9実施例を示すものである。第9実施例の受信装置61は、伝送線路12に流れる電流を検知し、検知した電流が所定のしきい値を超えた場合に伝送線路12のインピーダンスを変化させる。受信回路62は、伝送線路12P,12Mの間に接続される抵抗素子63a〜63dで構成される分圧抵抗回路(検知部,電圧変換手段)63を備えている。また、受信回路16は、例えばバンドギャップリファンレンス回路などを有して構成される中点電圧生成回路64を備えており、中点電圧生成回路64が生成した中点電圧Vrefは、分圧抵抗回路63を構成する抵抗素子63b及び63cの共通接続点に与えられている。
以上の構成において、FET33’,分圧抵抗回路63,中点電圧生成回路64,オフセット電圧源65,コンパレータ66及びNORゲート67は、インピーダンス制御回路(インピーダンス制御手段)68を構成している。
図15は本発明の第10実施例を示すものであり、第9実施例と異なる部分について説明する。第10実施例の受信装置71は、受信回路62とインピーダンス制御回路(インピーダンス制御手段,検知部)72とで構成されている。インピーダンス制御回路72は、FET33’(電圧変換素子,電圧変換手段)のオン電圧によって伝送線路12に流れる電流を検出するように構成されている。
コンパレータ77の反転入力端子には、中点電圧生成回路64が生成した中点電圧Vrefが与えられている。コンパレータ77は負論理出力であり、その出力端子は、FET33’のゲートに接続されている。以上の構成において、第1抵抗素子73,オペアンプ74,トランジスタ75,第2抵抗素子76は、増幅回路78(電圧変換手段)を構成している。
[V1=Von=R1・I]であり、その電流Iが第2抵抗素子76にほぼそのまま流れるので、第2抵抗素子76の端子電圧V2は[V2=R2・I]となる。そして、
[I=Von/R1]であるから、
V2=(R2/R1)・Von
となる。すなわち、コンパレータ77の非反転入力端子には、FET33’のオン電圧Vonを(R2/R1)倍に増幅した電圧が出力される。そして、コンパレータ77は、V2>Vrefになると出力レベルをハイからロウに変化させるので、FET33’はオンからオフに移行するようになる。
図16は本発明の第11実施例であり、第10実施例と異なる部分のみ説明する。第11実施例の受信装置71Aは、第10実施例のインピーダンス制御回路72が電圧変換素子にFET33’を用いたことに替えて、FET33’と直列に接続されるシャント抵抗素子79を電圧変換素子として用いるインピーダンス制御回路72(P,M_)Aを備えている。その他の構成は、第10実施例と同様である。したがって、第10実施例の増幅回路78について同様の置き換えを行ったものが、増幅回路78Aを構成している。
以上のように構成された第11実施例によれば、電圧変換素子に、FET33’と直列に接続されるシャント抵抗素子79を用いるので、第10実施例のようにFET33’のオン抵抗を用いた検知に比較すると、所定の抵抗値に基づいて電流検知を高い精度で行うことができる。
図17は本発明の第12実施例を示すものであり、第10実施例と異なる部分について説明する。第12実施例の受信装置71Bは、第10実施例のインピーダンス制御回路72の第1抵抗素子73に替えて、NチャネルMOSFET85(第2FET)を用いたインピーダンス制御回路72Bを備えている。FET85のゲート及びドレインは、FET33’(第1FET)のゲート及びドレインと共通に接続されており、FET85のソースはオペアンプ74の非反転入力端子に接続されている。
以上のように構成される第12実施例によれば、増幅回路78を構成する第1抵抗素子73に替えて、電流センス用のFET85を用いて増幅回路78Bを構成したので、第10実施例と同様の効果が得られる。
以降の第13〜第16実施例は、検知部が伝送線路12に流れる電流を検知する構成である第9〜第12実施例に対し、伝送線路12の電圧を検知する構成を加えることで、伝送線路12において伝送される電力を検知するように構成したものである。すなわち、第13実施例の受信装置91は、第9実施例のインピーダンス制御回路68(電流比較部)に、電圧比較部(検知部)92を加えたものとなっている。
この場合、電圧比較部92は、伝送線路12P,12Mの一方の電位を、他方の伝送線路12M,12Pの電位に対し所定のオフセット電位Vβを加えたものを比較用の基準電圧とするので、一方の伝送線路12P,12Mの電位が、他方の伝送線路12M,12Pの電位よりオフセット電位Vβ分を超えて上昇したことを検知できる。
図19は本発明の第14実施例を示すもので、第14実施例の受信装置91Aは、第10実施例のインピーダンス制御回路72(電流比較部)に、電圧比較部92を加えたものとなっている。ただし、コンパレータ77は正論理出力のコンパレータ77’に置き換わっており、コンパレータ77’の出力信号とコンパレータ94の出力信号とは、NANDゲート97を介してFET33’のゲートに与えられている。以上がインピーダンス制御回路98(インピーダンス制御手段,検知部)を構成している。
以上のように構成される第14実施例によれば、インピーダンス制御回路72は第10実施例と同様に動作し、電圧比較部92は第13実施例と同様に動作して、両者の比較結果をNANDゲート97を介すことで、論理積条件によりFET33’オン/オフを制御するので、第13実施例と同様の効果が得られる。
図20は本発明の第15実施例を示すもので、第15実施例の受信装置91Bは、第11実施例のインピーダンス制御回路72A(電流比較部)に、電圧比較部92を加えたものとなっている。コンパレータ77は、第14実施例と同様に正論理出力のコンパレータ77’に置き換わっており、コンパレータ77’の出力信号とコンパレータ94の出力信号とは、やはり第13実施例と同様に、NANDゲート97を介してFET33’のゲートに与えられている。以上がインピーダンス制御回路99(インピーダンス制御手段,検知部)を構成している。
以上のように構成される第15実施例によれば、インピーダンス制御回路72Aは第11実施例と同様に動作し、電圧比較部92は第13実施例と同様に動作して、両者の比較結果の論理積条件によりFET33’オン/オフを制御するので、第13実施例と同様の効果が得られる。
図21は本発明の第16実施例を示すもので、第16実施例の受信装置91Cは、第12実施例のインピーダンス制御回路72B(電流比較部)に、電圧比較部92を加えたものとなっており、その他の構成は第15実施例と同様である。以上がインピーダンス制御回路100(インピーダンス制御手段,検知部)を構成している。
以上のように構成される第16実施例によれば、インピーダンス制御回路72Bは第12実施例と同様に動作し、電圧比較部92は第13実施例と同様に動作して、両者の比較結果の論理積条件によりFET33’オン/オフを制御するので、第13実施例と同様の効果が得られる。
図22乃至図24は本発明の第17実施例を示すものである。第17実施例の受信装置101は、第5実施例の図10に示す構成に、過電圧保護素子として、NチャネルMOSFET102(P,M:第1FET)及び103(P,M:第2FET)を追加したものである。FET102のドレインは伝送線路12に接続されており、FET102及び103のソースは共通に接続されている。
ただし、FET102については、2つのn型層108の1つに対応する第1ドレインが伝送線路12に接続されており、もう1つのn型層108に対応する第2ドレイン(M)が、上述したようにFET33のドレインに接続されている。
そして、FET33とFET102,103とを、互いに絶縁材料で分離された領域に形成するので、各素子間の耐圧を向上させて、過電圧が印加された場合の絶縁破壊を防止することができる。
図25は本発明の第18実施例を示すものであり、第17実施例と異なる部分について説明する。図25は、第17実施例の図24相当図であり、第18実施例の受信装置111では、過電圧保護用素子を、FET102及び103からダイオード112(第1ダイオード)及び113(第2ダイオード)に置き換えたものである。図25に示すダイオード112及び113は、第17実施例におけるFET102及び103の構造からゲート電極を取り除いたものであり、ドレインがカソード,ソースがアノードに対応している。
以上のように第18実施例によれば、過電圧保護用素子を、アノードが共通に接続されるダイオード112及び113で構成したので、伝送線路12に過電圧が印加されるとダイオード112がブレークダウンして、サージ電流をグランドに流すことができ、FET33や受信回路16を過電圧より保護することができる。
FETのON抵抗を、インピーダンス素子として利用しても良い。
第5〜第13実施例を、他方の信号線がグランドとなり、信号線−グランド間で伝送を行うシングルエンド型の伝送線路に適用しても良い。
昇圧手段は、第7実施例に示すものに限ることはない。
FETは、PチャネルMOSFETを用いても良い。
また、増幅回路についても、第10実施例に示すものに限ることはない。
第17実施例において、FET102及び103のゲートをソースに接続しても良く、抵抗素子を介してソースに接続しても良い。
第17,第18実施例を、第6〜第16実施例に適用しても良い。
過電流バイパス端子はグランドに接続するものに限らず、電源のような低インピーダンスのラインに接続しても良い。
過電圧保護用素子は、LDMOSFETに限ることなく、DMOSFETで構成しても良い。
車載LANに限ることなく、有線伝送路を用いて通信を行うものであれば適用することができる。
Claims (15)
- 伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるFETを備え、
前記FETは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記FETがデプレッション型であり、ソースが前記受信回路側に接続され、
前記FETのゲートは、当該FETが挿入されている信号線とは異なる信号線若しくはグランドに接続されることを特徴とする受信装置。 - 伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるFETを備え、
前記FETは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記FETがエンハンスメント型であり、ソースが前記受信回路側に接続され、
前記FETのゲートは、ダイオードを介して当該FETが挿入されている信号線とは異なる信号線若しくはグランドに接続されると共に、抵抗素子を介してドレインに接続されることを特徴とする受信装置。 - 伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電圧を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるFETを備え、
前記FETは、前記検知部によって検知される前記受信信号の電圧がしきい値以下の時にオン状態、しきい値を超えるとオフ状態に移行し、
前記FETがエンハンスメント型であり、ソースが前記受信回路側に接続され、
前記FETのゲートは、ダイオードを介して当該FETが挿入されている信号線とは異なる信号線若しくはグランドに接続され、
前記ゲートに対して、前記伝送線路に発生する電圧を昇圧して印加するための昇圧手段を備えることを特徴とする受信装置。 - 前記昇圧手段は、前記伝送線路を構成する信号線間に接続されるダイオード及びコンデンサからなる直列回路と、この直列回路の共通接続点と、前記ゲートとの間に接続されるダイオードとで構成されることを特徴とする請求項3記載の受信装置。
- 伝送線路を介して送信された信号を受信する受信回路と、
受信信号の電流を検知部により検知することで、検知対象の変化に応じて、前記受信信号を反射させるように入力インピーダンスを変化させるインピーダンス制御手段とで構成され、
前記インピーダンス制御手段は、前記伝送線路の信号線に挿入されるFETを備え、
前記検知部は、基準電圧を生成する基準電圧生成手段と、前記伝送線路に流れる電流を電圧に変換する電圧変換手段と、この電圧変換手段により変換された電圧と、前記基準電圧とを比較する比較回路とで構成され、
前記FETのゲートには、前記比較回路の出力信号が与えられ、
前記電圧変換手段は、前記伝送線路に流れる電流を電圧に変換する電圧変換素子と、この電圧変換素子により変換された電圧を増幅して出力する増幅回路で構成され、
前記電圧変換素子に、前記FETを用いたことを特徴とする受信装置。 - 前記増幅回路は、
前記電圧変換素子の低電位側端子に反転入力端子が接続され、高電位側端子に第1抵抗素子を介して非反転入力端子が接続されるオペアンプと、
ベース,コレクタが前記オペアンプの出力端子,非反転入力端子に接続され、エミッタが第2抵抗素子を介してグランドに接続されるトランジスタとを備え、
前記第2抵抗素子の端子電圧が、増幅出力となることを特徴とする請求項5記載の受信装置。 - 前記電圧変換素子に、前記FETを用い、
前記増幅回路の前記第1抵抗素子を、ドレイン及びゲートが前記FETと共通に接続され、ソースが前記オペアンプの非反転入力端子に接続されるFETに置き換えたことを特徴とする請求項6記載の受信装置。 - 前記検知部は、前記伝送線路の信号線の電位と基準電圧とを比較として、比較結果を出力する電圧比較部を備え、
前記伝送線路に流れる電流に基づく比較結果と、前記電圧比較部による比較結果との論理積条件信号を、前記FETのゲートに出力することを特徴とする請求項5乃至7の何れかに記載の受信装置。 - 前記電圧比較部は、前記伝送線路の一方の信号線の電位を、他方の信号線の電位若しくはグランド電位に対して所定のオフセット電位を加えたものを前記基準電圧として比較することを特徴とする請求項8記載の受信装置。
- 前記伝送線路の信号線と、この信号線に挿入されるFETとの間に配置され、
前記信号線を介して伝送される通常の信号を、前記FET側に伝達させる信号伝送端子と、
電源若しくはグランドに接続される過電流バイパス端子とを有し、
前記信号線に過電圧が印加されると、前記信号線と前記過電流バイパス端子とを導通させるように動作する過電圧保護用素子を備えたことを特徴とする請求項1乃至9の何れかに記載の受信装置。 - 前記過電圧保護用素子は、D(Defused)MOSFET,LD(Laterally Defused)MOSFET,ダイオードの何れかで構成されることを特徴とする請求項10記載の受信装置。
- 前記過電圧保護用素子は、直列に接続される第1及び第2FETにより構成され、
前記第1FETは、当該FETの形成領域をなす基板層を介して接続されている第1,第2ドレインを有し、
前記第1及び第2FETのソースが共通に接続され、前記第1FETの第1ドレインが前記信号線に接続されると共に、前記第2FETのドレインが前記過電流バイパス端子となり、
前記第1FETの第2ドレインが前記信号伝送端子となることを特徴とする請求項10記載の受信装置。 - 前記第1及び第2FETのゲートを、オープン状態にしたことを特徴とする請求項12記載の受信装置。
- 前記過電圧保護用素子は、アノードが共通に接続される第1及び第2ダイオードにより構成され、
前記第1ダイオードは、当該ダイオードの形成領域をなす基板層を介して接続されている第1,第2カソードを有し、
前記第1ダイオードの第1カソードが前記信号線に接続されると共に前記第2カソードが前記信号伝送端子となり、前記第2ダイオードのカソードが前記過電流バイパス端子となることを特徴とする請求項10記載の受信装置。 - 前記インピーダンス制御手段を構成するFETと、前記過電圧保護用素子とは、互いに絶縁材料によって分離された領域に形成されていることを特徴とする請求項10乃至14の何れかに記載の受信装置。
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