JPH07288438A - 受信信号のａｇｃ回路 - Google Patents
受信信号のａｇｃ回路Info
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- JPH07288438A JPH07288438A JP7721194A JP7721194A JPH07288438A JP H07288438 A JPH07288438 A JP H07288438A JP 7721194 A JP7721194 A JP 7721194A JP 7721194 A JP7721194 A JP 7721194A JP H07288438 A JPH07288438 A JP H07288438A
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- Control Of Amplification And Gain Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 データ伝送における受信信号のピ−ク検出に
よるＡＧＣ回路に関し、回路規模が小さく、回路の消費
電力が少ない受信信号のピ−ク検出のＡＧＣ回路の実現
を目的とする。 【構成】 受信入力信号INのピ- ク値の検出電圧をＰチ
ャネルの第１のＦＥＴPのゲートG へ入力し該ゲートG
への入力電圧の値により制御されるドレイン−ソース間
のチャネル抵抗ＲD を、受信入力信号INをゲートG へ入
力し直線増幅するＮチャネルの第２のＦＥＴN のドレイ
ンに外付の可変の負荷抵抗とすることで、第２のＦＥＴ
N のゲート入力に対するドレイン出力の比の利得Ａv を
変化させ、其のドレインD N から一定振幅の出力信号OU
T を得るようにＡＧＣ部を構成する。
よるＡＧＣ回路に関し、回路規模が小さく、回路の消費
電力が少ない受信信号のピ−ク検出のＡＧＣ回路の実現
を目的とする。 【構成】 受信入力信号INのピ- ク値の検出電圧をＰチ
ャネルの第１のＦＥＴPのゲートG へ入力し該ゲートG
への入力電圧の値により制御されるドレイン−ソース間
のチャネル抵抗ＲD を、受信入力信号INをゲートG へ入
力し直線増幅するＮチャネルの第２のＦＥＴN のドレイ
ンに外付の可変の負荷抵抗とすることで、第２のＦＥＴ
N のゲート入力に対するドレイン出力の比の利得Ａv を
変化させ、其のドレインD N から一定振幅の出力信号OU
T を得るようにＡＧＣ部を構成する。
Description
【０００１】
【産業上の利用分野】本発明はデータ伝送に係り、特に
レベル変動する受信信号のピ−ク値を検出して、入力信
号を増幅する増幅器の利得を自動的に制御して、一定振
幅の出力信号を得る受信信号のＡＧＣ回路に関する。
レベル変動する受信信号のピ−ク値を検出して、入力信
号を増幅する増幅器の利得を自動的に制御して、一定振
幅の出力信号を得る受信信号のＡＧＣ回路に関する。
【０００２】
【従来の技術】従来のデータ伝送における受信信号のＡ
ＧＣ回路の構成は、図３に示す如く、レベル変動する受
信入力信号INを可変利得増幅器AMP にて増幅し一定振幅
の出力信号OUTを得るために、其の変動する入力レベル
に対する出力信号OUTのＨレベルに対しては、該Ｈレベ
ルを参照値の電池E1を加えた可変レベルの閾値として比
較し比較誤差の交流分を取り出すＡＣ用の比較回路ACco
mp2 と、其の出力のピ−ク値を検出するダイオード DA
とコンデンサ CA のピ−ク検出器と、其の出力のピ−ク
値を一定レベルの参照値ref A と比較する比較回路ACco
mp1とから成り、其の比較回路ACcomp1 の出力の差信号
ΔACを前記可変利得増幅器AMP の可変利得を制御する制
御信号としてフィードバックするＡＣ信号のＡＧＣフィ
ードバック系を持つ。又、其の変動する出力信号OUTの
Ｌレベルに対しては、該Ｌレベルを参照値の電池E2を加
えた可変レベルの閾値として比較し比較誤差の直流分を
取り出すＤＣ用の比較回路DCcomp2 と、其の出力のピ−
ク値を検出するダイオード D D とコンデンサ CD のピ−
ク検出器と、其の出力を一定レベルの参照値ref D と比
較する比較回路DCcomp1から成り、其の比較回路DCcomp1
の出力の差信号ΔDCを、前記可変利得増幅器AMP の出
力の直流成分を制御する制御信号としてフィードバック
するＤＣフィードバック系を持つ構成となっていた。
ＧＣ回路の構成は、図３に示す如く、レベル変動する受
信入力信号INを可変利得増幅器AMP にて増幅し一定振幅
の出力信号OUTを得るために、其の変動する入力レベル
に対する出力信号OUTのＨレベルに対しては、該Ｈレベ
ルを参照値の電池E1を加えた可変レベルの閾値として比
較し比較誤差の交流分を取り出すＡＣ用の比較回路ACco
mp2 と、其の出力のピ−ク値を検出するダイオード DA
とコンデンサ CA のピ−ク検出器と、其の出力のピ−ク
値を一定レベルの参照値ref A と比較する比較回路ACco
mp1とから成り、其の比較回路ACcomp1 の出力の差信号
ΔACを前記可変利得増幅器AMP の可変利得を制御する制
御信号としてフィードバックするＡＣ信号のＡＧＣフィ
ードバック系を持つ。又、其の変動する出力信号OUTの
Ｌレベルに対しては、該Ｌレベルを参照値の電池E2を加
えた可変レベルの閾値として比較し比較誤差の直流分を
取り出すＤＣ用の比較回路DCcomp2 と、其の出力のピ−
ク値を検出するダイオード D D とコンデンサ CD のピ−
ク検出器と、其の出力を一定レベルの参照値ref D と比
較する比較回路DCcomp1から成り、其の比較回路DCcomp1
の出力の差信号ΔDCを、前記可変利得増幅器AMP の出
力の直流成分を制御する制御信号としてフィードバック
するＤＣフィードバック系を持つ構成となっていた。
【０００３】
【発明が解決しようとする課題】従来の受信信号のＡＧ
Ｃ回路は、上記の如く、レベル変動する受信入力信号IN
のＨレベルに対しては、可変利得増幅器AMP のＡＣ分の
可変利得を制御するＡＧＣフィードバック系を持ち、Ｌ
レベルに対しては可変利得増幅器AMP のＤＣ分を制御す
るＤＣフィードバック系を持つ構成となっていたので、
回路規模が大きい。回路の消費電力が多い等の問題
点があった。本発明の目的は、回路規模が小さく、回路
の消費電力が少ない受信信号のＡＧＣ回路を実現するこ
とにある。
Ｃ回路は、上記の如く、レベル変動する受信入力信号IN
のＨレベルに対しては、可変利得増幅器AMP のＡＣ分の
可変利得を制御するＡＧＣフィードバック系を持ち、Ｌ
レベルに対しては可変利得増幅器AMP のＤＣ分を制御す
るＤＣフィードバック系を持つ構成となっていたので、
回路規模が大きい。回路の消費電力が多い等の問題
点があった。本発明の目的は、回路規模が小さく、回路
の消費電力が少ない受信信号のＡＧＣ回路を実現するこ
とにある。
【０００４】
【課題を解決するための手段】この目的達成のための本
発明の基本構成は、電界効果トランジスタＦＥＴの持つ
特性を利用して、Ｐチャネルの第１のＦＥＴP (3-1) の
ゲートG へ入力する電圧値により制御されるドレイン−
ソース間の可変のチャネル抵抗ＲD を、受信入力信号IN
をゲートG へ入力し直線増幅するＮチャネルの第２のＦ
ＥＴN (3-2)の負荷抵抗として、ゲート入力に対するド
レイン出力の比の利得を変化させる事により、一定振幅
の出力信号を得るようにＡＧＣ部(3)を構成するフイー
ドフォワード型のＡＧＣ回路とする。即ち、図１の原理
的な構成図を参照し、受信入力信号(IN)のピーク値を検
出して該ピーク値に対応する検出電圧を出力するピーク
値検出手段(1) と、該検出電圧を入力し該検出電圧に対
応して抵抗値を変化させる可変抵抗手段(3-1) と、該可
変抵抗手段を負荷抵抗として前記受信入力信号(IN)を増
幅する利得可変の増幅手段(3-2) とを具えるように構成
する。具体的には、受信入力信号INを検波したＤＣレベ
ルを基準として正側のＨレベルのピーク値Vpを検出する
ピーク検出回路(1) と、其の出力のピーク値Vpを反転増
幅する反転アンプAmp(2)と、該反転アンプ (2)の出力の
負電圧をゲート入力とし其のドレイン- ソース間のチャ
ネル抵抗が制御されるＰチャネルＦＥＴP (3-1)と、該
受信入力信号INの電圧をゲートに入力し、前記Ｐチャネ
ルＦＥＴP のチャネル抵抗を、其のドレインに外付の負
荷抵抗として増幅するＮチャネルＦＥＴN (3-2)とから
なるＡＧＣ部(3) とを具え、該ＰチャネルＦＥＴP (3-
1) とＮチャネルＦＥＴN(3-2)の両方のドレインD1,D2を
直結した直結点から直流カットのコンデンサＣを通して
外部へ一定振幅の出力信号OUTを出力するように構成す
る。
発明の基本構成は、電界効果トランジスタＦＥＴの持つ
特性を利用して、Ｐチャネルの第１のＦＥＴP (3-1) の
ゲートG へ入力する電圧値により制御されるドレイン−
ソース間の可変のチャネル抵抗ＲD を、受信入力信号IN
をゲートG へ入力し直線増幅するＮチャネルの第２のＦ
ＥＴN (3-2)の負荷抵抗として、ゲート入力に対するド
レイン出力の比の利得を変化させる事により、一定振幅
の出力信号を得るようにＡＧＣ部(3)を構成するフイー
ドフォワード型のＡＧＣ回路とする。即ち、図１の原理
的な構成図を参照し、受信入力信号(IN)のピーク値を検
出して該ピーク値に対応する検出電圧を出力するピーク
値検出手段(1) と、該検出電圧を入力し該検出電圧に対
応して抵抗値を変化させる可変抵抗手段(3-1) と、該可
変抵抗手段を負荷抵抗として前記受信入力信号(IN)を増
幅する利得可変の増幅手段(3-2) とを具えるように構成
する。具体的には、受信入力信号INを検波したＤＣレベ
ルを基準として正側のＨレベルのピーク値Vpを検出する
ピーク検出回路(1) と、其の出力のピーク値Vpを反転増
幅する反転アンプAmp(2)と、該反転アンプ (2)の出力の
負電圧をゲート入力とし其のドレイン- ソース間のチャ
ネル抵抗が制御されるＰチャネルＦＥＴP (3-1)と、該
受信入力信号INの電圧をゲートに入力し、前記Ｐチャネ
ルＦＥＴP のチャネル抵抗を、其のドレインに外付の負
荷抵抗として増幅するＮチャネルＦＥＴN (3-2)とから
なるＡＧＣ部(3) とを具え、該ＰチャネルＦＥＴP (3-
1) とＮチャネルＦＥＴN(3-2)の両方のドレインD1,D2を
直結した直結点から直流カットのコンデンサＣを通して
外部へ一定振幅の出力信号OUTを出力するように構成す
る。
【０００５】
【作用】本発明では、データ伝送路からのレベル変動す
る受信入力信号INは、ピーク検出回路(1) とＡＧＣ部
(3) のＮチャネルＦＥＴN (3-2) とに入力される。先
ず、受信入力信号INは，ピーク検出回路(1) にて，検波
されＤＣレベルを基準として正のＨレベルのピーク値Vp
を検出する。其の出力のピーク値Vpは、次段の反転アン
プAMP(2)で反転増幅され、出力の負電圧を最終段のＡＧ
Ｃ部(3) のゲインコントロール用トランジスタであるＰ
チャネルの第１ＦＥＴP のゲートG P に入力し其のドレ
イン- ソース間のチャネル抵抗が制御される。このＰチ
ャネルＦＥＴPのドレインD P は、受信入力信号INの増
幅用のＮチャネルの第２ＦＥＴN のドレインD N に直結
されていて其の負荷抵抗として動作し、其の直結点から
コンデンサＣにより直流カットされ、受信入力信号INの
変化分に対応するＦＥＴN のドレインD N からの出力電
圧の変化分ΔV D を出力する。
る受信入力信号INは、ピーク検出回路(1) とＡＧＣ部
(3) のＮチャネルＦＥＴN (3-2) とに入力される。先
ず、受信入力信号INは，ピーク検出回路(1) にて，検波
されＤＣレベルを基準として正のＨレベルのピーク値Vp
を検出する。其の出力のピーク値Vpは、次段の反転アン
プAMP(2)で反転増幅され、出力の負電圧を最終段のＡＧ
Ｃ部(3) のゲインコントロール用トランジスタであるＰ
チャネルの第１ＦＥＴP のゲートG P に入力し其のドレ
イン- ソース間のチャネル抵抗が制御される。このＰチ
ャネルＦＥＴPのドレインD P は、受信入力信号INの増
幅用のＮチャネルの第２ＦＥＴN のドレインD N に直結
されていて其の負荷抵抗として動作し、其の直結点から
コンデンサＣにより直流カットされ、受信入力信号INの
変化分に対応するＦＥＴN のドレインD N からの出力電
圧の変化分ΔV D を出力する。
【０００６】一般に、ＦＥＴのゲートG への入力電圧Vi
n の変化分ΔVin をΔV G とし、ドレインD からの出力
電圧Voutの変化分ΔVoutをΔV D とし、ドレインD の外
付抵抗ＲD に流れる電流ＩD の変化分をΔｉD として、
ソースS の外付抵抗 RS ′及び内部抵抗r の和ＲS に流
れる電流ＩS の変化分をΔｉS とし、ソースS の電圧V
S の変化分をΔV S とすると、ＦＥＴの特性により、Δ
V G ＝ΔV S,ΔｉD ＝ΔｉS であるので、 ΔｉS ＝ΔV S ／ＲS ＝ΔV G ／ＲS ΔV D ＝ΔｉD ・ＲD ＝ΔｉS ・ＲD ＝（ΔV G ／
ＲS ）・ＲD 従って、ゲートG への入力電圧の変化分ΔVin に対する
ドレインD からの出力電圧の変化分ΔVoutの比である電
圧利得Ａv は、次式の様になる。
n の変化分ΔVin をΔV G とし、ドレインD からの出力
電圧Voutの変化分ΔVoutをΔV D とし、ドレインD の外
付抵抗ＲD に流れる電流ＩD の変化分をΔｉD として、
ソースS の外付抵抗 RS ′及び内部抵抗r の和ＲS に流
れる電流ＩS の変化分をΔｉS とし、ソースS の電圧V
S の変化分をΔV S とすると、ＦＥＴの特性により、Δ
V G ＝ΔV S,ΔｉD ＝ΔｉS であるので、 ΔｉS ＝ΔV S ／ＲS ＝ΔV G ／ＲS ΔV D ＝ΔｉD ・ＲD ＝ΔｉS ・ＲD ＝（ΔV G ／
ＲS ）・ＲD 従って、ゲートG への入力電圧の変化分ΔVin に対する
ドレインD からの出力電圧の変化分ΔVoutの比である電
圧利得Ａv は、次式の様になる。
【０００７】 Ａv ＝ΔVout／ΔVin ＝ΔV D ／ΔV G ＝（ΔV G ／ＲS ）・ＲD ／ΔV G ＝ＲD ／ＲS ＝ＲD ／（ RS ′＋ｒ） ─────────────────── 本発明のＡＧＣ回路は、受信入力信号INのピーク値Vpに
対応する反転アンプ(2)の出力の負電圧を、其のゲートG
P の入力電圧とし、該ゲートG P の入力電圧に制御さ
れるＡＧＣ部(3) の第１のＦＥＴP (3-1) のソースS P
- ドレインD P間の変化するチャネル抵抗を、受信入力
信号INをゲートG N に入力して直線増幅する第２のＦＥ
ＴN (3-2)の負荷となるドレインD N の外付抵抗ＲD と
して、式における利得Ａv を変化させて、受信入力信
号INの変化分を入力信号INとして一定振幅の出力信号OU
T を得る。
対応する反転アンプ(2)の出力の負電圧を、其のゲートG
P の入力電圧とし、該ゲートG P の入力電圧に制御さ
れるＡＧＣ部(3) の第１のＦＥＴP (3-1) のソースS P
- ドレインD P間の変化するチャネル抵抗を、受信入力
信号INをゲートG N に入力して直線増幅する第２のＦＥ
ＴN (3-2)の負荷となるドレインD N の外付抵抗ＲD と
して、式における利得Ａv を変化させて、受信入力信
号INの変化分を入力信号INとして一定振幅の出力信号OU
T を得る。
【０００８】すなわち、受信入力信号INとして大振幅信
号が入力した時は、ピーク検出回路(1) と反転アンプ
(2)とを経て、ＡＧＣ部(3) の第１のＦＥＴP (3-1) の
ゲートGP へ入力する負電圧が大きくなり該ゲートG P
の電位V G が下がる為、該第１のＦＥＴP のソース- ド
レイン間の抵抗（チャネル抵抗）が下がり、結果として
第２のＦＥＴN (3-2) のゲート入力ΔV G に対するドレ
イン出力ΔV D の比である利得Ａv が落ちる。
号が入力した時は、ピーク検出回路(1) と反転アンプ
(2)とを経て、ＡＧＣ部(3) の第１のＦＥＴP (3-1) の
ゲートGP へ入力する負電圧が大きくなり該ゲートG P
の電位V G が下がる為、該第１のＦＥＴP のソース- ド
レイン間の抵抗（チャネル抵抗）が下がり、結果として
第２のＦＥＴN (3-2) のゲート入力ΔV G に対するドレ
イン出力ΔV D の比である利得Ａv が落ちる。
【０００９】同様に、受信入力信号INとして小振幅信号
が入力した時は、第１のＦＥＴP (3-1)のゲートG P の
電位V G が上がる為、其のドレイン- ソース間のチャネ
ル抵抗が上がり、第２のＦＥＴN (3-2) の利得Ａv が上
がる。
が入力した時は、第１のＦＥＴP (3-1)のゲートG P の
電位V G が上がる為、其のドレイン- ソース間のチャネ
ル抵抗が上がり、第２のＦＥＴN (3-2) の利得Ａv が上
がる。
【００１０】ＡＧＣ部(3) のゲインコントロール用の第
１のＦＥＴP のドレインD P と受信入力信号INの増幅用
の第２のＦＥＴN のドレインD N との接続点の直流電位
は、各ＦＥＴのゲートG への入力電圧の値によって、各
のソースS - ドレインD 間のチャネル電流ＩD による各
電圧降下が変わる為に、変化してしまう。そこでコンデ
ンサＣにより直流分をカットし、変化分ΔV D のみを出
力信号OUT とするようにする。
１のＦＥＴP のドレインD P と受信入力信号INの増幅用
の第２のＦＥＴN のドレインD N との接続点の直流電位
は、各ＦＥＴのゲートG への入力電圧の値によって、各
のソースS - ドレインD 間のチャネル電流ＩD による各
電圧降下が変わる為に、変化してしまう。そこでコンデ
ンサＣにより直流分をカットし、変化分ΔV D のみを出
力信号OUT とするようにする。
【００１１】
【実施例】図２は本発明の実施例を示し、 P型MOSFET(T
P1) と N型MOSFET(TN1)の１組が相補接続（Ｃ−ＭＯ
Ｓ）された直線増幅器の２組が互に差動的に動作する低
消費電力の差動対型ＦＥＴのＡＧＣ部を用いた受信信号
のピ−ク検出のＡＧＣ回路の実施例の構成を示す。図中
のは受信入力信号INのピーク検出回路(1) 、は該ピ
ーク検出回路(1) の出力のピーク値を入力し A/D変換し
た後に予めメモリに書き込まれている適正値とし，D/A
変換して出力するＣＰＵ(2) 、は P型MOSFETのTP1 と
N型MOSFETのTN1 のＣ−ＭＯＳの直線増幅器の２組(TP
1,TN1とTP2,TN2)が、受信入力信号INに対し互に差動的
に動作する差動対型ＦＥＴのＡＧＣ部(3)である。ＡＧ
Ｃ部のゲインコントロール（負荷抵抗）用の第１トラ
ンジスタとしてはＰチャネル(TP1,TP2) のＣ−ＭＯＳの
ＦＥＴを使用し、入力信号の増幅用の第２トランジスタ
にはＰチャネル(TN1,TN2) のＣ−ＭＯＳのＦＥＴを使用
する。TN3 は前記(TP1,TP2) と(TN1,TN2) に電流を供給
する電流源である。そして(TP1,TP2)のソースS,ドレイ
ンD 間のチャネル抵抗が所要のドレイン抵抗ＲD となる
様に、例えば、チャネル長600,チャネル幅1.28が定めら
れ、(TN1,TN2) のドレイン抵抗ＲD や内部抵抗r を所要
値とする様に、チャネル長700,チャネル幅1.20が定めら
れ、TN3 のチャネル長115,チャネル幅1.20が定められ
る。そして、入力信号増幅用TN1,TN2 には、正転増幅器
としてTN2 のゲートG に参照用の直流電圧+E0 が入力さ
れる。そして図２の下部の「入力信号」の様な、受信入
力信号INが入力して、本発明のＡＧＣ回路により「出力
信号」の様な、出力信号OUT が得られる場合について、
その動作を説明する。先ず、図２の「入力信号」が入力
すると、ピーク検出回路により、其のＤＣレベル3.00
を基準としたピーク値3.01,3.03〜3.08を各タイムスロ
ット毎に検出し、その出力のアナログのピーク値をＣ
ＰＵに入力する。ＣＰＵは、この入力のアナログのピ
ーク値を A/D変換した後に予めメモリに書き込まれてあ
る入力値に対する出力の適正値とする利得Ａvを決定す
る。即ち、入力信号の第１スロットの変化値3.01−3.00
=0.01 に対しては、出力信号の変化値0.1 −0.0=0.1 と
なる様に、利得Ａv=0.1/0.01=10 を定める。入力信号の
第２スロットの変化値3.03−3.00=0.03 に対しては出力
信号の変化値0.1 となる様に利得Ａv=0.1/0.03=3.33 を
定める。入力信号の第３スロットの変化値3.06−3.00=
0.06 に対しては出力信号の変化値0.1 となる様に利得
Ａv=0.1/0.06=1.67 を定める等々。この様に、ＣＰＵ
が予めメモリに書き込んである入力値に対する適正な出
力値を得る利得Ａv を算出した後、D/A 変換して、Ａ
ＧＣ部のゲインコントロール（負荷抵抗）用の第１トラ
ンジスタTP1,TP2 の各ゲートへ必要な電圧を出力する。
ＡＧＣ部の第１トランジスタTP1,TP2 は、其の各ゲー
ト電位V G が変わる為、其のTP1,TP2 の各ソースからド
レインへのチャネル抵抗が変化し、この事により、入力
信号INの増幅用の第２トランジスタTN1,TN2 の負荷抵抗
であるドレインの外付抵抗ＲD が変わる。その結果とし
て、受信入力信号INが入力するＡＧＣ部の第２トラン
ジスタ(TN1,TN2) のゲートへの入力電圧（変化分）に対
するドレインからの出力電圧（変化分）の比の利得Ａv
は、ＣＰＵにより制御されて、第２トランジスタ(TN
1,TN2) のゲートの入力信号INに対するドレインからの
出力信号OUT の振幅は常に一定となる。
P1) と N型MOSFET(TN1)の１組が相補接続（Ｃ−ＭＯ
Ｓ）された直線増幅器の２組が互に差動的に動作する低
消費電力の差動対型ＦＥＴのＡＧＣ部を用いた受信信号
のピ−ク検出のＡＧＣ回路の実施例の構成を示す。図中
のは受信入力信号INのピーク検出回路(1) 、は該ピ
ーク検出回路(1) の出力のピーク値を入力し A/D変換し
た後に予めメモリに書き込まれている適正値とし，D/A
変換して出力するＣＰＵ(2) 、は P型MOSFETのTP1 と
N型MOSFETのTN1 のＣ−ＭＯＳの直線増幅器の２組(TP
1,TN1とTP2,TN2)が、受信入力信号INに対し互に差動的
に動作する差動対型ＦＥＴのＡＧＣ部(3)である。ＡＧ
Ｃ部のゲインコントロール（負荷抵抗）用の第１トラ
ンジスタとしてはＰチャネル(TP1,TP2) のＣ−ＭＯＳの
ＦＥＴを使用し、入力信号の増幅用の第２トランジスタ
にはＰチャネル(TN1,TN2) のＣ−ＭＯＳのＦＥＴを使用
する。TN3 は前記(TP1,TP2) と(TN1,TN2) に電流を供給
する電流源である。そして(TP1,TP2)のソースS,ドレイ
ンD 間のチャネル抵抗が所要のドレイン抵抗ＲD となる
様に、例えば、チャネル長600,チャネル幅1.28が定めら
れ、(TN1,TN2) のドレイン抵抗ＲD や内部抵抗r を所要
値とする様に、チャネル長700,チャネル幅1.20が定めら
れ、TN3 のチャネル長115,チャネル幅1.20が定められ
る。そして、入力信号増幅用TN1,TN2 には、正転増幅器
としてTN2 のゲートG に参照用の直流電圧+E0 が入力さ
れる。そして図２の下部の「入力信号」の様な、受信入
力信号INが入力して、本発明のＡＧＣ回路により「出力
信号」の様な、出力信号OUT が得られる場合について、
その動作を説明する。先ず、図２の「入力信号」が入力
すると、ピーク検出回路により、其のＤＣレベル3.00
を基準としたピーク値3.01,3.03〜3.08を各タイムスロ
ット毎に検出し、その出力のアナログのピーク値をＣ
ＰＵに入力する。ＣＰＵは、この入力のアナログのピ
ーク値を A/D変換した後に予めメモリに書き込まれてあ
る入力値に対する出力の適正値とする利得Ａvを決定す
る。即ち、入力信号の第１スロットの変化値3.01−3.00
=0.01 に対しては、出力信号の変化値0.1 −0.0=0.1 と
なる様に、利得Ａv=0.1/0.01=10 を定める。入力信号の
第２スロットの変化値3.03−3.00=0.03 に対しては出力
信号の変化値0.1 となる様に利得Ａv=0.1/0.03=3.33 を
定める。入力信号の第３スロットの変化値3.06−3.00=
0.06 に対しては出力信号の変化値0.1 となる様に利得
Ａv=0.1/0.06=1.67 を定める等々。この様に、ＣＰＵ
が予めメモリに書き込んである入力値に対する適正な出
力値を得る利得Ａv を算出した後、D/A 変換して、Ａ
ＧＣ部のゲインコントロール（負荷抵抗）用の第１トラ
ンジスタTP1,TP2 の各ゲートへ必要な電圧を出力する。
ＡＧＣ部の第１トランジスタTP1,TP2 は、其の各ゲー
ト電位V G が変わる為、其のTP1,TP2 の各ソースからド
レインへのチャネル抵抗が変化し、この事により、入力
信号INの増幅用の第２トランジスタTN1,TN2 の負荷抵抗
であるドレインの外付抵抗ＲD が変わる。その結果とし
て、受信入力信号INが入力するＡＧＣ部の第２トラン
ジスタ(TN1,TN2) のゲートへの入力電圧（変化分）に対
するドレインからの出力電圧（変化分）の比の利得Ａv
は、ＣＰＵにより制御されて、第２トランジスタ(TN
1,TN2) のゲートの入力信号INに対するドレインからの
出力信号OUT の振幅は常に一定となる。
【００１２】本発明の実施例の受信信号のＡＧＣ回路と
しては、次の５パターンの構成が考えられる。 図１の様に，３段の回路で構成され、初段はピーク
検出回路(1),次段は反転アンプ(2),最終段はＡＧＣ部
(3) とする。ＡＧＣ部(3) は、其のゲインコントロール
用の第１トランジスタＦＥＴP のゲートに,反転アンプ
(2) からの出力電圧が入力され、入力信号の増幅用の第
２トランジスタＦＥＴN のゲートには, 受信入力信号IN
が入力され、第１トランジスタＦＥＴP のチャネル抵抗
を、第２トランジスタＦＥＴN のドレインの外付抵抗Ｒ
D として、其のドレインからＣカットで外部へ出力信号
OUT が出力される。
しては、次の５パターンの構成が考えられる。 図１の様に，３段の回路で構成され、初段はピーク
検出回路(1),次段は反転アンプ(2),最終段はＡＧＣ部
(3) とする。ＡＧＣ部(3) は、其のゲインコントロール
用の第１トランジスタＦＥＴP のゲートに,反転アンプ
(2) からの出力電圧が入力され、入力信号の増幅用の第
２トランジスタＦＥＴN のゲートには, 受信入力信号IN
が入力され、第１トランジスタＦＥＴP のチャネル抵抗
を、第２トランジスタＦＥＴN のドレインの外付抵抗Ｒ
D として、其のドレインからＣカットで外部へ出力信号
OUT が出力される。
【００１３】 の様に３段で構成されるが、初段
は、受信入力信号INを検波したＤＣレベルを基準とした
負側のボトム値V B を検出するボトム検出回路(1),次段
は初段の出力のボトム値V B を入力し非反転増幅する正
転アンプ(2),最終段はと同様のＡＧＣ部(3) とする。
は、受信入力信号INを検波したＤＣレベルを基準とした
負側のボトム値V B を検出するボトム検出回路(1),次段
は初段の出力のボトム値V B を入力し非反転増幅する正
転アンプ(2),最終段はと同様のＡＧＣ部(3) とする。
【００１４】 の構成にて、次段の反転アンプ(2)
を省略し、初段を受信入力信号INのピーク値を検出し反
転増幅し出力する反転ピーク検出回路(1) とし、其の初
段の反転ピーク検出回路(1) と最終段のＡＧＣ部(3) と
を直結することにより、ＡＧＣ回路を簡素化する。
を省略し、初段を受信入力信号INのピーク値を検出し反
転増幅し出力する反転ピーク検出回路(1) とし、其の初
段の反転ピーク検出回路(1) と最終段のＡＧＣ部(3) と
を直結することにより、ＡＧＣ回路を簡素化する。
【００１５】 の構成にて、次段の正転アンプ(2)
を省略し、初段のボトム検出回路(1)と最終段のＡＧＣ
部(3) とを直結することにより、ＡＧＣ回路を簡素化す
る。 の構成にて、反転アンプ又は正転アンプ
(2) の代りに、初段のピーク検出回路(1) の出力のピー
ク値を A/D変換し予めメモリに書き込んである適正値と
して D/A変換し出力するＣＰＵ(2) を用いる構成によ
り、より高精度で制御できる受信信号のピ−ク検出のＡ
ＧＣ回路とすることが出来る。
を省略し、初段のボトム検出回路(1)と最終段のＡＧＣ
部(3) とを直結することにより、ＡＧＣ回路を簡素化す
る。 の構成にて、反転アンプ又は正転アンプ
(2) の代りに、初段のピーク検出回路(1) の出力のピー
ク値を A/D変換し予めメモリに書き込んである適正値と
して D/A変換し出力するＣＰＵ(2) を用いる構成によ
り、より高精度で制御できる受信信号のピ−ク検出のＡ
ＧＣ回路とすることが出来る。
【００１６】
【発明の効果】以上説明した如く、本発明によれば、デ
ータ伝送において、レベル変動の有る受信入力信号をＡ
ＧＣにより一定レベルの出力信号に変換することを、小
型で低消費電力で低コストで実現できる効果が得られ
る。
ータ伝送において、レベル変動の有る受信入力信号をＡ
ＧＣにより一定レベルの出力信号に変換することを、小
型で低消費電力で低コストで実現できる効果が得られ
る。
【図１】 本発明の受信信号のＡＧＣ回路の基本構成を
示す原理図
示す原理図
【図２】 本発明の実施例の構成図と入力信号と出力信
号の波形図
号の波形図
【図３】 従来の受信信号のＡＧＣ回路の構成図
(1)は受信入力信号INのピーク検出回路、(2) は反転ア
ンプ又は正転アンプ、(3)はＡＧＣ部で (3-1)は其のゲ
インコントロール用の第１トランジスタのＰチャネルＦ
ＥＴP,(3-2) は受信入力信号INの直線増幅用の第２トラ
ンジスタのＮチャネルＦＥＴN,(3-3) は其の電流源であ
る。
ンプ又は正転アンプ、(3)はＡＧＣ部で (3-1)は其のゲ
インコントロール用の第１トランジスタのＰチャネルＦ
ＥＴP,(3-2) は受信入力信号INの直線増幅用の第２トラ
ンジスタのＮチャネルＦＥＴN,(3-3) は其の電流源であ
る。
Claims (6)
- 【請求項１】 受信入力信号(IN)のピーク値を検出して
該ピーク値に対応する検出電圧を出力するピーク値検出
手段(1) と、該検出電圧を入力し該検出電圧に対応して
抵抗値を変化させる可変抵抗手段(3-1) と、該可変抵抗
手段を負荷抵抗として前記受信入力信号(IN)を増幅する
利得可変の増幅手段(3-2) とを具えたことを特徴とする
受信信号のＡＧＣ回路。 - 【請求項２】 受信入力信号(IN)を検波したＤＣレベル
を基準として正側のＨレベルのピーク値(Vp)を検出する
ピーク検出回路(1) と、其の出力のピーク値(Vp)を反転
増幅する反転アンプ(2) と、該反転アンプの出力の負電
圧をゲート入力とし其のドレイン- ソース間のチャネル
抵抗が制御されるＰチャネルＦＥＴP(3-1) と、該受信
入力信号(IN)の電圧をゲートに入力し、該ＰチャネルＦ
ＥＴPのチャネル抵抗を、其のドレイン(DN ）に外付の
負荷抵抗として直線増幅するＮチャネルのＦＥＴN (3-
2)とからなるＡＧＣ部(3) とを具え、該ＰチャネルＦＥ
ＴP (3-1) とＮチャネルＦＥＴN (3-2)の両方のドレイ
ン(D1,D2)を直結した点から直流カットのコンデンサ(C)
を通して外部へ一定振幅の出力信号(OUT) を出力する
ことを特徴とする請求項１記載の受信信号のＡＧＣ回
路。 - 【請求項３】 前記のピーク検出回路(1) を、受信入力
信号(IN)を検波したＤＣレベルを基準として負側のＬレ
ベルのボトム値(VB ) を検出するボトム検出回路(1A)に
置換し、前記の反転アンプ(2) を、前段からの入力値を
非反転増幅する正転アンプ(2A)に置換することを特徴と
した請求項２記載の受信信号のＡＧＣ回路。 - 【請求項４】 前記の反転アンプ(2) を省略し、初段回
路を受信入力信号INのピーク値を検出し反転増幅し出力
する反転ピーク検出回路(1B)とし、其の初段の反転ピー
ク検出回路(1B)と最終段のＡＧＣ部(3) とを直結するこ
とを特徴とした請求項２記載の受信信号のＡＧＣ回路。 - 【請求項５】 前記の正転アンプ(2A)を省略し、初段回
路のボトム検出回路(1A)と最終段のＡＧＣ部(3) とを直
結すること特徴とした請求項３記載の受信信号のＡＧＣ
回路。 - 【請求項６】 前記の反転アンプ(2) を、初段回路のピ
ーク検出回路(1) の出力のピーク値を A/D変換し予めメ
モリに書き込んである適正値として D/A変換し出力する
ＣＰＵ(2A)に置換することを特徴とした請求項２記載の
受信信号のＡＧＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721194A JPH07288438A (ja) | 1994-04-15 | 1994-04-15 | 受信信号のａｇｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7721194A JPH07288438A (ja) | 1994-04-15 | 1994-04-15 | 受信信号のａｇｃ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07288438A true JPH07288438A (ja) | 1995-10-31 |
Family
ID=13627504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7721194A Withdrawn JPH07288438A (ja) | 1994-04-15 | 1994-04-15 | 受信信号のａｇｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07288438A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
-
1994
- 1994-04-15 JP JP7721194A patent/JPH07288438A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009260919A (ja) * | 2008-03-17 | 2009-11-05 | Nippon Soken Inc | 受信装置 |
| US8160531B2 (en) | 2008-03-17 | 2012-04-17 | Nippon Soken, Inc. | Receiving device for adjusting energy of a received signal sent over a transmission line |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010703 |