JP5385237B2 - レギュレータ回路 - Google Patents

Description

本発明は、入力電圧を所望の出力電圧に変換するレギュレータ回路に関する。

従来、出力トランジスタのゲートバイアスＶＧＡＴＥを制御することにより入力電圧を所望の出力電圧に変換するレギュレータ回路において、図１に示すような、出力電圧と出力トランジスタに流れる電流に基づいてゲートバイアスを制御する電流制限回路を有するレギュレータ回路が知られている（特許文献１参照）。

図１に示すレギュレータ回路は、出力トランジスタＭＰ１のゲートバイアスＶＧＡＴＥを制御することにより入力電圧を所望の出力電圧に変換するレギュレータ回路であって、正相入力ノードに入力される所定の基準電圧ＶＲＥＦと、逆相入力ノードに入力される当該出力電圧に対応した電圧値ＶＦＢとを差動増幅して、ゲートバイアスＶＧＡＴＥを正相出力ノードから出力する差動増幅回路と、当該差動増幅回路の逆相出力ノードに接続される電流制御回路とを備えるレギュレータ回路である。この電流制御回路は、出力トランジスタＭＰ１に流れる電流に比例した電流を流す電流検出トランジスタＭＰ２と、入力側が電流検出トランジスタＭＰ２のドレイン端に接続され、出力側が差動増幅回路の逆相出力ノードに接続されるカレントミラーとを有する。カレントミラーは、入力側のトランジスタＭＮ２と、出力側のトランジスタＭＮ３とで構成される。

次に図１に示す回路の動作を説明する。

図１に示すレギュレータ回路の定常状態において、負荷変動により出力トランジスタＭＰ１に流れる電流ＩＰ１が増大し、それに比例して電流検出トランジスタＭＰ２に流れる電流ＩＰ２も増大する。電流ＩＰ２が増大するとカレントミラーを介して電流ＩＮ３も増大する。電流ＩＮ３が増大すると、差動増幅回路の逆相出力ノードの電位が下がり、電流ＩＰ５が増大する。電流ＩＰ５が増大すると、ゲートバイアスＶＧＡＴＥが上がり、出力トランジスタＭＰ１に流れる電流ＩＰ１は下がるので、出力トランジスタＭＰ１に流れる電流ＩＰ１が過度に増大することを抑制することが出来る。

特開２００７−２３３６５７号公報

しかしながら、図１に示したレギュレータ回路では、起動時であっても定常状態であっても出力トランジスタＭＰ１に電流ＩＰ１が流れている限り電流ＩＮ３が常に流れる。電流ＩＮ３が常に流れると、差動増幅回路の逆相出力ノードのインピーダンスが低下し、レギュレータ回路としてのＤＣゲインが大きく低下してしまう。その結果出力電圧精度が悪化する。

また、入力電圧と出力電圧の差が大きい起動時においては、出力トランジスタＭＰ１に大きな電流が流れるため、逆相出力ノードのインピーダンスの低下が顕著となり、ＤＣゲインが大きく低下し、定常状態になるまでに過大な時間を要してしまう。

本発明は、このような問題点に鑑みてなされたものであり、その目的は、差動増幅回路の逆相出力ノードに接続された電流制御回路を有するレギュレータ回路において、当該逆相出力ノードのインピーダンス低下によるＤＣゲイン低下を抑制することが可能なレギュレータ回路を提供することにある。

本発明者は、上記課題を解決するために鋭意検討した結果、第１のトランジスタのゲートバイアスを制御することにより入力電圧を所望の出力電圧に変換するレギュレータ回路であって、正相入力ノードに入力される所定の基準電圧と、逆相入力ノードに入力される前記出力電圧に対応した電圧値とを差動増幅して、前記ゲートバイアスを正相出力ノードから出力する差動増幅回路と、前記差動増幅回路の逆相出力ノードに接続された電流制御回路とを備え、前記電流制御回路は、前記第１のトランジスタに流れる電流に比例した電流を流す第２のトランジスタと、前記第２のトランジスタのドレイン端に接続される第１の定電流源と、入力側が前記第２のトランジスタのドレイン端と前記第１の定電流源との間の分流ノードに接続され、出力側が前記差動増幅回路の逆相出力ノードに接続されるカレントミラーとを有することを特徴とするレギュレータ回路により上記課題を解決することを見出し、本発明を完成させた。

本発明によれば、差動増幅回路の逆相出力ノードに接続された電流制限回路を有するレギュレータ回路において、当該逆相出力ノードのインピーダンスが低下し、ＤＣゲインが低下してしまうことを簡便に抑制することが可能である。

従来のレギュレータ回路を示す図である。 電流制限回路を有する本発明のレギュレータ回路の第１の例を示す図である。 起動完了検出回路を有する従来のレギュレータ回路の例を示す図である。 図３の起動完了検出回路を図２のレギュレータ回路にそのまま適用した比較例を示す図である。 起動完了検出回路を有する本発明のレギュレータ回路の第２の例を示す図である。

以下、図面を参照して、本発明の実施形態を詳細に説明する。

＜第１の例＞
図２に示す回路は、出力トランジスタとしての第１のトランジスタＭＰ１のゲートバイアスＶＧＡＴＥを制御することにより入力電圧を所望の出力電圧に変換するレギュレータ回路であって、正相入力ノードに入力される所定の基準電圧ＶＲＥＦと、逆相入力ノードに入力される当該出力電圧に対応した電圧値ＶＦＢとを差動増幅して、ゲートバイアスＶＧＡＴＥを正相出力ノードから出力する差動増幅回路と、当該差動増幅回路の逆相出力ノードに接続された電流制御回路とを備えるレギュレータ回路である。図２において、出力電圧に対応した電圧値ＶＦＢは、出力電圧ＶＯＵＴを抵抗Ｒ１と抵抗Ｒ２で抵抗分圧した電圧値である。本発明によればＤＣゲインが低下してしまうことが抑制されるため、図１に示すような従来技術のレギュレータ回路と比較して高い位相補償が確保されていることが回路の安定動作の観点から好ましい。抵抗分圧した電圧値を用いる場合、位相補償を確保するために出力電圧ＶＯＵＴに近い方の抵抗Ｒ１に容量素子Ｃ２を並列に接続することが好ましい。

電流制御回路は、第１のトランジスタＭＰ１に流れる電流に比例した電流を流す電流検出トランジスタとしての第２のトランジスタＭＰ２と、第２のトランジスタＭＰ２のドレイン端に接続される第１の定電流源ＭＮ１と、入力側が第２のトランジスタＭＰ２のドレイン端と第１の定電流源ＭＮ１との間の分流ノードに接続され、出力側が差動増幅回路の逆相出力ノードに接続されるカレントミラーとを有する。カレントミラーは、入力側のトランジスタＭＮ２と、出力側のトランジスタＭＮ３とで構成される。

次に図２に示す回路の動作を説明する。

第２のトランジスタＭＰ２に流れる電流ＩＰ２が第１の定電流源ＭＮ１の飽和動作電流値ＩＮ１以下の場合（ＩＰ２≦ＩＮ１の場合）、カレントミラーの入力側のトランジスタＭＮ２には電流が流れず、出力側のトランジスタＭＮ３にも電流は流れない。よって、ＩＰ２＜ＩＮ１の状態においては差動増幅回路の逆相出力ノードの電位は電流制限回路の影響を受けず、インピーダンスの低下およびＤＣゲインの低下は生じない。ＩＰ２＜ＩＮ１の状態においては、出力電圧を抵抗Ｒ１と抵抗Ｒ２で抵抗分圧して得られる電圧信号ＶＦＢが基準電圧ＶＲＥＦに一致する様に第１のトランジスタＭＰ１のゲートバイアスＶＧＡＴＥが制御される。

第２のトランジスタＭＰ２に流れる電流ＩＰ２が第１の定電流源に流れる電流ＩＮ１よりも大きい場合（ＩＰ２＞ＩＮ１の場合）、ＩＮ２＝ＩＰ２−ＩＮ１の電流が流れ、出力側のトランジスタＭＮ３には電流ＩＮ２に対応した電流ＩＮ３が流れる。

電流ＩＮ３が流れることにより、差動増幅回路の逆相出力ノードの電位が下がり電流ＩＰ４、ＩＰ５が増大し、ゲートバイアスＶＧＡＴＥが大きくなるので、第１のトランジスタＭＰ１に流れる電流は抑制される。

上記説明の通り、図２の回路によれば、第１のトランジスタＭＰ１に流れる電流ＩＰ１に比例した第２のトランジスタＭＰ２に流れる電流ＩＰ２が電流ＩＮ１よりも小さいとき、すなわち第１のトランジスタＭＰ１に流れる電流ＩＰ１の電流制限が行われないときは逆相出力ノードのインピーダンスの低下およびＤＣゲインの低下は生じず、第１のトランジスタＭＰ１に流れる電流ＩＰ１に比例した第２のトランジスタＭＰ２に流れる電流ＩＰ２がＩＮ１よりも大きいとき、すなわち第１のトランジスタに流れる電流ＩＰ１の電流制限を行うときのみ電流制限回路が動作し、所望の電流制限が可能になる。

＜第２の例＞
（従来の起動完了検出回路）
従来、図３に示すように、ゲートが差動増幅回路の逆相出力ノードに接続されるトランジスタＭＰ３と、トランジスタＭＰ３のドレイン端に接続される定電流源と、トランジスタＭＰ３と定電流源との間のノードに存在する起動完了検出信号端子とを有する起動完了検出回路を含むレギュレータ回路が知られている。この起動完了検出回路は、トランジスタＭＰ３に流れる電流ＩＰ３の電流値が定電流値ＩＮ５よりも大きくなった時、起動完了検出信号ＶＯＫがＨＩＧＨとなること（いわゆる電流コンパレート）を利用したものである。出力電圧が所望の値になったときのＶＰＢＩＡＳでトランジスタＭＰ３を駆動させたときに電流ＩＰ３が定電流値ＩＮ５よりも大きくなるように定電流値ＩＮ５を定めることで出力電圧が所望の値に到達し、起動が完了したことを検知するものである。

（従来の起動完了検出回路をそのまま組み込んだ場合の問題点）
しかし、図４に示すように、図３の従来の起動完了検出信号を図２に示す本発明のレギュレータ回路に組み込んだ場合、出力電圧が所望の値になる前に電流制限回路が動作すると、差動増幅回路の逆相出力ノードの電位が下がり、電流ＩＰ３が増大することで、出力電圧が所望の値に到達する前に起動完了検出信号ＶＯＫがＨＩＧＨとなり誤検出をしてしまう。

（図５の説明）
そこで、図５に示す本発明の第２の例による回路の様に、ゲートが差動増幅回路の逆相出力ノードに接続される第３のトランジスタＭＰ３と、第３のトランジスタＭＰ３のドレイン端に接続される第２の定電流源ＭＮ５と、第３のトランジスタＭＰ３と第２の定電流源ＭＮ５との間のノードに存在する起動完了検出信号端子と、ドレインが起動完了検出信号端子と第２の定電流源ＭＮ５の間のノードに接続され、ゲートが分流ノードに接続される第４のトランジスタＭＮ４とを有する起動完了検出回路を図２に示したレギュレータ回路に組み込むことにより、出力電圧が所望の値に到達する前に起動完了検出信号ＶＯＫがＨＩＧＨとなる上記誤検出を防止することが可能になる。特に制限されないが、プロセスばらつき等によるトランジスタＭＰ３、ＭＮ４、ＭＮ５の素子性能ばらつきに起因して、出力電圧が所望の値に到達する前に起動完了検出信号ＶＯＫがＨＩＧＨになることをさらに精度よく抑制するため、第３のトランジスタＭＰ３と起動完了検出信号端子との間に抵抗Ｒ３を有していることが好ましい。

このことを図５の回路において出力電圧が所望の値に到達する前に電流制限回路が動作した場合のレギュレータ回路の動作を説明する。

ＩＰ２＞ＩＮ１となった時、上述の通りカレントミラーの出力側のトランジスタＭＮ３に電流ＩＮ３が流れる。電流ＩＮ３の電流値に対応して差動増幅回路の逆相出力ノードの電位が低下し、電流ＩＰ３が増大する。このとき、第４のトランジスタＭＮ４のゲートバイアスは出力側のトランジスタＭＮ３のゲートバイアスと同じなので、第４のトランジスタＭＮ４に流れる電流ＩＮ４は電流ＩＮ３に比例した電流が流れる。このときの電流ＩＮ３〜５がＩＮ４＋ＩＮ５＞ＩＰ３となるようなトランジスタＭＮ４、ＭＮ５，ＭＰ３を用いれば、出力電圧が所望の値に到達する前に電流制限回路が動作しても起動完了検出信号ＶＯＫはＨＩＧＨにはならず、誤検出を防止することが可能になる。

ＭＮ１ 第１の定電流源
ＭＮ２ カレントミラーを構成する入力側のトランジスタ
ＭＮ３ カレントミラーを構成する出力側のトランジスタ
ＭＮ４ 第４のトランジスタ
ＭＮ５ 第２の定電流源
ＭＰ１ 第１のトランジスタ
ＭＰ２ 第２のトランジスタ
ＭＰ３ 第３のトランジスタ
Ｒ３ 抵抗素子

Claims (6)

1. 第１のトランジスタのゲートバイアスを制御することにより入力電圧を所望の出力電圧に変換するレギュレータ回路であって、
   正相入力ノードに入力される所定の基準電圧と、逆相入力ノードに入力される前記出力電圧に対応した電圧値とを差動増幅して、前記ゲートバイアスを正相出力ノードから出力する差動増幅回路と、
   前記差動増幅回路の逆相出力ノードに接続された電流制御回路と
   を備え、
   前記電流制御回路は、
   前記第１のトランジスタに流れる電流に比例した電流を流す第２のトランジスタと、
   前記第２のトランジスタのドレイン端に接続される第１の定電流源と、
   入力側が前記第２のトランジスタのドレイン端と前記第１の定電流源との間の分流ノードに接続され、出力側が前記差動増幅回路の逆相出力ノードに接続されるカレントミラーと
   を有することを特徴とするレギュレータ回路。
2. ゲートが前記差動増幅回路の逆相出力ノードに接続される第３のトランジスタと、
   前記第３のトランジスタのドレイン端に接続される第２の定電流源と、
   前記第３のトランジスタと第２の定電流源との間のノードに存在する起動完了検出信号端子と、
   ドレインが起動完了検出信号端子と第２の定電流源の間のノードに接続され、ゲートが前記分流ノードに接続される第４のトランジスタと
   を有する起動完了検出回路をさらに備えることを特徴とする請求項１に記載のレギュレータ回路。
3. 前記第３のトランジスタと第２の定電流源との間に抵抗素子を有し、前記起動完了検出信号端子が前記抵抗素子の一端と前記第２の定電流源との間のノードに存在することを特徴とする請求項２に記載のレギュレータ回路。
4. 前記第１のトランジスタと前記第２のトランジスタのゲートは、前記差動増幅回路の正相出力ノードに接続されていることを特徴とする請求項１〜３のいずれかに記載のレギュレータ回路。
5. 前記第１および第２のトランジスタのソースは、入力電圧に接続されていることを特徴とする請求項１に記載のレギュレータ回路。
6. 前記第３のトランジスタのソースは、入力電圧に接続されていることを特徴とする請求項２に記載のレギュレータ回路。

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