JP2009302781A - 負帰還増幅器 - Google Patents

Abstract

【課題】負帰還増幅器において、出力電流が変化しても位相余裕を確保する。
【解決手段】ボルテージレギュレータ５０には、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、位相補償回路４、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。ボルテージレギュレータ５０は、３段構成の負帰還増幅器である。位相補償回路４は、出力電流Ｉｏｕｔに比例した電流Ｉ２を第１の増幅回路１に供給し、出力電流Ｉｏｕｔに比例した電流Ｉ４を第２の増幅回路２に供給する。
【選択図】図１

Description

本発明は、負帰還増幅器に関する。

半導体集積回路には、演算増幅器、電圧レギュレータ、或いは降圧レギュレータなどの増幅器が用いられる。増幅器では、利得を高めるために増幅回路の段数を増やし、最終段の増幅回路で抵抗分割された帰還電圧を１段目の差動増幅回路に帰還入力させる負帰還増幅器が多用される（例えば、特許文献１参照。）。

ところが、特許文献１などに記載される負帰還増幅器においては、増幅回路の段数を３段以上にすると、極（ポール）の数も増加し、それぞれの極周波数が近づいて位相余裕が低下し、負帰還増幅器が発振しやすくなるという問題点がある。
特開２００７−２３３６５７号公報（頁１０、図６）

本発明は、出力電流が変化しても位相余裕を確保することのできる負帰還増幅器を提供することにある。

本発明の一態様の負帰還増幅器は、制御端子に基準電圧が入力される第１のトランジスタ及び前記第１のトランジスタとは差動対をなす第２のトランジスタを有する差動増幅回路と、前記差動増幅回路から出力される増幅信号が入力され、ｎ段（ただし、ｎは１以上）で構成され、ｎ段目から出力電流を出力し、ｎ段目から前記第２のトランジスタの制御端子に帰還電圧を出力する増幅回路部と、前記出力電流に比例する電流を前記増幅回路部の１段目乃至（ｎ−１）段目及び前記差動増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路とを具備することを特徴とする。

更に、本発明の他態様の負帰還増幅器は、制御端子に基準電圧が入力される第１のトランジスタ及び前記第１のトランジスタとは差動対をなす第２のトランジスタを有する差動増幅回路と、前記差動増幅回路から出力される増幅信号が入力され、ｎ段（ただし、ｎは１以上）で構成され、ｎ段目から出力電流を出力し、ｎ段目から前記第２のトランジスタの制御端子に帰還電圧を出力する増幅回路部と、前記出力電流に比例する電流をバイアス電流に加算し、加算された電流を前記増幅回路部の１段目乃至（ｎ−１）段目及び前記差動増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路とを具備することを特徴とする。

本発明によれば、出力電流が変化しても位相余裕を確保することのできる負帰還増幅器を提供することができる。

以下本発明の実施例について図面を参照しながら説明する。

まず、本発明の実施例１に係る負帰還増幅器について、図面を参照して説明する。図１は負帰還増幅器としてのボルテージレギュレータを示す回路図、図２は比較例のボルテージレギュレータを示す回路図である。本実施例では、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）の負帰還増幅器に出力電流の変化に対応して位相余裕を確保する位相補償回路を設けている。

図１に示すように、ボルテージレギュレータ５０には、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、位相補償回路４、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。ボルテージレギュレータ５０は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

１段目の第１の増幅回路１には、Ｐｃｈ ＭＯＳトランジスタＰＴ１、Ｐｃｈ ＭＯＳトランジスタＰＴ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至３が設けられる。第１の増幅回路１は、差動増幅回路である。

なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。ＭＩＳトランジスタはＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とも呼称される。ＭＯＳトランジスタ及びＭＩＳトランジスタは絶縁ゲート型電界効果トランジスタとも呼称される。

Ｐｃｈ ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源ＶＤＤに接続され、ゲート（制御端子）がドレインに接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源ＶＤＤに接続され、ゲート（制御端子）がＰｃｈ ＭＯＳトランジスタＰＴ１のゲート（制御端子）に接続され、ドレインがノードＮ２に接続される。Ｐｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２はカレントミラー回路を構成する。

Ｎｃｈ ＭＯＳトランジスタＮＴ１は、ドレインがＰｃｈ ＭＯＳトランジスタＰＴ１のドレインに接続され、ソースがノードＮ１に接続され、ゲート（制御端子）に基準電圧Ｖｒｅｆが入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ２は、ドレインがノードＮ２に接続され、ソースがノードＮ１に接続され、ゲート（制御端子）に帰還電圧Ｖｂｋが入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２は、差動対をなし、ノードＮ２（Ｎｃｈ ＭＯＳトランジスタＮＴ２のドレイン側）から差動増幅された信号が出力される。

Ｎｃｈ ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ１に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲート（制御端子）にバイアス電圧Ｖｂが入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ３は、バイアス電圧Ｖｂに応じた電流Ｉ１を低電位側電源（接地電位）ＶＳＳ側に流す。

２段目の第２の増幅回路２には、Ｐｃｈ ＭＯＳトランジスタＰＴ３及びＮｃｈ ＭＯＳトランジスタＮＴ４が設けられる。

Ｐｃｈ ＭＯＳトランジスタＰＴ３は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ３に接続され、ゲート（制御端子）に第１の増幅回路１から出力される増幅信号が入力される。ノードＮ３（Ｐｃｈ ＭＯＳトランジスタＰＴ３のドレイン側）から増幅された信号が出力される。

Ｎｃｈ ＭＯＳトランジスタＮＴ４は、ドレインがノードＮ３に接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、ゲート（制御端子）にバイアス電圧Ｖｂが入力される。Ｎｃｈ ＭＯＳトランジスタＮＴ４は、バイアス電圧Ｖｂに応じた電流Ｉ３を低電位側電源（接地電位）ＶＳＳ側に流す。

３段目（最終段）の第３の増幅回路３には、Ｐｃｈ ＭＯＳトランジスタＰＴ４、抵抗Ｒ１、及び抵抗Ｒ２が設けられる。

Ｐｃｈ ＭＯＳトランジスタＰＴ４は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ５に接続され、ゲート（制御端子）に第２の増幅回路２から出力される増幅信号が入力される。ノードＮ５（Ｐｃｈ ＭＯＳトランジスタＰＴ４ｎＰｃｈ ＭＯＳトランジスタＰＴ４のドレイン側）から増幅された、一定な出力電圧Ｖｏｕｔが出力される。

抵抗Ｒ１は、一端がノードＮ５に接続され、他端がノードＮ６に接続される。抵抗Ｒ２は、一端がノードＮ６に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。ノードＮ６から抵抗Ｒ１及びＲ２で抵抗分割された帰還電圧がＮｃｈ ＭＯＳトランジスタＮＴ２のゲート（制御端子）に入力される。

コンデンサＣｏｕｔは、安定化コンデンサ（容量値が比較的大きい）であり、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。抵抗Ｒｏｕｔは、負荷抵抗であり、一端がノードＮ５に接続され、他端が低電位側電源（接地電位）ＶＳＳに接続される。抵抗Ｒｏｕｔの値により、ノードＮ５から低電位側電源（接地電位）ＶＳＳ側に流れる出力電流Ｉｏｕｔの値は変化する。

位相補償回路４には、Ｐｃｈ ＭＯＳトランジスタＰＴ５、及びＮｃｈ ＭＯＳトランジスタＮＴ５乃至７が設けられる。位相補償回路４は、第１の増幅回路１及び第２の増幅回路２に出力電流Ｉｏｕｔに比例した電流を供給し、位相余裕の低下を抑制する。

Ｐｃｈ ＭＯＳトランジスタＰＴ５は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ４に接続され、ゲート（制御端子）に第２の増幅回路２から出力される増幅信号が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ５は、出力電流Ｉｏｕｔに比例した電流Ｉ５を低電位側電源（接地電位）ＶＳＳ側に流す。

Ｎｃｈ ＭＯＳトランジスタＮＴ５は、ドレインがノードＮ４に接続され、ゲート（制御端子）がドレインに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＴ５は、出力電流Ｉｏｕｔに比例した電流Ｉ５を低電位側電源（接地電位）ＶＳＳ側に流す。

Ｎｃｈ ＭＯＳトランジスタＮＴ６は、ドレインがノードＮ１に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＮＴ５のゲートに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＴ５及びＮＴ６はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ６は、出力電流Ｉｏｕｔに比例した電流Ｉ２を低電位側電源（接地電位）ＶＳＳ側に流す。

Ｎｃｈ ＭＯＳトランジスタＮＴ７は、ドレインがノードＮ３に接続され、ゲート（制御端子）がＮｃｈ ＭＯＳトランジスタＮＴ５のゲートに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続される。Ｎｃｈ ＭＯＳトランジスタＮＴ５及びＮＴ７はカレントミラー回路を構成する。Ｎｃｈ ＭＯＳトランジスタＮＴ７は、出力電流Ｉｏｕｔに比例した電流Ｉ４を低電位側電源（接地電位）ＶＳＳ側に流す。

第１の増幅回路１の差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２には、電流Ｉ１と電流Ｉ２の和分の電流が流れる。第２の増幅回路２のＰｃｈ ＭＯＳトランジスタＰＴ３には、電流Ｉ３と電流Ｉ４の和分の電流が流れる。

ここで、ボルテージレギュレータ５０では、電流Ｉ１及び電流Ｉ３の値を小さく設定し、電流Ｉ１、電流Ｉ２、電流Ｉ３、電流Ｉ４の関係が、
I1＜＜I2・・・・・・・・・・・・・・・式（１）
I3＜＜I4・・・・・・・・・・・・・・・式（２）
の関係が成り立つとき（出力電流Ｉｏｕｔが大きなとき）、出力電流Ｉｏｕｔに比例した電流が第１の増幅回路１と第２の増幅回路２に流れる。

１段目の第１の増幅回路１で生じる極（第１の極Ｐ１）の周波数（１段目の極周波数ｆＰ１）は、
fP1≒1／(2π×C1段目×R1段目)・・・・・・・・・・式（３）
で表わされる。Ｃ１段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレイン端子（ノードＮ２）に発生する寄生容量の和である。Ｒ１段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ２のドレイン端子（ノードＮ２）の出力インピーダンスである。

Ｒ１段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ２のチャネル変調効果によって発生するＰｃｈ ＭＯＳトランジスタＰＴ２のドレイン・ソース間抵抗ｒｄｓ（ＰＴ２）とＮｃｈ ＭＯＳトランジスタＮＴ２のチャネル変調効果によって発生するＮｃｈ ＭＯＳトランジスタＮＴ２のドレイン・ソース間抵抗ｒｄｓ（ＮＴ２）の並列抵抗｛（ｒｄｓ（ＰＴ２）×ｒｄｓ（ＮＴ２））／（ｒｄｓ（ＰＴ２）＋ｒｄｓ（ＮＴ２））｝で近似できるので、チャネル変調効果により発生する抵抗はドレイン電流に反比例し、
fP1∝I1段目／(2π×C1段目)≒（Iout／n1）／(2π×C1段目)・・・式（４）
と表わされる。I１段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ２及びＮｃｈ ＭＯＳトランジスタＮＴ２を流れる電流である。ｎ１は、出力電流ＩｏｕtとＮｃｈ ＭＯＳトランジスタＮＴ２を流れる電流の比である。なお、１／（ｎ１×２π×Ｃ１段目）は定数である。

２段目の第２の増幅回路２で生じる極（第２の極Ｐ２）の周波数（２段目の極周波数ｆＰ２）は、
fP2≒1／(2π×C2段目×R2段目)・・・・・・・・・・・・式（５）
で表わされる。Ｃ２段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ３のドレイン端子（ノードＮ３）に発生する寄生容量の和である。Ｒ２段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ３のドレイン端子（ノードＮ３）の出力インピーダンスである。

Ｒ２段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ３のチャネル変調効果によって発生するＰｃｈ ＭＯＳトランジスタＰＴ３のドレイン・ソース間抵抗ｒｄｓ（ＰＴ３）とＮｃｈ ＭＯＳトランジスタＮＴ７のチャネル変調効果によって発生するＮｃｈ ＭＯＳトランジスタＮＴ７のドレイン・ソース間抵抗ｒｄｓ（ＮＴ７）の並列抵抗｛（ｒｄｓ（ＰＴ３）×ｒｄｓ（ＮＴ７））／（ｒｄｓ（ＰＴ３）＋ｒｄｓ（ＮＴ７））｝で近似できるので、チャネル変調効果により発生する抵抗はドレイン電流に反比例し、式（２）が成り立つとき、
fP2∝I2段目／(2π×C2段目)≒（Iout／n2）／(2π×C2段目)・・・式（６）
と表わされる。I２段目は、Ｐｃｈ ＭＯＳトランジスタＰＴ３を流れる電流である。ｎ２は、出力電流ＩｏｕtとＮｃｈ ＭＯＳトランジスタＮＴ７を流れる電流の比である。なお、なお、１／（ｎ２×２π×Ｃ２段目）は定数である。

３段目の第３の増幅回路３で生じる極（第３の極Ｐ３）の周波数（３段目の極周波数ｆＰ３）は、
fP3≒1／(2π×C3段目×R3段目)・・・・・・・・・式（７）
で表わされる。コンデンサＣｏｕtの容量が出力端子（ノードＮ５）の寄生容量よりも非常に大きく設定（３桁以上）されているので、Ｃ３段目は、コンデンサＣｏｕtの容量となる。出力電流Ｉｏｕtが抵抗Ｒ１及びＲ２に流れる電流がよりも十分大きく、抵抗ＲｏｕｔがＰｃｈ ＭＯＳトランジスタＰＴ４のチャネル変調効果によって発生するＰｃｈ ＭＯＳトランジスタＰＴ４のドレイン・ソース間抵抗ｒｄｓ（ＰＴ４）よりも十分大きいとき、Ｒ３段目を抵抗Ｒｏｕｔとしてみなせる。抵抗Ｒｏｕｔは出力電流Ｉｏｕｔに反比例するので、
fP2∝Iout／(2π×Cout)・・・・・・・・・・・・式（８）
と表わされる。なお、１／（２π×Ｃｏｕｔ）は定数である。

つまり、ボルテージレギュレータ５０では、１段目の極周波数ｆＰ１、２段目の極周波数ｆＰ２、及び３段目の極周波数ｆＰ３が出力電流Ｉｏｕｔに比例するように設定される。

図２に示すように、比較例のボルテージレギュレータ５０ａには、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。ボルテージレギュレータ５０ａは、本実施例のボルテージレギュレータ５０の位相補償回路４を削除したもので、３段構成の負帰還増幅器で、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

ここで、本実施例のボルテージレギュレータ５０及び比較例のボルテージレギュレータ５０ａでは、例えば、出力電圧Ｖｏｕtが３Ｖ、容量負荷としてのコンデンサＣｏｕｔの容量値が１μＦに設定され、出力電流Ｉｏｕｔが１ｍＡから２００ｍＡの範囲で動作、即ち抵抗負荷としての抵抗Ｒｏｕtの抵抗値が３ｋΩから１５Ωの範囲で動作するように設定される。

次に、ボルテージレギュレータの動作について図３乃至７を参照して説明する。図３は出力電流が小さいときの極の周波数の位置関係を示す図、図４は出力電流が小さいときの位相余裕を示す図、図５は出力電流が大きいときの本実施例の極の周波数の位置関係を示す図、図６は出力電流が大きいときの比較例の極の周波数の位置関係を示す図、図７は出力電流が大きいときの比較例の位相余裕を示す図である。

図３に示すように、出力電流Ｉｏｕｔが小さい（例えば、Ｉｏｕｔ＝１ｍＡ）とき、本実施例のボルテージレギュレータ５０及び比較例のボルテージレギュレータ５０ａでは、３段目の極周波数ｆＰ３ａが５．３Ｈｚ、２段目の極周波数ｆＰ２ａが５ｋＨｚ、１段目の極周波数ｆＰ１ａが１００ｋＨｚとなり、各段の極周波数が順序よく、互いに離間配置される。

図４に示すように、出力電流Ｉｏｕｔが小さい（例えば、Ｉｏｕｔ＝１ｍＡ）とき、各段の極周波数が順序よく、互いに離間配置されているので、本実施例のボルテージレギュレータ５０及び比較例のボルテージレギュレータ５０ａでは、位相余裕が１７°あり、負帰還増幅器の発振を抑制することができる。なお、本実施例のボルテージレギュレータ５０及び比較例のボルテージレギュレータ５０ａのＤＣ利得は８０ｄＢに設定される、
図５に示すように、出力電流Ｉｏｕｔが大きい（例えば、Ｉｏｕｔ＝２００ｍＡ）とき、本実施例のボルテージレギュレータ５０では、各段の極周波数が出力電流Ｉｏｕｔに比例するで、３段目の極周波数ｆＰ３ｂが１ｋＨｚ、２段目の極周波数ｆＰ２ｂが１ＭＨｚ、１段目の極周波数ｆＰ１ｂが２０ＭＨｚとなり、各段の極周波数が順序よく、互いに離間配置される。このため、出力電流Ｉｏｕｔが小さい場合と同様に、図示しないが位相余裕が１７°あり、負帰還増幅器であるボルテージレギュレータ５０の発振を抑制することができる。

図６に示すように、出力電流Ｉｏｕｔが大きい（例えば、Ｉｏｕｔ＝２００ｍＡ）とき、比較例のボルテージレギュレータ５０ａでは、２段目の極周波数ｆＰ２と１段目の極周波数ｆＰ１が、出力電流Ｉｏｕｔが小さな場合と同じ値（ｆＰ２ａ、ｆＰ１ａ）であるのに対して、３段目の極周波数ｆＰ３が変化し（ｆＰ３ａ（５．３Ｈｚ）→ｆＰ３ｂ（１ｋＨｚ））、３段目の極周波数ｆＰ３ｂが２段目の極周波数ｆＰ２ａに近づく。

図７に示すように、出力電流Ｉｏｕｔが大きい（例えば、Ｉｏｕｔ＝２００ｍＡ）とき、比較例のボルテージレギュレータ５０ａでは、３段目の極周波数ｆＰ３ｂが２段目の極周波数ｆＰ２ａよりも大きくなり、各段の極周波数が互いに順序よく、離間配置されていない。このため、位相余裕が−７４°となり、負帰還増幅器であるボルテージレギュレータ５０ａの発振を抑制することが困難となる。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、位相補償回路４、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。第１の増幅回路１には、ゲートに基準電圧Ｖｒｅｆが入力されるＮｃｈ ＭＯＳトランジスタＮＴ１と、Ｎｃｈ ＭＯＳトランジスタＮＴ１とは差動対をなし、ゲートに帰還電圧Ｖｂｋが入力されるＮｃｈ ＭＯＳトランジスタＮＴ２が設けられる。位相補償回路４には、Ｐｃｈ ＭＯＳトランジスタＰＴ５、及びＮｃｈ ＭＯＳトランジスタＮＴ５乃至７が設けられる。位相補償回路４は、出力電流Ｉｏｕｔに比例した電流Ｉ２を第１の増幅回路１に供給し、出力電流Ｉｏｕｔに比例した電流Ｉ４を第２の増幅回路２に供給する。第１の増幅回路１の差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２には、電流Ｉ１と電流Ｉ２の和が供給される。第２の増幅回路２のＰｃｈ ＭＯＳトランジスタＰＴ３には、電流Ｉ３と電流Ｉ４の和が供給される。電流Ｉ１及びＩ３は、比較的小さな値に設定される。

このため、出力電流Ｉｏｕｔが変化しても、１段目の極周波数ｆＰ１、２段目の極周波数ｆＰ２、３段目の極周波数ｆＰ３は、順序よく、互いに離間配置される。したがって、出力電流Ｉｏｕｔによらず位相余裕を良好な値にすることができ、負帰還増幅器であるボルテージレギュレータ５０の発振を大幅に抑制することができる。

なお、本実施例では、ボルテージレギュレータ５０をＭＯＳトランジスタで構成しているが、代わりにＭＩＳトランジスタで構成してもよい。また、バイポーラトランジスタで構成してもよい。更に、ボルテージレギュレータ５０を３段の増幅回路で構成しているが、２段の増幅回路或いはｎ段（ただし、ｎは４以上）の増幅回路で構成してもよい。ｎ段の増幅回路の構成の場合、１段乃至（ｎ−１）段の増幅回路に最終段の出力電流に比例した電流をそれぞれ供給するのがよい。

次に、本発明の実施例２に係る負帰還増幅器について、図面を参照して説明する。図８は負帰還増幅器としてのボルテージレギュレータを示す回路図である。本実施例では、位相補償回路の構成を変更している。

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。

図８に示すように、ボルテージレギュレータ５１には、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、位相補償回路４ａ、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。ボルテージレギュレータ５１は、３段構成の負帰還増幅器であり、最終段の第３の増幅回路３から一定な出力電圧Ｖｏｕｔを出力する。

位相補償回路４ａには、電流源５、Ｐｃｈ ＭＯＳトランジスタＰＴ５、及びＮｃｈ ＭＯＳトランジスタＮＴ８が設けられる。位相補償回路４ａは、第１の増幅回路１及び第２の増幅回路２に出力電流Ｉｏｕｔに比例した電流を供給し、位相余裕の低下を抑制する。

Ｐｃｈ ＭＯＳトランジスタＰＴ５は、ソースが高電位側電源ＶＤＤに接続され、ドレインがノードＮ７に接続され、ゲート（制御端子）に第２の増幅回路２から出力される増幅信号が入力される。Ｐｃｈ ＭＯＳトランジスタＰＴ５は、出力電流Ｉｏｕｔに比例した電流ＩｂｋをノードＮ７側に供給する。

電流源５は、一端が高電位側電源ＶＤＤに接続され、他端がノードＮ７に接続され、バイアス電流Ｉｂを生成して低電位側電源ＶＳＳ側に流す。

Ｎｃｈ ＭＯＳトランジスタＮＴ８は、ドレインがノードＮ７に接続され、ゲート（制御端子）がドレインとＮｃｈ ＭＯＳトランジスタＮＴ３及びＮＴ４のゲートに接続され、ソースが低電位側電源（接地電位）ＶＳＳに接続され、バイアス電流Ｉｂｔを低電位側電源ＶＳＳ側に流す。

ここで、バイアス電流Ｉｂ、バイアス電流Ｉｂｔ、電流Ｉｂｋの関係は、
Ibt＝Ib＋Ibk・・・・・・・・・・・・・・・式（９）
であり、バイアス電流Ｉｂが比較的小さな値に設定され、出力電流Ｉｏｕｔが大きいとき、
Ib＜＜Ibk ・・・・・・・・・・・・・・・・式（１０）
となり、
Ibt≒Ibk ・・・・・・・・・・・・・・・・・式（１１）
となる。

Ｎｃｈ ＭＯＳトランジスタＮＴ８及びＮＴ３はカレントミラー回路を構成し、第１の増幅回路１にはバイアス電流Ｉｂｔに比例した電流が供給される。ミラー比が１の場合、Ｎｃｈ ＭＯＳトランジスタＮＴ３から低電位側電源ＶＳＳ側にバイアス電流Ｉｂｔが流れる。

Ｎｃｈ ＭＯＳトランジスタＮＴ８及びＮＴ４はカレントミラー回路を構成し、第２の増幅回路２にはバイアス電流Ｉｂｔに比例した電流が供給される。ミラー比が１の場合、Ｎｃｈ ＭＯＳトランジスタＮＴ４から低電位側電源ＶＳＳ側にバイアス電流Ｉｂｔが流れる。つまり、第１の増幅回路１及び第２の増幅回路２には、出力電流Ｉｏｕｔに比例した電流が供給される。

上述したように、本実施例の負帰還増幅器では、第１の増幅回路１、第２の増幅回路２、第３の増幅回路３、位相補償回路４ａ、コンデンサＣｏｕｔ、及び抵抗Ｒｏｕｔが設けられる。第１の増幅回路１には、ゲートに基準電圧Ｖｒｅｆが入力されるＮｃｈ ＭＯＳトランジスタＮＴ１と、Ｎｃｈ ＭＯＳトランジスタＮＴ１とは差動対をなし、ゲートに帰還電圧Ｖｂｋが入力されるＮｃｈ ＭＯＳトランジスタＮＴ２が設けられる。位相補償回路４ａには、電流源５、Ｐｃｈ ＭＯＳトランジスタＰＴ５、及びＮｃｈ ＭＯＳトランジスタＮＴ８が設けられる。位相補償回路４ａは、出力電流Ｉｏｕｔに比例した電流Ｉｂｋとバイアス電流Ｉｂの和であるバイアス電流Ｉｂｔに比例した電流を第１の増幅回路１及び第２の増幅回路２に供給する。バイアス電流Ｉｂは比較的小さな値に設定される。

このため、出力電流Ｉｏｕｔが変化しても、１段目の極周波数ｆＰ１、２段目の極周波数ｆＰ２、３段目の極周波数ｆＰ３は、順序よく、互いに離間配置される。したがって、出力電流Ｉｏｕｔによらず位相余裕を良好な値にすることができ、負帰還増幅器であるボルテージレギュレータ５１の発振を大幅に抑制することができる。

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。

例えば、実施例２では、ボルテージレギュレータ５１を３段の増幅回路で構成しているが、２段の増幅回路或いはｎ段（ただし、ｎは４以上）の増幅回路で構成してもよい。ｎ段の増幅回路の構成の場合、１段乃至（ｎ−１）段の増幅回路に最終段の出力電流に比例した電流をそれぞれ供給するのがよい。また、実施例では負帰還増幅器をボルテージレギュレータに適用しているが、ＬＤＯ（ＬＤＯ Low Drop Out）シリーズレギュレータやアンプなどに適用することができる。

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ゲートに基準電圧が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなす第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと低電位側電源の間に設けられ、ゲートにバイアス電圧が入力される第３のＮｃｈ絶縁ゲート型電界効果トランジスタとを有する差動増幅回路と、ソースが高電位側電源に接続され、ゲートに前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、ゲートに前記バイアス電圧が入力される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有する２段目の増幅回路と、ソースが前記高電位側電源に接続され、ゲートに前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続される第１及び第２の抵抗とを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力電流を出力し、前記第１及び第２の抵抗で抵抗分割された帰還電圧を前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに出力する３段目の増幅回路と、前記出力電流に比例する電流をバイアス電流に加算し、加算された電流を前記差動増幅回路及び前記２段目の増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路とを具備する負帰還増幅器。

（付記２） 前記位相補償回路は、ソースが前記高電位側電源に接続され、ゲートに前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力され、ドレインから前記出力電流に比例する第１の電流を流す第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、一端が前記高電位側電源に接続され、他端が前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインに接続され、第１のバイアス電流を生成する電流源と、前記電流源の他端と前記低電位側電源の間に設けられ、ゲートがドレインに接続され、前記第１の電流と前記第１のバイアス電流を加算した第２のバイアス電流を前記低電位側電源側に流す第５のＮｃｈ絶縁ゲート型電界効果トランジスタとを有し、前記第２のバイアス電流を前記差動増幅回路及び前記２段目の増幅回路にそれぞれ供給する付記１に記載の負帰還増幅器。

本発明の実施例１に係るボルテージレギュレータを示す回路図。 本発明の実施例１に係る比較例のボルテージレギュレータを示す回路図。 本発明の実施例１に係る出力電流が小さいときの極の周波数の位置関係を示す図。 本発明の実施例１に係る出力電流が小さいときの位相余裕を示す図。 本発明の実施例１に係る出力電流が大きいときの本実施例の極の周波数の位置関係を示す図。 本発明の実施例１に係る出力電流が大きいときの比較例の極の周波数の位置関係を示す図。 本発明の実施例１に係る出力電流が大きいときの比較例の位相余裕を示す図。 本発明の実施例２に係るボルテージレギュレータを示す回路図。

符号の説明

１ 第１の増幅回路
２ 第２の増幅回路
３ 第３の増幅回路
４、４ａ 位相補償回路
５ 電流源
５０、５０ａ、５１ ボルテージレギュレータ
Ｃｏｕｔ コンデンサ
Ｉ１〜５、Ｉｂｋ 電流
Ｉｂ、Ｉｂｔ バイアス電流
Ｉｏｕｔ 出力電流
Ｎ１〜７ ノード
ＮＴ１〜８ Ｎｃｈ ＭＯＳトランジスタ
ＰＴ１〜５ Ｐｃｈ ＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒｏｕｔ 抵抗
Ｖｂ バイアス電圧
Ｖｂｋ 帰還電圧
ＶＤＤ 高電位側電源
Ｖｒｅｆ 基準電圧
Ｖｏｕｔ 出力電圧
ＶＳＳ 低電位側電源（接地電位）

Claims (5)

1. 制御端子に基準電圧が入力される第１のトランジスタ及び前記第１のトランジスタとは差動対をなす第２のトランジスタを有する差動増幅回路と、
   前記差動増幅回路から出力される増幅信号が入力され、ｎ段（ただし、ｎは１以上）で構成され、ｎ段目から出力電流を出力し、ｎ段目から前記第２のトランジスタの制御端子に帰還電圧を出力する増幅回路部と、
   前記出力電流に比例する電流を前記増幅回路部の１段目乃至（ｎ−１）段目及び前記差動増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路と、
   を具備することを特徴とする負帰還増幅器。
2. 制御端子に基準電圧が入力される第１のトランジスタ及び前記第１のトランジスタとは差動対をなす第２のトランジスタを有する差動増幅回路と、
   前記差動増幅回路から出力される増幅信号が入力され、ｎ段（ただし、ｎは１以上）で構成され、ｎ段目から出力電流を出力し、ｎ段目から前記第２のトランジスタの制御端子に帰還電圧を出力する増幅回路部と、
   前記出力電流に比例する電流をバイアス電流に加算し、加算された電流を前記増幅回路部の１段目乃至（ｎ−１）段目及び前記差動増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路と、
   を具備することを特徴とする負帰還増幅器。
3. 前記差動増幅回路、前記増幅回路部、及び前記位相補償回路は、絶縁ゲート型電界効果トランジスタ或いはバイポーラトランジスタで構成されることを特徴とする請求項１又は２に記載の負帰還増幅器。
4. ゲートに基準電圧が入力される第１のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＮｃｈ絶縁ゲート型電界効果トランジスタとは差動対をなす第２のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと低電位側電源の間に設けられ、ゲートにバイアス電圧が入力される第３のＮｃｈ絶縁ゲート型電界効果トランジスタとを有する差動増幅回路と、
   ソースが高電位側電源に接続され、ゲートに前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第１のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、ゲートに前記バイアス電圧が入力される第４のＮｃｈ絶縁ゲート型電界効果トランジスタとを有する２段目の増幅回路と、
   ソースが前記高電位側電源に接続され、ゲートに前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第２のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に縦続接続される第１及び第２の抵抗とを有し、前記第２のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力電流を出力し、前記第１及び第２の抵抗で抵抗分割される帰還電圧を前記第２のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに出力する３段目の増幅回路と、
   前記出力電流に比例する電流を前記差動増幅回路及び前記２段目の増幅回路にそれぞれ供給して極周波数の距離を一定にする位相補償回路と、
   を具備することを特徴とする負帰還増幅器。
5. 前記位相補償回路は、ソースが前記高電位側電源に接続され、ゲートに前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレイン側から出力される増幅信号が入力される第３のＰｃｈ絶縁ゲート型電界効果トランジスタと、前記第３のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、ゲートがドレインに接続される第５のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１及び第２のＮｃｈ絶縁ゲート型電界効果トランジスタのソースと前記低電位側電源の間に設けられ、ゲートが前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第６のＮｃｈ絶縁ゲート型電界効果トランジスタと、前記第１のＰｃｈ絶縁ゲート型電界効果トランジスタのドレインと前記低電位側電源の間に設けられ、ゲートが前記第５のＮｃｈ絶縁ゲート型電界効果トランジスタのゲートに接続される第７のＮｃｈ絶縁ゲート型電界効果トランジスタとを有することを特徴とする請求項４に記載の負帰還増幅器。

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