JP2008205561A

JP2008205561A - ソースフォロア回路及び半導体装置

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Publication number: JP2008205561A
Application number: JP2007036169A
Authority: JP
Inventors: Kazuaki Oishi; 和明大石
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-02-16
Filing date: 2007-02-16
Publication date: 2008-09-04
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Abstract

【課題】出力の直流成分の電圧レベルが安定しているソースフォロア回路を提供する。
【解決手段】トランジスタ１１及び２１は一対のソースフォロアトランジスタである。抵抗１３及び２３はトランジスタ１１及び２１の各ゲートにそれぞれ接続されており抵抗値が同一である。電流源１４、１５、２４、及び２５はそれぞれ同一量の電流を流す。オペアンプ３１は、トランジスタ１１及び２１の出力同相直流電圧と所定の基準電圧とを比較し、その結果に基づいて電流源１４、１５、２４、及び２５が流す電流量を制御することでトランジスタ１１及び２１の各ゲートへの印加電圧を制御して、該出力同相直流電圧と該基準電圧とを一致させる。
【選択図】図１

Description

本発明は、差動信号回路の技術に関し、特に、出力同相直流電圧を安定化する技術に関する。

高い周波数（例えば数十メガヘルツ程度）のアナログ信号を出力するアナログＩＣ（集積回路）を考える。このようなＩＣでは、このＩＣを実装する基板や信号の送り先である後段の回路（別のＩＣなど）が大きな容量（キャパシタ成分）を有していることが想定されるため、信号出力の最終段には、高速で且つ駆動能力の大きなバッファアンプを備える必要がある。

このようなバッファアンプとしてオペアンプ（演算増幅器）を使用することがある。しかし、オペアンプを使用する場合には、後段に接続される大きな負荷容量に起因する発振の防止のため、大きな電流を流して位相特性に余裕を確保する必要がある。つまり、オペアンプをバッファアンプとして使用すると、ＩＣの消費電流が大きくなってしまう。

そこで、少ない消費電流で高速且つ負荷駆動能力の高いバッファアンプとして、ソースフォロアを使用することがある。
ソースフォロアの回路例を図６に示す。

図６において、トランジスタ１０１はＮＭＯＳトランジスタであり、そのドレインは回路の電源線（電圧Ｖｃｃ）に接続されている。また、トランジスタ１０１のソースは電流源１０２を介して回路のグランド線（基準電位ＧＮＤ）に接続されており、回路の出力であるトランジスタ１０１のソースと電流源１０２との接続点と、回路のグランド線との間には負荷１０３が接続されている。

同図に示した回路の入力電圧Ｖｉと出力電圧Ｖｏとは、

なる関係を有している。なお、上式において、Ｖｇｓはトランジスタ１０１のゲート−ソース間電圧、Ｉｄはトランジスタ１０１のドレイン電流、βはトランジスタ１０１の電流増幅度であり、Ｖｔｈはトランジスタ１０１の閾値電圧である。

ところで、本願発明に関し、例えば特許文献１には、同相帰還を有する差動増幅回路において、同相出力信号を基準同相入力信号に精度よく一致させるという技術が開示されている。
特開平８−２２８１１５号公報

図６におけるトランジスタ１０１は、製造条件や動作温度条件により閾値電圧Ｖｔｈが
大きくばらつく（例えば±０．２ボルト程度）ので、図６のソースフォロアの出力は直流成分の電圧レベルが安定しない。このため、後段の回路が入力信号に対して安定した電圧レベルの直流成分を必要とする場合には、ソースフォロアをバッファアンプとして使用できないという問題を有していた。

本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、出力の直流成分の電圧レベルが安定しているソースフォロア回路を提供することである。

本発明の態様のひとつであるソースフォロア回路は、一対のソースフォロアトランジスタと、前記一対のソースフォロアトランジスタの各ゲートへ直流電圧を印加する電圧印加手段と、前記一対のソースフォロアトランジスタの出力同相直流電圧と所定の基準電圧とを比較した結果に基づいて前記電圧印加手段による該一対のソースフォロアトランジスタの各ゲートへの印加電圧を制御して、該出力同相直流電圧と該基準電圧とを一致させる制御手段と、を有することを特徴とするものである。

この構成では、一対のソースフォロアトランジスタの出力同相直流電圧を監視し、この出力同相直流電圧が所定の基準電圧に一致するように負帰還をかけているので、出力の直流成分の電圧レベル（ここでは出力同相直流電圧）を安定なものとすることができる。

なお、上述した本発明に係るソースフォロア回路において、前記制御手段は、前記出力同相直流電圧と前記基準電圧との大小比較を行う比較器を有しており、該比較器による比較結果に基づいて前記印加電圧を制御するように構成してもよい。

この構成によれば、出力同相直流電圧と基準電圧とを一致させる制御を制御手段により行うことができる。
また、前述した本発明に係るソースフォロア回路において、前記電圧印加手段は、前記一対のソースフォロアトランジスタの各ゲートにそれぞれ接続されており抵抗値が同一である一対の抵抗と、同一量の電流を流す一対の電流源と、を有しており、前記制御手段は、前記一対の電流源が前記一対の抵抗の各々に流す電流量を制御する、ように構成してもよい。

この構成によれば、一対のソースフォロアトランジスタの各ゲートへ印加する印加電圧の制御を電圧印加手段により行うことができる。
なお、このとき、前記一対の抵抗の各々をトランジスタにより構成してもよい。ここで、前記トランジスタと前記一対のソースフォロアトランジスタとを単一の半導体基板上に形成するようにしてもよい。

この構成によれば、一対の抵抗であるトランジスタと一対のソースフォロアトランジスタとの間で製造条件や動作温度条件を同一のものとすることができるので、これらの条件に起因するドレイン電流の変動の振る舞いがほぼ連動する結果、回路の動作をより安定なものとすることができる。

また、前述した本発明に係るソースフォロア回路において、前記一対の電流源は、同一量の電流を流す一対の第一の電流源と、同一量の電流を流す一対の第二の電流源と、を有しており、前記一対の第一の電流源は、前記一対のソースフォロアトランジスタの各ゲートと前記一対の抵抗との接続点に各々接続されており、前記一対の第二の電流源は、前記一対の第一の電流源が接続されている側とは反対側で前記一対の抵抗に各々接続されており、前記制御手段は、前記第一及び前記第二の電流源がそれぞれ流す電流量を制御する、ように構成してもよい。

この構成によっても、一対のソースフォロアトランジスタの各ゲートへ印加する印加電圧の制御を電圧印加手段により行うことができ、従って、出力同相直流電圧を安定なものとすることができる。

なお、このとき、前記制御手段は、前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第二の電流源が流す電流量を制御し、更に、前記第一の電流源が流す電流量を制御して該第一の電流源が流す電流量を前記第二の電流源が流す電流量に一致させる副制御手段を有する、ように構成してもよい。

この構成によれば、第一の電流源が流す電流量を第二の電流源が流す電流量に一致するので、このソースフォロア回路へ信号を入力する前段の回路との間で電流が流れることを防止できるようになる。

なお、このとき、前記ソースフォロア回路には差動信号が入力され、該差動信号は、前記一対の抵抗と前記第二の電流源との接続点にそれぞれ入力され、前記副制御手段は、前記一対の第一の電流源と同一量の電流を流す第一の副電流源と、前記第一の比較器による比較結果に基づき前記一対の第二の電流源と同一量の電流を流す第二の副電流源と、前記一対の抵抗と同一の抵抗値であり、前記第一及び前記第二の副電流源がその両端に各々接続されている検出抵抗と、前記第一及び前記第二の副電流源が電流を流すことによって前記検出抵抗と前記第二の副電流源との接続点に生じる検出電圧を所定の検出基準電圧と比較する第二の比較器と、を有しており、前記第一の副電流源及び前記一対の第一の電流源は、前記第二の比較器による比較結果に基づき、前記検出電圧が前記所定の検出基準電圧に一致するように電流量が制御される、ように構成してもよい。

この構成によれば、第一の電流源が流す電流量を第二の電流源が流す電流量に一致させることが可能となる。
また、前述した本発明に係るソースフォロア回路において、前記制御手段は、前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第一の電流源が流す電流量を制御し、更に、前記第二の電流源が流す電流量を制御して該第二の電流源が流す電流量を前記第一の電流源が流す電流量に一致させる副制御手段を有する、ように構成してもよい。

この構成によれば、第二の電流源が流す電流量を第一の電流源が流す電流量に一致するので、このソースフォロア回路へ信号を入力する前段の回路との間で電流が流れることを防止できるようになる。

なお、このとき、前記ソースフォロア回路には差動信号が入力され、該差動信号は、前記一対の抵抗と前記第二の電流源との接続点にそれぞれ入力され、前記副制御手段は、前記第一の比較器による比較結果に基づき前記一対の第一の電流源と同一量の電流を流す第一の副電流源と、前記一対の第二の電流源と同一量の電流を流す第二の副電流源と、前記一対の抵抗と同一の抵抗値であり、前記第一及び前記第二の副電流源がその両端に各々接続されている検出抵抗と、前記第一及び前記第二の副電流源が電流を流すことによって前記検出抵抗と前記第二の副電流源との接続点に生じる検出電圧を所定の検出基準電圧と比較する第二の比較器と、を有しており、前記第二の副電流源及び前記一対の第二の電流源は、前記第二の比較器による比較結果に基づき、前記検出電圧が前記所定の検出基準電圧に一致するように電流量が制御される、ように構成してもよい。

この構成によれば、第二の電流源が流す電流量を第一の電流源が流す電流量に一致させ
ることが可能となる。
なお、このとき、前記所定の検出基準電圧は、前記ソースフォロア回路に入力される信号の直流成分の電圧に予め設定されているように構成してもよい。

この構成によれば、このソースフォロア回路へ信号を入力する前段の回路との間で電流が流れることが防止され、前段の回路への負担軽減が軽減される。
なお、前述した本発明に係るソースフォロア回路を単一の半導体基板上に形成したことを特徴とする半導体装置についても本発明に係るものである。

本発明によれば、以上のようにすることにより、出力の直流成分の電圧レベルが安定しているソースフォロア回路の提供が可能となるという効果を奏する。

以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は、本発明を実施するソースフォロア回路の第一の例の構成を示している。この回路は全差動回路であり、一対のソースフォロアの出力同相直流電圧を監視し、負帰還をかけることでこの出力同相直流電圧を安定にするというものである。

この図１の回路は、各構成要素が半導体装置１における単一の半導体基板上に形成されて構成されている。
図１において、トランジスタ１１及び２１はどちらもＮＭＯＳトランジスタであり、ソースフォロアを構成している一対のソースフォロアトランジスタである。このトランジスタ１１及び２１の各ドレインは回路の電源線（電圧Ｖｃｃ）に接続されている。また、トランジスタ１１及び２１の各ソースはそれぞれ電流源１２及び２２を介して回路のグランド線（基準電位ＧＮＤ）に接続されている。

このソースフォロア回路の出力端子のうち、非反転側出力端子ＯＵＴＰは、トランジスタ１１と電流源１２との接続点に接続されており、反転側出力端子ＯＵＴＭは、トランジスタ２１と電流源２２との接続点に接続されている。また、このソースフォロア回路の入力端子のうち、非反転側入力端子ＩＮＰは、抵抗１３を介してトランジスタ１１のゲートと接続されており、反転側入力端子ＩＮＭは、抵抗２３を介してトランジスタ２１のゲートと接続されている。ここで、抵抗１３及び２３は、抵抗値が同一である一対の抵抗である。

この一対の抵抗１３及び２３の各々の両端には、一対の第一の電流源である電流源１４及び２４と、一対の第二の電流源である電流源１５及び２５とがそれぞれ接続されている。すなわち、抵抗１３とトランジスタ１１のゲートとの接続点には電流源１４が接続されており、抵抗２３とトランジスタ２１のゲートとの接続点には電流源２４が接続されている。また、抵抗１３と非反転側入力端子ＩＮＰとの接続点には電流源１５が接続されており、抵抗２３と非反転側入力端子ＩＮＭとの接続点には電流源２５が接続されている。従って、電流源１４及び電流源１５が抵抗１３に電流を流すことによりトランジスタ１１のゲートに直流電圧が印加され、電流源２４及び電流源２５が抵抗２３に電流を流すことによりトランジスタ２１のゲートに直流電圧が印加される。

電流源１４と電流源２４とは同一量の電流を流し、電流源１５と電流源２５とは同一量の電流を流す。このために、電流源１４及び２４と電流源１５及び電流源２５とは、それぞれ、例えばカレントミラーにより構成されている。なお、電流源１４及び２４における抵抗１３及び２３がそれぞれ接続されている側とは反対側の端子は回路の電源線に接続さ
れており、電流源１５及び２５における抵抗１３及び２３がそれぞれ接続されている側とは反対側の端子は回路のグランド線に接続されている。

なお、図１の回路では、電流源１４及び２４と電流源１５及び２５とは同一量の電流を流すものとする。
抵抗１６及び２６は抵抗値が同一である。ここで抵抗１６は、その一端が非反転側出力端子ＯＵＴＰに接続されており、そのもう一端が抵抗２６の一端と接続されている。この抵抗２６のもう一端は、反転側出力端子ＯＵＴＭに接続されている。従って、抵抗１６と抵抗２６との接続点には、非反転側出力端子ＯＵＴＰと反転側出力端子ＯＵＴＭとから出力される差動信号における同相成分の直流電圧（出力同相直流電圧）が生成される。

この出力同相直流電圧は、第一の比較器であるオペアンプ３１の反転入力端子に印加されている。このオペアンプ３１の非反転入力端子には、基準電源３２により安定した直流電圧である基準電圧Ｖ１が印加されており、オペアンプ３１は出力同相直流電圧と基準電圧Ｖ１との大小比較を行う。オペアンプ３１の出力信号は、電流源１４、１５、２４、及び２５が流す電流の量を制御する制御信号として電流源１４、１５、２４、及び２５の各々へ送られる。

次に図１の回路の動作について説明する。
今、図１の回路における非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭに、前段の回路から、安定した直流電圧成分を含む差動信号が入力された場合を想定する。

この入力信号は、抵抗１３及び２３を経てトランジスタ１１及び２１の各ゲートにそれぞれ入力される。すると、トランジスタ１１及び２１の各ソースからは、入力されたものと同位相である（すなわち反転していない）信号が出力されて、非反転側出力端子ＯＵＴＰと反転側出力端子ＯＵＴＭとに導かれる。また、この差動出力信号は、抵抗１６と抵抗２６との直列接続における両端に加えられる。

抵抗１６と抵抗２６とは抵抗値が同一であるので、この両者の接続点には、図１の回路の差動出力信号の同相成分が生成される。オペアンプ３１は、この差動出力信号の同相成分の直流電圧（出力同相直流電圧）を基準電圧Ｖ１と比較する。

ここで、出力同相直流電圧が基準電圧Ｖ１よりも高かった場合には、オペアンプ３１は、その旨を示す信号（例えば所定の閾値よりも低いレベルの信号）を、電流源１４、１５、２４、及び２５の制御信号として出力する。この電流源１４、１５、２４、及び２５は、この制御信号を受け取った場合には、流し出す電流値を小さくして、抵抗１３及び２３に流れる電流を少なくし、トランジスタ１１及び２１の各ゲートに印加される直流電圧を低下させる。すると、トランジスタ１１及び２１の各ソースの電圧が低下し、従って、出力同相直流電圧も低下する。以降、出力同相直流電圧が基準電圧Ｖ１に一致したところで回路が安定する。

一方、出力同相直流電圧が基準電圧Ｖ１よりも低かった場合には、オペアンプ３１は、その旨を示す信号（例えば所定の閾値よりも高いレベルの信号）を、電流源１４、１５、２４、及び２５の制御信号として出力する。この電流源１４、１５、２４、及び２５は、この制御信号を受け取った場合には、流し出す電流値を今度は大きくして、抵抗１３及び２３に流れる電流を多くし、トランジスタ１１及び２１の各ゲートに印加される直流電圧を上昇させる。すると、トランジスタ１１及び２１の各ソースの電圧が上昇し、従って、出力同相直流電圧も上昇する。以降、出力同相直流電圧が基準電圧Ｖ１に一致したところで回路が安定する。

以上のように、オペアンプ３１は、一対のトランジスタ１１及び２１の出力同相直流電圧と基準電圧Ｖ１との大小比較の結果に基づいて電流源１４、１５、２４、及び２５が一対の抵抗１３及び２３の各々に流す電流量を制御することで、トランジスタ１１及び２１の各ゲートへの印加電圧の制御を行い、当該出力同相直流電圧と基準電圧Ｖ１とを一致させるという動作を行う。この結果、非反転側出力端子ＯＵＴＰと反転側出力端子ＯＵＴＭとから出力される差動信号の直流成分の電圧レベルが基準電圧Ｖ１で安定するのである。

次に図２について説明する。同図は、本発明を実施する本発明を実施するソースフォロア回路の第二の例の構成を示している。なお、図２において、図１に示したものと同一の構成要素には同一の符号を付すこととし、その詳細な説明は省略する。

図２に示した構成は、図１に示したものに対し、抵抗１３及び１４をそれぞれトランジスタ１７及び２７により構成した点のみにおいて異なっている。
図２において、ＮＭＯＳトランジスタであるトランジスタ１７及び２７の各々のドレイン及びゲートが接続され、一対の第一の電流源である電流源１４及び２４に接続されている。また、トランジスタ１７及び２７の各ソースは、一対の第二の電流源である電流源１５及び２５に接続されている。

この図２の回路も、図１の回路と同様、各構成要素が半導体装置１における単一の半導体基板上に形成されて構成されている。つまり、トランジスタ１７及び２７は、一対のソースフォロアであるトランジスタ１１及び２１と同一の半導体基板上に形成されており、製造条件や動作温度条件を同一のものとすることができるので、これらの条件に起因するドレイン電流の変動の振る舞いがほぼ連動する。従って、図２の構成によれば、図１の構成よりも、回路の動作をより安定なものとすることができる。

次に図３について説明する。同図は、本発明を実施する本発明を実施するソースフォロア回路の第三の例の構成を示している。なお、図３において、図１に示したものと同一の構成要素には同一の符号を付すこととし、その詳細な説明は省略する。

図３に示した構成は、図１に示した構成に対して、抵抗３３、電流源３４及び３５、並びにオペアンプ３６が追加されている点が異なっている。
抵抗３３は抵抗１３及び２３と抵抗値が同一であり、その両端には第一の副電流源である電流源３４と第二の副電流源である電流源３５とがそれぞれ接続されている。電流源３４は一対の第一の電流源である電流源１４及び２４と同一量の電流を流し、電流源３４は一対の第二の電流源である電流源１５及び２５と同一量の電流を流す。このために、電流源３４と電流源１４及び２４、並びに、電流源３５と電流源１５及び電流源２５は、それぞれ、例えばカレントミラーにより構成されている。なお、電流源３４における抵抗３３が接続されている側とは反対側の端子は回路の電源線に接続されており、電流源３５における抵抗３３が接続されている側とは反対側の端子は回路のグランド線に接続されている。

オペアンプ３１は、一対のトランジスタ１１及び２１の出力同相直流電圧と基準電圧Ｖ１との大小比較の結果に基づいて電流源１５及び２５が流す電流量を制御する点においては、図１及び図２の回路と同様であるが、電流源３５が流す電流量についても電流源１５及び２５と同様に制御する点と、電流源１４及び２４が流す電流量については直接制御を行わない点とが異なっている。なお、電流源１４及び２４が流す電流量はオペアンプ３６によって制御される。

第二の比較器であるオペアンプ３６の非反転入力端子は、抵抗３３と電流源３５との接続点に接続されており、この接続点に生じる電圧（「検出電圧」と称することとする。）
が印加される。このオペアンプ３６の反転入力端子には、不図示の基準電源より安定した直流電圧である検出基準電圧Ｖ２が印加されており、オペアンプ３６は検出電圧と検出基準電圧Ｖ２との大小比較を行う。オペアンプ３６の出力信号は、電流源１４、２４、及び３４が流す電流の量を制御する制御信号として電流源１４、２４及び３４の各々へ送られる。

次に図３の回路の動作について説明する。
前述した図１及び図２の回路では、電流源１４及び２４と電流源１５及び２５とは同一量の電流を流すものとしていた。このような回路の各構成要素を半導体装置１における単一の半導体基板上に形成されて構成する場合、一般に、電源線側の電流源１４及び２４はＰ型のトランジスタを用いて構成され、グランド線側の電流源１５及び２５はＮ型のトランジスタを用いて構成される。ところが、ここで、Ｎ型トランジスタとＰ型トランジスタとに同一量の電流を流すために、図４に示すように、カレントミラーを用いて電流源１４、１５、２４、及び２５を構成しても、電流源１４及び２４と電流源１５及び２５との間で電流量を常に同一にするのは容易ではない。これは、カレントミラーに使用するＮ型トランジスタとＰ型トランジスタとの出力インピーダンスの違いにより、カレント比がずれてしまうためである。

ここで、電流源１４及び２４と電流源１５及び２５との間で電流量が同一でなくなると、非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭを介して接続されている前段の回路との間で電流が流れることとなり、前段の回路に負担をかけることとなる。

そこで、図３に示した回路では、これより説明するようにして、回路内で生じる非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭの電圧が検出基準電圧Ｖ２で安定するように負帰還をかけるようにしている。

まず、前述したように、電流源３５は、オペアンプ３１による出力同相直流電圧と基準電圧Ｖ１との比較結果に基づき制御されて、電流源１５及び２５と同一量の電流を流す。また、電流源３４は、電流源１４及び２４と同一量の電流を流すものであり、抵抗３３は抵抗１３及び２３と同一の抵抗値である。従って、抵抗３３並びに電流源３４及び３５の直列接続と、抵抗１３並びに電流源１４及び１５の直列接続と、抵抗２３並びに電流源２４及び２５の直列接続との回路の対称性を考慮すると、電流源３４及び３５が検出抵抗である抵抗３３に電流を流すことによって生じる前述した検出電圧は、非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭに生じている電圧と一致することは明らかである。

オペアンプ３６は、この検出電圧と検出基準電圧Ｖ２との大小比較の結果に基づいて電流源１４、１５、及び３４が抵抗１３、２３、及び３３に流す電流量を制御することで、検出電圧と回路内で生じる非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭの電圧とを検出基準電圧Ｖ２に一致させるという動作を行う。この結果、回路内で生じる非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭの電圧レベルが、オペアンプ３１によるトランジスタ１１及び２１の各ゲートへの印加電圧の制御により変動することがなくなる。

従って、前段の回路が非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭに印加する信号の直流成分の電圧に検出基準電圧Ｖ２を予め設定しておくことにより、若しくは、非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭに印加する信号の直流成分の電圧が検出基準電圧Ｖ２となるように前段の回路を構成しておくことにより、図３の回路とその前段の回路との間で電流が流れることがなくなり、前段の回路への負担が軽減される。

なお、図３の回路に代えて、図５に構成を示す本発明を実施する本発明を実施するソースフォロア回路の第三の例のように、オペアンプ３１が、出力同相直流電圧と基準電圧Ｖ
１との比較結果に基づいて電流源１４、２４、及び３４を制御するようにし、オペアンプ３６が、前述した検出電圧と検出基準電圧Ｖ２との大小比較の結果に基づいて電流源１５、２５、及び３５が抵抗１３、２３、及び３３に流す電流量を制御するようにしてもよく、この構成でも、回路内で生じる非反転側入力端子ＩＮＰ及び反転側入力端子ＩＮＭの電圧を検出基準電圧Ｖ２に一致させることができるので、前段の回路への負担軽減が可能である。
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。

なお、上記した実施の形態から次のような構成の技術的思想が導かれる。
（付記１）一対のソースフォロアトランジスタと、
前記一対のソースフォロアトランジスタの各ゲートへ直流電圧を印加する電圧印加手段と、
前記一対のソースフォロアトランジスタの出力同相直流電圧と所定の基準電圧とを比較した結果に基づいて前記電圧印加手段による該一対のソースフォロアトランジスタの各ゲートへの印加電圧を制御して、該出力同相直流電圧と該基準電圧とを一致させる制御手段と、
を有することを特徴とするソースフォロア回路。
（付記２）前記制御手段は、前記出力同相直流電圧と前記基準電圧との大小比較を行う比較器を有しており、該比較器による比較結果に基づいて前記印加電圧を制御することを特徴とする付記１に記載のソースフォロア回路。
（付記３）前記電圧印加手段は、
前記一対のソースフォロアトランジスタの各ゲートにそれぞれ接続されており抵抗値が同一である一対の抵抗と、
同一量の電流を流す一対の電流源と、
を有しており、
前記制御手段は、前記一対の電流源が前記一対の抵抗の各々に流す電流量を制御する、ことを特徴とする付記１に記載のソースフォロア回路。
（付記４）前記一対の抵抗の各々をトランジスタにより構成したことを特徴とする付記３に記載のソースフォロア回路。
（付記５）前記トランジスタと前記一対のソースフォロアトランジスタとを単一の半導体基板上に形成したことを特徴とする付記４に記載のソースフォロア回路。
（付記６）前記一対の電流源は、
同一量の電流を流す一対の第一の電流源と、
同一量の電流を流す一対の第二の電流源と、
を有しており、
前記一対の第一の電流源は、前記一対のソースフォロアトランジスタの各ゲートと前記一対の抵抗との接続点に各々接続されており、
前記一対の第二の電流源は、前記一対の第一の電流源が接続されている側とは反対側で前記一対の抵抗に各々接続されており、
前記制御手段は、前記第一及び前記第二の電流源がそれぞれ流す電流量を制御する、
ことを特徴とする付記３に記載のソースフォロア回路。
（付記７）前記制御手段は、
前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第二の電流源が流す電流量を制御し、更に、
前記第一の電流源が流す電流量を制御して該第一の電流源が流す電流量を前記第二の電流源が流す電流量に一致させる副制御手段を有する、
ことを特徴とする付記６に記載のソースフォロア回路。
（付記８）前記ソースフォロア回路には差動信号が入力され、該差動信号は、前記一対の
抵抗と前記第二の電流源との接続点にそれぞれ入力され、
前記副制御手段は、
前記一対の第一の電流源と同一量の電流を流す第一の副電流源と、
前記第一の比較器による比較結果に基づき前記一対の第二の電流源と同一量の電流を流す第二の副電流源と、
前記一対の抵抗と同一の抵抗値であり、前記第一及び前記第二の副電流源がその両端に各々接続されている検出抵抗と、
前記第一及び前記第二の副電流源が電流を流すことによって前記検出抵抗と前記第二の副電流源との接続点に生じる検出電圧を所定の検出基準電圧と比較する第二の比較器と、を有しており、
前記第一の副電流源及び前記一対の第一の電流源は、前記第二の比較器による比較結果に基づき、前記検出電圧が前記所定の検出基準電圧に一致するように電流量が制御される、
ことを特徴とする付記７に記載のソースフォロア回路。
（付記９）前記制御手段は、
前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第一の電流源が流す電流量を制御し、更に、
前記第二の電流源が流す電流量を制御して該第二の電流源が流す電流量を前記第一の電流源が流す電流量に一致させる副制御手段を有する、
ことを特徴とする付記６に記載のソースフォロア回路。
（付記１０）前記ソースフォロア回路には差動信号が入力され、該差動信号は、前記一対の抵抗と前記第二の電流源との接続点にそれぞれ入力され、
前記副制御手段は、
前記第一の比較器による比較結果に基づき前記一対の第一の電流源と同一量の電流を流す第一の副電流源と、
前記一対の第二の電流源と同一量の電流を流す第二の副電流源と、
前記一対の抵抗と同一の抵抗値であり、前記第一及び前記第二の副電流源がその両端に各々接続されている検出抵抗と、
前記第一及び前記第二の副電流源が電流を流すことによって前記検出抵抗と前記第二の副電流源との接続点に生じる検出電圧を所定の検出基準電圧と比較する第二の比較器と、を有しており、
前記第二の副電流源及び前記一対の第二の電流源は、前記第二の比較器による比較結果に基づき、前記検出電圧が前記所定の検出基準電圧に一致するように電流量が制御される、
ことを特徴とする付記９に記載のソースフォロア回路。
（付記１１）前記所定の検出基準電圧は、前記ソースフォロア回路に入力される信号の直流成分の電圧に予め設定されていることを特徴とする付記８又は１０に記載のソースフォロア回路。
（付記１２）付記１から１１のうちのいずれか一項に記載のソースフォロア回路を単一の半導体基板上に形成したことを特徴とする半導体装置。

本発明を実施するソースフォロア回路の第一の例の構成を示す図である。本発明を実施するソースフォロア回路の第二の例の構成を示す図である。本発明を実施するソースフォロア回路の第三の例の構成を示す図である。各電流源の電流量を同一にする回路の構成例を示す図である。本発明を実施するソースフォロア回路の第四の例の構成を示す図である。ソースフォロアの回路例を示す図である。

符号の説明

１半導体装置
１１、１７、２１、２７トランジスタ
１２、１４、１５、２２、２４、２５、３４、３５電流源
１３、１６、２３、２６、３３抵抗
３１、３６オペアンプ
３２基準電源

Claims

一対のソースフォロアトランジスタと、
前記一対のソースフォロアトランジスタの各ゲートへ直流電圧を印加する電圧印加手段と、
前記一対のソースフォロアトランジスタの出力同相直流電圧と所定の基準電圧とを比較した結果に基づいて前記電圧印加手段による該一対のソースフォロアトランジスタの各ゲートへの印加電圧を制御して、該出力同相直流電圧と該基準電圧とを一致させる制御手段と、
を有することを特徴とするソースフォロア回路。
前記制御手段は、前記出力同相直流電圧と前記基準電圧との大小比較を行う比較器を有しており、該比較器による比較結果に基づいて前記印加電圧を制御することを特徴とする請求項１に記載のソースフォロア回路。
前記電圧印加手段は、
前記一対のソースフォロアトランジスタの各ゲートにそれぞれ接続されており抵抗値が同一である一対の抵抗と、
同一量の電流を流す一対の電流源と、
を有しており、
前記制御手段は、前記一対の電流源が前記一対の抵抗の各々に流す電流量を制御する、ことを特徴とする請求項１に記載のソースフォロア回路。
前記一対の抵抗の各々をトランジスタにより構成したことを特徴とする請求項３に記載のソースフォロア回路。
前記トランジスタと前記一対のソースフォロアトランジスタとを単一の半導体基板上に形成したことを特徴とする請求項４に記載のソースフォロア回路。
前記一対の電流源は、
同一量の電流を流す一対の第一の電流源と、
同一量の電流を流す一対の第二の電流源と、
を有しており、
前記一対の第一の電流源は、前記一対のソースフォロアトランジスタの各ゲートと前記一対の抵抗との接続点に各々接続されており、
前記一対の第二の電流源は、前記一対の第一の電流源が接続されている側とは反対側で前記一対の抵抗に各々接続されており、
前記制御手段は、前記第一及び前記第二の電流源がそれぞれ流す電流量を制御する、
ことを特徴とする請求項３に記載のソースフォロア回路。
前記制御手段は、
前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第二の電流源が流す電流量を制御し、更に、
前記第一の電流源が流す電流量を制御して該第一の電流源が流す電流量を前記第二の電流源が流す電流量に一致させる副制御手段を有する、
ことを特徴とする請求項６に記載のソースフォロア回路。
前記ソースフォロア回路には差動信号が入力され、該差動信号は、前記一対の抵抗と前記第二の電流源との接続点にそれぞれ入力され、
前記副制御手段は、
前記一対の第一の電流源と同一量の電流を流す第一の副電流源と、
前記第一の比較器による比較結果に基づき前記一対の第二の電流源と同一量の電流を流す第二の副電流源と、
前記一対の抵抗と同一の抵抗値であり、前記第一及び前記第二の副電流源がその両端に各々接続されている検出抵抗と、
前記第一及び前記第二の副電流源が電流を流すことによって前記検出抵抗と前記第二の副電流源との接続点に生じる検出電圧を所定の検出基準電圧と比較する第二の比較器と、を有しており、
前記第一の副電流源及び前記一対の第一の電流源は、前記第二の比較器による比較結果に基づき、前記検出電圧が前記所定の検出基準電圧に一致するように電流量が制御される、
ことを特徴とする請求項７に記載のソースフォロア回路。
前記制御手段は、
前記出力同相直流電圧と前記基準電圧との大小比較を行う第一の比較器を有しており、該第一の比較器による比較結果に基づいて前記第一の電流源が流す電流量を制御し、更に、
前記第二の電流源が流す電流量を制御して該第二の電流源が流す電流量を前記第一の電流源が流す電流量に一致させる副制御手段を有する、
ことを特徴とする請求項６に記載のソースフォロア回路。
請求項１から９のうちのいずれか一項に記載のソースフォロア回路を単一の半導体基板上に形成したことを特徴とする半導体装置。