CN117813762A - 电压缓冲器、放大器电路和设备 - Google Patents

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Abstract

一种电压缓冲器，包括一个电路支路或两个电路支路。每个电路支路包括：串联电连接的晶体管(T1)、电阻器(R1)和电流源(CS1)；DC电平转换器(3)，将所述电路支路的输入端子(N1)电连接到所述晶体管(T1)的控制端子。所述晶体管(T1)的第一端子连接到所述电压缓冲器的供电端子(N3)。所述电阻器(R1)电连接在所述晶体管(T1)的第二端子与所述电流源(CS1)之间。所述电阻器与所述电流源之间的节点电连接到所述电路支路的输出端子(N1)。所述DC电平转换器(3)用于向所述晶体管(1)的所述控制端子提供降低的电压，其中，所述降低的电压低于施加在所述输入端子(N1)上的电压。

Description

电压缓冲器、放大器电路和设备
技术领域
本发明涉及电压缓冲器和放大器电路。本发明还涉及一种包括模拟电路和数字电路的设备，所述模拟电路包括电压缓冲器。
背景技术
本发明涉及电压缓冲器领域。具体地，本发明涉及一种电压缓冲器，用于将由第一供电电压提供的模拟电路电连接到数字电路的输入端，所述数字电路由低于所述第一供电电压的第二供电电压提供。
发明内容
本发明的实施例的动机是由发明人所做的以下考虑：
高数据速率通信的要求增加了宽带跨阻放大器(trans-impedance amplifier，TIA)和驱动器的需求，需要处理数十GHz左右的信号带宽。在光通信系统中，至少一个TIA通常与至少一个光电二极管(photo-diode，PD)和数字芯片一起安装在复杂的电光模块(E/O模块)上，所述数字芯片可以包括模数转换器(analog-to-digital converter，ADC)和数字信号处理器(digital signal processor，DSP)。这种E/O模块示例性地示出在图15中。图15的所述E/O模块201包括至少一个PD 204，其中，所述至少一个PD 204电连接到所述E/O模块201的模拟部分202或模拟电路202的输入端202b。术语“电连接”可以缩写为术语“连接”。所述模拟电部分202可以对应于模拟芯片。所述模拟部分202包括至少一个TIA 202a。具体地，所述至少一个PD 204连接到所述至少一个TIA202a的输入端。所述E/O模块201还包括数字部分203，所述数字部分203包括ADC 203a和DSP 203b。所述数字部分203可以是数字芯片。
所述E/O模块201的所述模拟部分202和数字部分203通常以不同的技术实现。因此，虽然用于供应所述模拟部分202的所述模拟供电电压通常为约3.3V(或更高)，但用于供应所述数字部分203的数字供电电压约为1V(或更低)。换句话说，所述模拟部分202由第一供电电压供电，所述数字部分203由低于所述第一供电电压的第二供电电压供电。因此，片外去耦电容器205用于提供具有低于1MHz的截止频率的AC耦合。也就是说，所述模拟部分202的输出端202c通过去耦电容器205连接到所述数字部分203的输入端203，用于将所述模拟部分202电连接到所述数字部分203。这种去耦电容器205通常是容量较大的，以便实现足够的AC耦合。然而，随着系统带宽的增加，使用容量较大的片外去耦电容器205会造成显著的损失，并降低合适的封装选项的可用性。结果，所述模拟部分202和所述数字部分203通过AC耦合电容器205的电连接是不利的。
图16示出了BiCMOS技术中由具有电阻负载的级联差分对制成的典型输出放大器级(或输出增益级)。术语“放大器级”和“增益级”可用作同义词。这种输出放大器级可以是图15的所述E/O模块201的所述模拟部分202的输出级。如图16所示，所述放大器级的每个电路支路可以包括电阻器Rload和两个双极型晶体管(bipolar junction transistor，BJT)，其中，第一BJT的发射极端子连接到相应电路支路的第二BJT的集电极端子。每个电路支路的第一BJT的集电极端子通过相应的电阻器Rload连接到用于提供供电电压avdd的供电端子。每个电路支路的第二BJT的发射极端子与用于提供偏置电流Ibias,drv的偏置电流源连接。术语“电流发生器”可用作“电流源”的同义词。电压vcasc可以提供给两个第一BJT的两个基极端子。相应的输入电压vin,p或vin,m被提供给每个第二BJT的基极端子。在每个电路支路的所述电阻器Rload与所述第一BJT之间的每个节点处提供相应的输出电压vdrv,p或vdrv,m。输出电压vdrv,p和vdrv,m可以形成图15的所述E/O模块的所述模拟部分202(包括图16的放大器级作为输出级)的输出电压，如图16中用标记为“片外”的虚线指示，该虚线指示所述模拟部分202的所述输出端202c。所述放大器级通过对应于图15的所述去耦电容器205的所述去耦电容器连接到数字部分，例如图15的所述E/O模块201的所述数字部分203。所述数字部分的所述输入端在图16中由标有“数字芯片”的虚线表示。图16的所述放大器级用于向所述数字部分提供DC电压vdcin,digital。
对于图16所示的输出放大器级，主要要求是宽带宽(从DC到数十GHz)；匹配输出(即50Ω单端)；具有大输出摆幅的线性增益；以及增益大于或等于1(增益≥1)或大于或等于0dB(增益≥0dB)，以放松前一级(前放大器级)的线性度要求。术语“增益级”可用作术语“放大器级”的同义词。为了使所述数字部分的输入阻抗匹配良好，所述输入阻抗为50Ω或约50Ω，如图16所示。为了使所述输出放大器级从低频具有良好匹配的输出阻抗，所述电阻器Rload为50Ω或约50Ω。因此，图16的所述输出放大器级的相应电路支路的所述DC输出电压vdrv可以计算为：
这种DC输出电压vdrv通常设置在2V至2.5V左右，以避免在输出摆幅大的情况下对异质结双极晶体管(heterojunction bipolar transistor，HBT)器件的压缩，假设所述输出放大器级的所述BJT由HBT器件实现。本文提到的任何双极型晶体管(bipolar junctiontransistor，BJT)都可以由异质结双极晶体管(heterojunction bipolar transistor，HBT)实现。
为了降低所述模拟部分的所述DC输出电压，双极发射极跟随器(emitter-follower，EF)级300可用于将所述模拟部分的所述输出放大器级电连接到所述数字部分，如图17所示。图17的双极EF级300包括两个电路支路，其中，每个电路支路包括BJT、电阻器Rout和用于提供偏置电流Ibias的偏置电流源。在所述双极EF级300的每个电路支路的所述电阻器Rout与所述偏置电流源之间的每个节点处提供相应的输出电压vout,p或vout,m。所述输出电压vout,p和vout,m形成所述双极EF级300的输出电压，从而形成所述模拟部分的输出电压(当所述模拟部分包括所述EF级300作为输出级时)。所述双极EF级300的电路支路的输出阻抗在所述电路支路的所述电流源的所述输出电阻ro,gen与所述电阻器Rout的串联连接和所述BJT的所述发射极电阻1/gm之间并联。由于所述电流源的所述输出电阻ro,gen通常远大于50Ω，相反，所述BJT的所述发射极电阻1/gm小得多，因此电阻器Rout具有50Ω或50Ω级的电阻，以实现所述双极EF级300的良好匹配输出阻抗。因此，所述双极EF级300的相应电路支路的所述DC输出电压vout变为：
vout＝vdrv-VBE-Ibias·Rout (2)
上述等式(2)中的变量“vBE”表示所述相应电路支路的所述BJT的基极发射极电压。假设所述输出放大器级的相应电路支路的所述DC输出电压vdrv约为2V至2.5V，如上文关于图16的示例所做的那样。给定这些限制，为了将所述双极EF级300的所述DC输出电压vout降低到远低于1V(假设所述数字部分由低于或等于1V的电压提供)，需要大偏置电流Ibias(以增加相应电阻器Rout上的压降)，这反过来增加了功耗。图17中双极EF级300的电路拓扑的另一个缺点是其低增益：所述双极EF级300引入了6dB(增益GEF＝0.5)的衰减，这意味着前一级(即输出放大器级)必须提供两倍的信号幅度，从而降低了整体系统线性度。
用于将模拟部分(例如图15的模拟部分202)的输出端，具体是其输出放大器级连接到数字部分(例如图15的数字部分203)的输入端的另一个选项是使用AC耦合到所述输出放大器级(即前一级)的NMOS公共源(common source，CS)级400，如图18所示。所述NMOS CS级400可以被称为NMOS CS放大器级或NMOS CS增益级。图18的NMOS CS级400包括两个电路支路，其中，每个电路支路包括电阻器Rout和n型金属氧化物半导体场效应晶体管(n-typemetal-oxide-semiconductor field effect transistor，NMOS FET)。所述电路支路通过电阻器Rshift连接到所述模拟部分的用于提供供电电压avdd的供电端子。所述NMOS CS级400的每个电路支路的所述NMOS FET的所述栅极端子通过电容器(去耦电容器)AC耦合到所述输出放大器级的相应电路支路。在所述NMOS CS级400的每个电路支路的所述NMOS FET的电阻器Rout与漏极端子之间的每个节点处提供相应的输出电压vout,p或vout,m。所述输出电压vout,p和vout,m形成所述NMOS CS级400的输出电压，从而形成所述模拟部分的输出电压(当所述模拟部分包括所述NMOS CS级400作为输出级时)。
所述NMOS CS级400的相应电路支路的所述DC输出电压vout为：
vout＝avdd-Ibias,mos·(Rout+2·Rshift) (3)
在上述等式(3)中，变量“Ibias,mos”表示由所述相应电路支路的所述NMOS FET沉没的偏置电流。假设一个大得多的NMOS FET输出阻抗r0,MOS，每个电路支路的电阻器Rout的电阻值为50Ω或约50Ω。从上面的等式(3)中可以明显看出，所述DC输出电压vout独立于所述输出放大器级的偏置电流Ibias,drv，从而独立于所述输出放大器级的功耗。此外，通过简单地增加所述电阻器Rshift的值，所述DC输出电压vout可以远低于1V。然而，随着电阻器Rshift变大，所述NMOS CS级400的共模增益增加(即，更糟糕的共模抑制)，输出单端阻抗匹配也下降。所述NMOS CS级400的差分增益GCS为：
考虑到NMOS FET器件的比率gm/Ibias,mos较差，必须使用大偏置电流来获得大于1(增益＞1)或大于0dB(增益＞0dB)的增益，产生大寄生电容和低NMOS FET输出阻抗r0,MOS，带宽变窄且回波损耗增大。此外，大输出摆幅导致NMOS FET器件在B类工作，从而严重损害线性度。变量“gm”表示每个NMOS FET器件的跨导。
作为替代方案，可以采用PMOS放大器级500，如图19所示。在这种情况下，所述PMOS放大器级500的电路支路的所述DC输出电压vout可以计算如下：
vout＝Ibias,mos·(Rout+2·Rshift) (5)
变量“Ibias,mos”表示每个NMOS FET器件的偏置电流。与图18的NMOS CS级400相比，图19的PMOS放大器级500可以避免输入AC耦合电容器。然而，由于所述PMOS放大器级500表现出与图18的NMOS CS级400相同的增益，它保留了与有限带宽、回波损耗和线性度相同的缺点。
鉴于上述缺点和不足，本发明的实施例旨在提供克服上述至少一个缺点和不足的装置。目的可以是提供用于与上述装置相比，在数字电路由与模拟电路相比较低的供电电压供电的情况下，将所述模拟电路，具体是所述模拟电路的放大器级电连接到所述数字电路的输入端的优化装置。
所述目的通过所附独立权利要求中描述的本发明实施例实现。从属权利要求中进一步定义了本发明实施例的有利实现方式。
如上所述，术语“电连接”可以缩写为术语“连接”。
本发明的第一方面提供了一种电压缓冲器。所述电压缓冲器包括一个电路支路或两个电路支路，其中，每个电路支路包括：串联电连接的晶体管、电阻器和电流源；DC电平转换器，将所述电路支路的输入端子电连接到所述晶体管的控制端子。所述晶体管的第一端子电连接到所述电压缓冲器的供电端子。所述电阻器电连接在所述晶体管的第二端子与所述电流源之间。所述电阻器与所述电流源之间的节点电连接到所述电路支路的输出端子。所述DC电平转换器用于向所述晶体管的所述控制端子提供降低的电压，其中，所述降低的电压低于施加在所述输入端子上的电压。
所述电压缓冲器的优点是具有低DC输出电压和输出阻抗匹配。具体地，所述电压缓冲器可以获得具有低DC输出电压和输出阻抗匹配的放大器级(可选地，单位放大器级或单位增益级)。所述DC电平转换器的使用允许较小或减少所述电压缓冲器的电流消耗，具体是所述晶体管、所述电阻器和相应电路支路的电流的串联连接。即，所述输出DC电压主要取决于所述DC电平转换器的压降，而不取决于等于相应电路支路的电阻器和相应电路支路的电流源沉没或提供的电流乘积的电压。此外，与上述图17、图18和图19讨论的其它电路拓扑相比，使用所述DC电平转换器可以实现更好的线性度。因此，第一方面通过将DC电平转换器与晶体管、电阻器和电流源的串联连接组合为电压缓冲器的每个电路支路来提供电压缓冲器。这允许获得具有低DC输出电压和阻抗匹配输出的电压缓冲器(可选的单位放大器级)，目标是宽带应用。使用所述DC电平转换器可以降低所述DC输出电压，同时对整体功耗的影响可以忽略不计。所述电压缓冲器可以被称为“单位放大器级”或“单位增益级”。
具体地，所述DC电平转换器可以被称为可编程DC电平转换器，因为所述DC电平转换器可以用于配置或设置(即“编程”)所述DC电平转换器可提供的降低的电压。
例如，所述电压缓冲器的输入可以连接到放大器的输出端。所述电压缓冲器的输入端包括或由所述电压缓冲器的每个电路支路的输入端子形成。具体地，所述电压缓冲器的输出端可以连接到电路(具体是数字电路)的输入端。所述电压缓冲器的所述输出端包括或由所述电压缓冲器的每个电路支路的所述输出端子形成。
具体地，(相应电路支路的)所述晶体管用于在其控制端子处的电压之后在其第二端子处提供电压。换句话说，所述晶体管可以用于在其第二端子处提供等于其控制端子处的电压减去固定偏置DC电压(所述晶体管物理固有的)的电压。也就是说，所述晶体管的所述第二端子处的电压和所述晶体管的所述控制端子处的电压之间的电压增益是(近似)单位。
具体地，所述电阻器的第一端子电连接到所述晶体管的所述第二端子，所述电流源电连接在所述电阻器的第二端子与地之间。
在所述第一方面的一种实现方式中，所述DC电平转换器包括电连接在所述电路支路的所述输入端子和所述晶体管的所述控制端子之间的电阻器、与所述电阻并联电连接的电容器以及电连接到所述晶体管的所述控制端子的电流源。
即，(相应电路支路的)DC电压电平转换器可以由并联电阻电容电路(RC电路)和电流源实现。具体地，在所述电压缓冲器的输入端是级联连接的级的情况下，则所述电压缓冲器的相应电路支路的所述晶体管的所述控制端子通过所述相应电路支路的所述DC电压电平转换器连接到所述级联连接的前一级(具体是前一级的输出端)。相应电路支路的所述DC电平转换器的所述电阻器的电阻可以设置为非常高的值。因此，所述电压缓冲器的所述输出DC电压可以使用非常低的电流(由相应电路支路的电流源沉没/提供)任意设置，因此实际上不会影响所述电压缓冲器的总电流消耗。
所述电容器可以与所述电阻器并联电连接在所述电路支路的所述输入端子与所述晶体管的所述控制端子之间。具体地，所述电流源电连接在所述晶体管的所述控制端子与地之间。
在所述第一方面的一种实现方式中，所述DC电平转换器包括串联电连接在所述电路支路的所述输入端子和所述晶体管的所述控制端子之间的两个电阻器、与所述两个电阻并联电连接的电容器以及电连接到所述两个电阻器之间的节点的电流源。
所述串联连接的两个电阻器可以降低所述DC电平转换器的所述电流源的寄生电容对所述DC电平转换器整体传递功能的影响。
所述电容器可以与所述两个电阻器并联电连接在所述电路支路的所述输入端子与所述电路支路的所述晶体管的所述控制端子之间。具体地，所述电流源电连接在地与所述两个电阻器之间的节点之间。
在所述第一方面的一种实现方式中，所述DC电平转换器的所述电流源包括晶体管。可选地，所述晶体管是n型金属氧化物半导体场效应晶体管(n-type metal-oxide-semiconductor field-effect transistor，NMOS FET)。
因此，所述电流源可以以成本效益的方式使用NMOS FET形式的已知半导体器件来实现。
具体地，所述DC电平转换器的所述电流源可以是晶体管。例如，所述晶体管可以是NMOS FET。
在所述第一方面的一种实现方式中，每个电路支路的晶体管为双极型晶体管(bipolar junction transistor，BJT)，其中，所述晶体管的所述第一端子为所述BJT的集电极端子，所述晶体管的所述第二端子为所述BJT的发射极端子，所述晶体管的所述控制端子为所述BJT的基极端子。或者，每个电路支路的所述晶体管可以是n型金属氧化物半导体场效应晶体管(n-type metal-oxide-semiconductor field-effect transistor，NMOSFET)，其中，所述晶体管的所述第一端子是所述NMOS FET的漏极端子，所述晶体管的所述第二端子是所述NMOS FET的源极端子，所述晶体管的所述控制端子是所述NMOS FET的栅极端子。
因此，在所述电压缓冲器的相应电路支路的所述晶体管是BJT的情况下，通过将所述相应电路支路的所述DC电压电平转换器与发射极跟随器(emitter-follower，EF)电路组合而提供所述相应电路支路。所述EF电路可以被称为发射极跟随器(emitter-follower，EF)级。可选地，每个电路支路的所述晶体管为异质结双极晶体管(heterojunctionbipolar transistor，HBT)。
可选地，每个电路支路的所述电流源(串联连接到所述电路支路的所述电阻器和所述晶体管)包括或由晶体管实现，例如NMOS FET。
在所述第一方面的一种实现方式中，所述电压缓冲器包括所述一个电路支路，所述电路支路的所述输入端子电连接或用于电连接到单端放大器电路的输出端。
所述单端放大器电路可以是单端放大器级，具体是模拟电路的单端放大器级。可选地，单端放大器电路可以是级联放大器电路的单端放大器级。所述级联放大器电路可以包括彼此级联连接的两个或两个以上放大器级。
在所述第一方面的一种实现方式中，所述电压缓冲器包括所述两个电路支路。所述两个电路支路的第一电路支路的输入端子电连接或用于电连接到差分放大器电路的第一输出端子。所述两个电路支路中的第二电路支路的输入端子电连接或用于电连接到所述差分放大器电路的第二输出端子。
所述差分放大器电路可以是差分放大器级，具体是模拟电路的差分放大器级。可选地，所述差分放大器电路可以是级联放大器电路的差分放大器级。所述级联放大器电路可以包括彼此串联连接的两个或两个以上放大器级。
在所述第一方面的一种实现方式中，在所述电压缓冲器包括所述两个电路支路的情况下，所述每个电路支路的所述电流源包括NMOS FET。所述第一电路支路的所述NMOSFET的栅极端子可以通过第一AC耦合电连接到所述第二电路支路的所述输入端子。所述第二电路支路的所述NMOS FET的所述栅极端子可以通过第二AC耦合电连接到所述第一电路支路的所述输入端子。
具体地，相应电路支路的NMOS FET的漏极端子电连接到所述相应电路支路的电阻器。因此，根据所述第一方面的一种实现方式，所述两个电路支路的所述电流源可以使用NMOS公共源(common source，CS)拓扑实现，以获得具有低DC输出电压和阻抗匹配输出的电压缓冲器(或单位放大器级)。在所述每个电路支路的所述晶体管是BJT的情况下，所述每个电路支路通过组合DC电压电平转换器、双极EF拓扑和NMOS CS拓扑来提供。所述相应电路支路的所述NMOS FET的源极端子可以电连接到接地。所述每个电路支路的所述电流源可以是NMOS FET。即，所述每个电路支路的所述电流源可以由NMOS FET提供或实现。
所述电压缓冲器可以以BiCMOS(例如，SiGe BiCMOS)技术或CMOS技术实现。在所述电压缓冲器以BiCMOS技术实现的情况下，所述两个电路支路中的每个电路支路的晶体管可以是双极型结晶体管(bipolar junction transistor，BJT)。在所述电压缓冲器以CMOS技术实现的情况下，所述两个电路支路中的每个电路支路的晶体管可以是n型金属氧化物半导体场效应晶体管(n-type metal-oxide-semiconductor field-effect transistor，NMOS FET)。
在所述第一方面的一种实现方式中，在所述电压缓冲器包括所述两个电路支路的情况下，所述每个电路支路的所述电流源包括NMOS FET。所述第一电路支路的所述NMOSFET的栅极端子可以通过第一AC耦合电连接到所述第二电路支路的所述晶体管的所述第二端子。所述第二电路支路的所述NMOS FET的所述栅极端子可以通过第二AC耦合电连接到所述第一电路支路的所述晶体管的所述第二端子。
因此，相应电路支路的NMOS FET可以由另一个电路支路的晶体管的第二端子驱动。当所述电压缓冲器连接到前一级(即所述电压缓冲器的输入端连接到前一级的输出端)时，这种拓扑可以在不损害性能的情况下降低前一级看到的容性负载。即，这种拓扑可以在不损害性能的情况下降低所述电压缓冲器的等效输入电容。
具体地，相应电路支路的NMOS FET的漏极端子电连接到所述相应电路支路的电阻器。此外，所述相应电路支路的所述NMOS FET的源极端子可以电连接到接地。
所述每个电路支路的所述电流源可以是NMOS FET。即，所述每个电路支路的所述电流源可以由NMOS FET提供或实现。
在所述第一方面的一种实现方式中，所述第一AC耦合和所述第二AC耦合各自被配置为高通滤波器。
因此，所述第一AC耦合和所述第二AC耦合可以各自配置以实现高通滤波器的功能。具体地，所述第一AC耦合和所述第二AC耦合可以包括或可以是高通滤波器。
在所述第一方面的一种实现方式中，所述第一AC耦合包括电连接在所述第二电路支路与所述第一电路支路的所述NMOS FET的所述栅极端子之间的电容器。所述第二AC耦合可以包括电连接在所述第一电路支路与所述第二电路支路的所述NMOS FET的所述栅极端子之间的电容器。
因此，所述第一AC耦合和所述第二AC耦合可以以成本效益的方式使用电容器形式的已知半导体器件来实现。
所述第一AC耦合的所述电容器可以连接在所述第二电路支路的所述输入端子与所述第一电路支路的所述NMOS FET的所述栅极端子之间。或者，所述第一AC耦合的所述电容器可以连接在所述第二电路支路的所述晶体管的所述第二端子与所述第一电路支路的所述NMOS FET的所述栅极端子之间。所述第二AC耦合的所述电容器可以连接在所述第一电路支路的所述输入端子与所述第二电路支路的所述NMOS FET的所述栅极端子之间。或者，所述第二AC耦合的所述电容器可以连接在所述第一电路支路的所述晶体管的所述第二端子与所述第二电路支路的所述NMOS FET的所述栅极端子之间。
在所述第一方面的一种实现方式中，所述第一AC耦合包括电阻器，其中，所述电阻器电连接在所述第一电路支路的所述NMOS FET的所述栅极端子与用于提供偏置电压的电压源之间。所述第二AC耦合可以包括电阻器，其中，所述电阻器电连接在所述第二电路支路的所述NMOS FET的所述栅极端子与所述电压源之间。
因此，所述第一AC耦合和所述第二AC耦合可以以成本效益的方式使用电阻器形式的已知电子器件来实现。
在所述第一方面的一种实现方式中，所述电压缓冲器包括电阻器，其中，每个电路支路的晶体管的第一端子通过所述电阻器电连接到所述电压缓冲器的所述供电端子。
因此，所述晶体管的所述第一端子可以通过所述电阻器和所述电压缓冲器的所述供电端子连接到供电电压(例如固定电源)。所述电阻器可以称为共模电阻器。所述电阻器通过降低所述每个电路支路的所述晶体管的所述第一端子与所述第二端子之间的电压，使得在不影响所述电压缓冲器的差模操作的情况下，所述每个电路支路的所述晶体管在安全区域中工作。因此，在所述每个电路支路的所述晶体管是BJT的情况下，所述电阻器通过降低所述集电极端子与所述发射极端子之间的电压(即集电极到发射极电压)，使得在不影响所述电压缓冲器的所述差模操作的情况下，所述每个电路支路的所述晶体管在安全区域中工作。
所述电压缓冲器可以包括电路部分，用于控制由所述两个电路支路中的每个电路支路的DC电平转换器沉没的电流，使得由所述第一电路支路的所述输出端子提供的输出电压和由所述第二电路支路的所述输出端子提供的输出电压的平均电压等于参考输出电压。所述平均输出电压可以是或可以定义所述电压缓冲器的共模输出电压。所述电路部分包括运算放大器，其中，所述运算放大器的输出端电连接到所述每个电路支路的DC电平转换器的所述电流源的控制端子。具体地，所述运算放大器的所述输出端电连接到晶体管的控制端子(例如，NMOS FET的栅极端子)，所述晶体管可以提供所述相应DC电平转换器的所述电流源。所述运算放大器的同相输入端子通过所述第一电阻器电连接到所述第一电路支路的所述输出端子，并通过第二电阻器电连接到所述第二电路支路的所述输出端子。所述运算放大器的所述反相端子电连接到用于提供所述参考输出电压的电压源。具体地，所述电路部分可以是DC环路。
所述第一AC耦合和所述第二AC耦合的所述电阻器电连接的所述电压源可以包括电流镜。例如，所述第一AC耦合和所述第二AC耦合的所述电阻器电连接的所述电压源可以通过电连接到NMOS FET的漏极端子的电流源实现。所述NMOS FET的所述漏极端子电连接到所述NMOS FET的所述栅极端子。所述第一AC耦合和所述第二AC耦合的所述电阻器电连接到所述NMOS FET的所述栅极端子。
为了实现根据本发明第一方面所述的电压缓冲器，如上所述，所述第一方面的部分或全部实现方式和可选特征可以相互组合。
本发明的第二方面提供了一种放大器电路(例如级联放大器电路)，包括如上所述的第一方面所述的放大器和电压缓冲器。所述放大器的所述输出端电连接到所述电压缓冲器的所述输入端。所述放大器可以包括一个或多个放大器级。
所述第二方面及其实现方式的设备和可选特征实现了与所述第一方面及其各自实现方式的电压缓冲器和可选特征相同的优点。
本发明的第三方面提供了一种设备，包括用于使用第一供电电压操作的模拟电路和用于使用低于所述第一供电电压的第二供电电压操作的数字电路。所述模拟电路包括如上所述的第一方面的所述电压缓冲器作为输出级。所述电压缓冲器级联连接到所述数字电路的输入端。
因此，所述电压缓冲器作为所述模拟电路的输出级将所述模拟电路连接到所述数字电路的所述输入端。具体地，所述第一供电电压和所述第二供电电压各自是DC电压。具体地，所述第二供电电压的绝对值小于所述第一供电电压的绝对值。
所述模拟电路可以包括一个或多个放大器级。在多个放大器级的情况下，所述放大器级相互级联。所述放大器级级联连接的一个放大器级或最后一个放大器级可以连接到所述电压缓冲器。具体地，所述放大器级或最后一个放大器的输出端可以连接到所述电压缓冲器的所述输入端(由所述电压缓冲器的每个电路支路的输入端子形成的输入端)。因此，所述模拟电路可以包括一个或多个放大器级和所述电压缓冲器的级联连接，其中，所述电压缓冲器是所述级联连接的输出级。所述级联连接可以是第二方面所述的级联放大器电路。因此，上述描述相应对于第二方面所述的级联放大器电路有效。此外，对第二方面所述的级联放大器电路的描述相应对于第三方面所述的设备，特别是所述设备的所述模拟电路有效。
在所述第三方面的一种实现方式中，所述模拟电路具有与所述数字电路的输入阻抗匹配的输出阻抗。
所述第三方面及其实现方式的设备和可选特征实现了与所述第一方面及其各自实现方式的电压缓冲器和可选特征相同的优点。
为了实现根据本发明第三方面所述的设备，如上所述，所述第三方面的部分或全部实现方式和可选特征可以相互组合。
本申请中描述的各种实体所执行的步骤以及所描述的各种实体要执行的功能均意在指各个实体用于执行各个步骤和功能。即使在以下具体实施例的描述中，外部实体要执行的特定功能或步骤未反映在执行该特定步骤或功能的实体的特定详细元件的描述中，技术人员应清楚，这些方法和功能可以在相应的软件或硬件元件中实现，或以此类元件的任何种组合实现。
附图说明
结合所附附图，下文具体实施例的描述将阐述上述本发明的各方面及其实现方式，其中：
图1示出了本发明示例提供的电压缓冲器；
图2a示出了本发明示例提供的电压缓冲器的DC电平转换器；
图2b和图2c示出了与图2a中的DC电平转换器相关的图表；
图3a、图3b、图3c各自示出了本发明示例提供的电压缓冲器的DC电平转换器；
图4至图7各自示出了本发明示例提供的电压缓冲器；
图8示出了根据图5至图7的电压缓冲器的偏置电路的实现方式的示例；
图9示出了用于比较图17和图18的级以及图1和图5的电压缓冲器彼此的设置示例；
图10示出了图17的双极发射极跟随器(emitter-follower，EF)级、图18的NMOS公共源(common source，CS)级和图1和图5的电压缓冲器在频率上的归一化传递函数；
图11示出了图17的双极EF级、图18的NMOS CS级和图1和图5的电压缓冲器在频率上的输出回波损耗；
图12示出了图17的双极EF级、图18的NMOS CS级和图1和图5的电压缓冲器的1GHz总谐波失真(Total Harmonic Distortion，THD)与输出电压幅度的关系；
图13示出了图17的双极EF级、图18的NMOS CS级和图1和图5的电压缓冲器的性能；
图14示出了本发明示例提供的设备，所述设备是电光模块(E/O模块)；
图15示出了作为电光模块(E/O模块)的设备的示例；
图16至图19各自示出了将模拟电路的放大器级的输出端连接到数字电路的输入端的示例，假设模拟电路被提供第一供应电压，并且数字电路被提供低于第一供电电压的第二供电电压。
在图中，对应的元件用相同的参考符号标记。
具体实施方式
图1示出了本发明示例提供的电压缓冲器。图1的电压缓冲器是如上所述的本发明第一方面提供的电压缓冲器的示例。因此，上述对第一方面的电压缓冲器的描述相应对于图1的电压缓冲器有效。
根据图1的示例，电压缓冲器1包括一个电路支路2。电路支路2包括DC电平转换器3。此外，电路支路2包括串联电连接的晶体管T1、电阻器R1和电流源CS1。具体地，电流源CS1是DC电流源。如图1所示，晶体管T1是双极型晶体管(bipolar junction transistor，BJT)。这仅作为示例，因此，晶体管也可以不同方式实现，例如通过n型金属氧化物半导体场效应晶体管(n-type metal-oxide-semiconductor field effect transistor，NMOS FET)。在下面的描述中，假设晶体管T1是BJT。在晶体管T1的另一种瞬态类型，例如NMOS FET的情况下，该描述相应地有效。DC电平转换器3包括电容器C1和电阻器R2的并联电路。此外，DC电平转换器3包括连接到电容器C1的一侧的电流源CS2和连接到晶体管T1的电阻器R2。电流源CS2可以是尾电流源。具体地，电流源CS2是DC电流源。
图1中所示的DC电平转换器3的实现方式仅作为示例，并且可以不同，例如图3中所示。
DC电平转换器3将电路支路2的输入端子N1连接到晶体管T1的基极端子(控制端子)。电压(输入电压)Vin可以提供给输入端子N1。晶体管T1的集电极端子(第一端子)连接到电压缓冲器1的供电端子N3。供电电压Vdd可以通过供电端子N3提供给电压缓冲器1。电阻器R1连接在晶体管T1的发射极端子与电流源CS1之间。电流源CS1可以包括或由晶体管形成(或实现)，例如NMOS FET(图1中未示出)。电阻器R1与电流源CS1之间的节点连接到电路支路2的输出端子N2。具体地，电阻器R1和电流源CS1之间的节点是电路支路2的输出端子N2。如图1所示，电流源CS1可以连接在电阻R1与地之间。电路支路2的输入端子N1电连接到或用于电连接到单端放大器电路的输出端。可选地，电路支路2的输入端子N1电连接到单端放大器电路(图1中未示出)的输出。
DC电平转换器3用于向晶体管T1的基极端子(控制端子)提供降低的电压Vred，其中，所述降低的电压Vred低于施加在输入端子N1上的电压Vin。
根据图1示例的拓扑，DC电压电平转换器3与包括晶体管T1、电阻器R1和电流源CS1的双极发射极跟随器(emitter-follower，EF)电路组合，以获得具有低DC输出电压和输出阻抗匹配的电压缓冲器1。如图1所示，晶体管T1(因此EF电路)可以通过输入端子N1和DC电压电平转换器3(示例性地由并联RC电路C1、R2和电流源CS2实现)连接到前一级(放大器级)。由于电阻器R2的电阻(电平转移器电阻)可以设置为非常高的值，因此可以使用非常低的电流(沉没或由电流源CS2提供)设置输出DC电压Vout(可在输出端子N2处提供)，因此实际上不影响电压缓冲器1的总电流消耗。DC电平转换器3的使用允许降低电压缓冲器1的电流消耗。即，电压缓冲器1的输出DC电压Vout主要取决于DC电平转换器3的压降，该压降等于电流源CS2和电阻器R2沉没或提供的电流的乘积。DC电平转换器3的使用可以降低电阻器R1上所需的压降(等于电阻器R1和电流源CS1沉没的电流的乘积)，以实现相同的输出DC电压Vout。由于电阻器R2的电阻值可以大于电阻器R1的电阻值，这降低了总功耗。此外，与上述图17、图18和图19讨论的电路拓扑相比，使用DC电平转换器3可以实现更好的线性度。
换句话说，DC电压电平转换器与双极EF电路组合，以获得具有低DC输出电压和阻抗匹配输出的电压缓冲器，目标是宽带应用。使用DC电平转换器可以降低DC输出电压，同时对整体功耗的影响可以忽略不计。通过配置或设置(“编程”)电阻器R2，可以设置降低的电压Vred的值。这可以通过选择具有相应电阻的电阻来实现。此外或可替换地，电阻器R2可以是具有可变(或可适应)电阻的电阻器。电阻器R2(即其电阻)越大，电流源CS2为实现特定的降低的电压Vred而沉没的电流就越低(或更小)，反之亦然。当电流源CS2沉没或提供的电流保持恒定时，电阻器R2(即其电阻)越大，与输入端子N1处的电压Vin相比，降低的电压Vred就越低，反之亦然。此外或可选地，降低的电压Vred的值可以通过控制由电流源CS2沉没的电流来控制或设置。为此，电阻器R2(即其电阻)可以保持恒定(或固定)。换句话说，DC电平转换器3，特别是DC电平转换器3可提供的降低的电压Vred，可以通过控制由电流源CS2沉没的电流来编程。当保持电阻器R2恒定时，电流源CS2沉没的电流越大，电阻器R2上的压降就越大，因此，与输入端子N1处的电压Vin相比，降低的电压Vred就越低，反之亦然。
在低频下，电压缓冲器1的输出阻抗由连接在晶体管T1的发射极端子(第二端子)与输出端子N2之间的电阻R1手动决定。通过合理假设电流源CS1的输出阻抗远大于50Ω(对于阻抗匹配输出，电压缓冲器1的输出阻抗假定为50Ω)，电压缓冲器1在低频的输出阻抗Zout可以计算为：
其中，gm,BJT是晶体管T1的跨导。因此，为了从低频实现良好的输出匹配，假设R1为50Ω或50Ω的数量级。
电压缓冲器1的DC输出电压vout,DC可以计算为：
vout,DC＝vin,DC-vDC,shift-VBE,BJT-R1·Ibias (7)
其中，vin,DC是提供在输入端N1处的DC电压，vDC,shift是DC电平转换器3上的压降，VBE,BJT是晶体管T1的基极发射极电压，Ibias是电流源CS1提供的电流(即，电流源CS1提供的电压缓冲器1的偏置电流)。DC电平转换器3上的压降vDC,shift等于电阻器R2和DC电平转换器3的电流源CS2沉没的电流IDC的乘积(vDC,shift＝R2·IDC)。即，输出DC电压vout,DC可以容易地通过控制DC电平转换器3上，特别是电阻器R2上的电压vDC,shift来设置。
图2a示出了根据图1的电压缓冲器1的DC电平转换器3的实现示例，其与图1中所示的一致。因此，DC电平转换器3由并联RC电路(包括电阻器R2和电容器C1)和作为用于提供DC电流IDC的DC电流源的电流源CS2实现。DC电平转换器3上，特别是电阻器R2上的电压vDC,shift等于电阻器R2和电流源CS2提供的电流IDC的乘积(vDC,shift＝R2·IDC)。因此，电阻器R2的值可以选择为非常高(几kΩ)，以减少DC电平转换器3的电流消耗，从而减少电压缓冲器1的电流消耗。即，DC电平转换器3的电流源CS2的电流IDC因此非常低。DC电平转换器3的电容器C1用于避免带宽限制的目的，因为它代表高频短路，有效地绕过DC电平转换器3的电阻器R2。图2b示出了电平转换器3的电容器C1对电平转换器传递函数的影响，假设连接到DC电平转换器C3的输出负载Cload是纯电容的。在没有电容器C1(即C1＝0F)的情况下，DC电平转换器3的从Vx到Vy的传递函数是一个简单的低通滤波器，其时间常数等于电阻器R2和电容输出负载Cload的乘积(R2·Cload)。相反，如果存在与电阻器R2并联的电容器C1(即C1≠0F，例如，C1＝1pF)，传递函数变为：
/>
在上面的等式(8)中，变量“s”通常被称为“复频率”变量。从上面的等式(8)可以看出，在电容器C1的电容远大于电容输出负载Cload(C1＞＞Cload)的电容的情况下，DC电平转换器3充当简单的全通滤波器(即VY/VX＝1)。然而，为了限制面积占用，DC电平转换器3的电容器C1实际上可以设计成电容输出负载Cload乘以系数α(αCload)。因子α大于1(α>1)，即等于α/(1+α)的增益衰减发生在上述传递函数的零点频率之后。图2c报告了衰减与容性比α＝C1/Cload的关系，显示低于或等于8(α≤8)的系数足以在高频下获得小于1dB的增益损失。
图1和图2中所示的DC电平转换器3的替代实现方式的示例如图3b所示。图3a的DC电平转换器3的实现方式与图1和图2a中的实现方式相同。根据图3b，DC电平转换器3除了电容器C1和电流源CS2外，还包括两个电阻器R21和R22的串联连接，而不是单个电阻器R2(如图3a的实现方式一样)。两个电阻器R21和R22的串联连接与电容器C1并联，其中，电流源CS2连接到两个电阻器R21与R22之间的节点。图3b的DC电平转换器拓扑允许减少电流源CS2的寄生电容Cpar对总体传递函数的影响(即，通过在高频下将DC电平转换器3的信号路径Vx至Vy与寄生电容Cpar隔离)。图3c根据图3b的DC电平转换器拓扑，示出了使用晶体管T3(例如NMOS器件(特别是NMOS FET)的电流源CS2的可能实现方式的示例。在这种情况下，由电流源CS2提供的DC电流可以由提供给晶体管T3的控制端子(NMOS FET T3的栅极端子)的DC电压Vctrl控制。电流源CS2的这个实现方式示例也适用于任何其它DC电平转换器拓扑，例如图3a的DC电平转换器拓扑。
关于图1的电压缓冲器1的其它信息，参考根据第一方面的电压缓冲器的上述描述以及图2和图3的描述。
图4示出了本发明示例提供的电压缓冲器。图1的电压缓冲器是如上所述的本发明第一方面提供的电压缓冲器的示例。因此，上述对第一方面的电压缓冲器的描述相应对于图4的电压缓冲器有效。如图4所示，图1所示的电压缓冲器的电路拓扑可以以差分形式使用。即，为图1中所示的电压缓冲器的单端版本(即具有单电路支路的电压缓冲器)所做的考虑适用于图4中所示的电压缓冲器的差分版本。
图4的电压缓冲器1包括两个电路支路2a和2b，其中每个电路支路与图1的电压缓冲器1的一个电路支路2一致地实现。因此，上述对图1的电压缓冲器1的描述对于图4的电压缓冲器1也是有效的。具体地，上述对图1的电压缓冲器1的电路分支2的描述相应对于图4的电压缓冲器1的两个电路支路2a和2b中的每个电路支路有效。因此，图4的电压缓冲器1的电路支路2a的晶体管T1a、电阻器R1a、电流源CS1a、DC电平转换器3a、输入端子N1a和输出端子N2a分别对应于图1的电压缓冲器1的晶体管T1、电阻器R1、电流源CS1、DC电平转换器3、输入端子N1和输出端子N2。同样的情况也适用于图4的第二电路支路2b。即，图4的电压缓冲器1的电路支路2b的晶体管T1b、电阻器R1b、电流源CS1b、DC电平转换器3b、输入端子N1b和输出端子N2b分别对应于图1的电压缓冲器1的晶体管T1、电阻器R1、电流源CS1、DC电平转换器3、输入端子N1和输出端子N2。
同样的情况也适用于图4的电压缓冲器1的两个电路支路2a和2b的DC电平转换器3a和3b。即，图4的电压缓冲器1的电路支路2a的DC电平转换器3a的电阻器R2a、电容器C1a和电流源CS2a分别对应于图1的电压缓冲器1的DC电平转换器3的电阻器R2、电容器C1和电流源CS2。因此，图4的电压缓冲器1的电路支路2b的DC电平转换器3b的电阻器R2b、电容器C1b和电流源CS2b分别对应于图1的电压缓冲器1的DC电平转换器3的电阻器R2、电容器C1和电流源CS2。
如图4所示，输入电压Vin可以施加在电路支路2a的输入端子N1a和电压缓冲器1的第二电路支路2b的输入端子N1b之间。第一电路支路2a用于在其输出端子N2a处提供电压Vout,p。第二电路支路2b用于在其输出端子N2b处提供电压Vout,m。
图4所示的晶体管T1a和T1b作为BJT的实现方式仅作为示例。这些晶体管可以以不同方式实现，例如通过NMOS FET。此外，图4中所示的DC电平转换器3a和3b的实现方式仅作为示例。图4中所示的这些DC电平转换器3a和3b可以以不同方式实现，例如，与图3(b)和3(c)的示例一致。因此，图2和图3的描述相应地适用于图4的电压缓冲器1的每个电路支路，特别是对于图4的电压缓冲器1的每个DC电平转换器3a和3b。
电路支路2a(两个电路支路2a和2b的第一电路支路)的输入端子N1a可以用于连接到差分放大器电路的第一输出端子。电路支路2b的输入端子N1b(两个电路分支2a和2b的第二电路支路)可以用于连接到差分放大器电路的第二输出端子。可选地，第一电路支路2a的输入端子N1a连接到差分放大器电路的第一输出端子，第二电路支路2b的输入端子N1b连接到差分放大器电路的第二输出端子。
关于图4的电压缓冲器1的其它信息，参考根据本发明的第一方面的电压缓冲器的上述描述以及图1、图2和图3的描述。
图5示出了本发明示例提供的电压缓冲器。图5的电压缓冲器是如上所述的本发明第一方面提供的电压缓冲器的示例。因此，上述对本发明的第一方面的电压缓冲器的描述相应对于图5的电压缓冲器有效。具体地，图5的电压缓冲器1对应于包括附加特征的图4的电压缓冲器1。因此，为了描述图5的电压缓冲器，参考上述图1至图4的描述，并在下文中主要描述附加特征。下面，电路支路2a被称为两个电路支路2a和2b中的第一电路支路，电路支路2b被称为两个电路支路2a和2b中的第二电路支路。
如图5所示，两个电路支路2a和2b的电流源CS1a和CS2b各自由各自的n型金属氧化物半导体场效应晶体管(n-type metal-oxide-semiconductor field effecttransistor，NMOS FET)T2a或T2b实现。第一电路支路2a的NMOS FET T2a的栅极端子可以通过第一AC耦合4a电连接到第二电路支路2b的输入端子N1b。第二电路支路2b的NMOS FETT2b的栅极端子通过第二AC耦合4b电连接到第一电路支路2a的输入端子N1a。
具体地，第一AC耦合4a和第二AC耦合4b各自被配置为高通滤波器。如图5所示，第一AC耦合4a可以包括电容器C2a，所述电容器C2a电连接在第二电路支路2b(具体是输入端子N1b)与第一电路支路2a的NMOS FET T2a的栅极端子之间。第二AC耦合4b可以包括电容器C2b，所述电容器C2b电连接在第一电路支路2a(具体是输入端子N1a)与第二电路支路2b的NMOS FET T2b的栅极端子之间。此外，如图5所示，第一AC耦合4a可选地包括电阻器R3a，所述电阻器R3a电连接在第一电路支路2a的NMOS FET T2a的栅极端子与用于提供偏置电压Vb,mos的电压源(图5中未示出)之间。第二AC耦合4b可选地包括电阻器R3b，其中，所述电阻器R3b电连接在第二电路支路2b的NMOS FET T2b的栅极端子与所述电压源(图5中未示出)之间。
在图5中，两个电路支路2a和2b的晶体管T1a和T1b各自由BJT实现。这仅仅是示例。因此，这些晶体管T1a和T1b可以通过不同的晶体管类型来实现，例如通过NMOS FET(图5中未示出)。此外，图5中所示的DC电平转换器3a和3b的实现方式仅作为示例。图5的DC电平转换器3a和3b的拓扑对应于图3a中所示的拓扑。这些DC电平转换器3a和3b可以以不同方式实现，例如通过图3b和图3c中所示的DC电平转换器拓扑。
如图5所示，根据本发明的一个示例，双极发射极跟随器(emitter-follower，EF)电路和NMOS公共源(common source，CS)电路可以组合以形成电压缓冲器1的两个电路支路2a和2b的每个电路支路。这种拓扑有助于获得具有低DC输出电压和阻抗匹配输出的电压缓冲器(也可以称为单位放大器级或单位增益级)。或者，如果设计正确，此拓扑(配置)的增益可能大于1(增益＞1)。电压缓冲器1(晶体管T1a和T1b)的双极EF部分经由(或通过)相应的DC电平转换器3a或3b连接到输入端子N1a和N1b，而NMOS CS部分(即晶体管T2a和T2b)AC耦合到输入端子N1a和N1b。
两个电路分支2a和2b的晶体管T1a和T1b的集电极端子(第一端子)可以(直接)连接到电压缓冲器1的电源端子N3，如图5所示。电压缓冲器1用于通过供应端子N3提供供应电压Vdd，特别是调节的供应电压。或者，两个电路支路2a和2b的晶体管T1a和T1b的集电极端子(第一端子)可以通过电阻器，特别是共模电阻器连接到电压缓冲器1的供应端子N3，如图6所示。这样的电阻器使晶体管T1a和T1b(即双极型晶体管)通过降低它们的集电极到发射极电压(VCE)在安全区域中工作，而不影响电压缓冲器1的差模操作。
如图5所示，电压缓冲器1的NMOS CS部分，特别是NMOS FET T2a和T2b中的每一个，可以通过高通滤波器4a和4b AC耦合到电压缓冲器1的输入端。电压缓冲器1的输入端包括或由第一电路支路2a的输入端子N1a和第二电路支路2b的输入端子N1b形成。具体地，将第一电路支路2a的NMOS FET T2a的栅极端子AC耦合到第二电路支路2b的输入端子N1b的第一高通滤波器4a包括电容器C2a和电阻器R3a或由电容器C2a和电阻器R3a形成。将第二电路支路2b的NMOS FET T2b的栅极端子AC耦合到第一电路支路2a的输入端子N1a的第二高通滤波器4b包括电容器C2b和电阻器R3b或由电容器C2b和电阻器R3b形成。因此，第一和第二高通滤波器可以是RC高通滤波器。第一和第二高通滤波器可以分别称为第一AC耦合和第二AC耦合。高通滤波器4a和4b的截止频率可以设置在1Ghz以下，特别是远低于1GHz。
NMOS CS部分(包括NMOS FET T2a和T2b)的增益是负的，而双极EF部分(包括BJTT1a和T1b)的增益是正的。因此，第一电路支路2a的NMOS FET T2a的栅极端子连接到第二电路支路2b的输入端子N1b。具体地，第二电路支路2b的输入端子N1b是电压缓冲器1的负输入端子(负极性的输入端子)，如图5所示。第二电路支路2b的NMOS FET T2b的栅极端子连接到第一电路支路2a的输入端子N1a。具体地，第一电路支路2a的输入端子N1a是电压缓冲器1的正输入端子(正极性的输入端子)，如图5所示。换句话说，NMOS FET T2a和T2b由驱动BJTT1a和T1b但极性相反的相同信号驱动。具体地，第一电路支路2a的NMOS FET T2a由驱动第二电路支路2b的BJT T1b的信号驱动，第二电路支路2b的NMOS FET T2b由驱动第一电路支路2a的BJT T1a的信号驱动。
在低频时，输出阻抗由两个电路支路2a和2b的两个电阻器R1a和R1b手动规定。电阻器R1a连接在BJT T1a的发射极端子和第一电路支路2a的输出端子N2a之间，电阻器R1b连接在BJT T1b的发射器端子与第二电路支路2b的输出端子N2b之间。事实上，电路支路在低频下的输出阻抗Zout可以计算为：
Zout＝ro,mos||(1/gm,BJT+R1)≈R1 (9)
其中，R1表示电阻器R1a或R1b，ro,mos是NMOS FET T2a和T2b(通常远大于电阻器R1a和R1b)，gm,BJT是BJT T1a和T1b的跨导。因此，为了从低频实现良好的输出阻抗匹配，电阻器R1a和R1b各自为50Ω或50Ω的数量级。
图5的电压缓冲器1的电路支路的DC输出电压vout,DC可以计算为：
vout,DC＝vin,DC-vDC,shift-VBE,BJT-R1·Ibias (10)
其中，vin,DC是提供在输入端子N1a或N1b处的DC电压，vDC,shift是DC电平转换器3a或3b上的压降，VBE,BJT是BJT T1a或T1b的基极发射极电压，Ibias是由电流源CS1a或CS1b提供的电流(即，由电流源CS1a和CS1b提供的电压缓冲器1的偏置电流)。先前对图1至图3的DC电平转换器进行的考虑也适用于图5的电压缓冲器1，特别是DC电平转换器3a和3b。DC偏置控制环路可以实现，如图8中示例性所示。
关于图5的电压缓冲器的其它信息，参考根据本发明的第一方面的电压缓冲器的上述描述以及图1至图4的描述。
图6示出了本发明示例提供的电压缓冲器。图6的电压缓冲器是如上所述的本发明第一方面提供的电压缓冲器的示例。因此，上述对本发明的第一方面的电压缓冲器的描述相应对于图6的电压缓冲器有效。具体地，图6的电压缓冲器1对应于包括附加特征的图5的电压缓冲器1。因此，为了描述图6的电压缓冲器，参考上述图1至图5的描述，并在下文中主要描述附加特征。
如上所述，根据图6的实现方式，两个电路支路2a和2b的晶体管T1a和T1b的集电极端子(第一端子)通过电阻器R4，特别是共模电阻器连接到电压缓冲器1的供应端子N3。这样的电阻器R4使晶体管T1a和T1b(即双极型晶体管)通过降低它们的集电极到发射极电压(VCE)在安全区域中工作，而不影响电压缓冲器1的差模操作。
关于图6的电压缓冲器1的其它信息，参考根据本发明的第一方面的电压缓冲器的上述描述以及图1至图5的描述。
图7示出了本发明示例提供的电压缓冲器。图7的电压缓冲器是如上所述的本发明第一方面提供的电压缓冲器的示例。因此，上述对本发明的第一方面的电压缓冲器的描述相应对于图7的电压缓冲器有效。具体地，图7的电压缓冲器1对应于包括附加特征的图5的电压缓冲器1。因此，为了描述图7的电压缓冲器，参考上述图1至图5的描述，并在下文中主要描述附加特征。
图7的电压缓冲器1的电路拓扑不同于图5的电压缓冲器1的电路拓扑，如下所述。根据图7，第一电路支路2a的NMOS FET T2a的栅极端子通过第一AC耦合4a电连接到第二电路支路2b的晶体管(BJT)T1b的发射极端子(第二端子)。此外，第二电路支路2b的NMOS FETT2b的栅极端子通过第二AC耦合4b电连接到第一电路支路2a的晶体管(BJT)T1a的发射极端子(第二端子)。
换句话说，根据图7，电压缓冲器1的NMOS CS部分，特别是NMOS FET T2a和T2b，由双极EF部分的发射极端子驱动，特别是由BJT T1a和T1b的发射极端子驱动。与之相反，图5的电压缓冲器1的NMOS CS部分由电压缓冲器1的输入端子N1a和N1b驱动，因此，当前一级连接到输入端子N1a和N1b时，由前一级驱动。图7的电压缓冲器1的电路拓扑允许在不损害性能的情况下降低前一级(当前一级连接到电压缓冲器1的输入端子N1a和N1b时)所看到的容性负载。即，图7的电压缓冲器1的电路拓扑可以在不损害性能的情况下降低所述电压缓冲器的等效输入电容。
图5、图6和图7的电压缓冲器基于BiCMOS技术，因为两个电路支路2a和2b的每个电路支路包括相应的双极型晶体管(bipolar junction transistor，BJT)T1a或T1b以及相应的NMOS FET T2a或T2b。例如，电压缓冲器可以以SiGe BiCMOS技术实现。如上所述，BJT T1a和T1b可以通过不同的晶体管类型，例如通过NMOS FET实现。因此，图5、图6和图7的电压缓冲器可以以CMOS技术实现。在这种情况下，每个电路支路的晶体管可以各自由NMOS FET实现。
关于图7的电压缓冲器1的其它信息，参考根据本发明的第一方面的电压缓冲器的上述描述以及图1至图6的描述。
图8示出了根据图5至图7的电压缓冲器的偏置电路的示例。具体地，图8示出了DC偏置控制方案，所述DC偏置控制方案用于控制由根据图5至图7的电压缓冲器1的每个电路支路2a或2b的相应电流源CS1a或CS1b提供的偏置电流，和由每个电路支路2a或2b的相应DC电平转换器3a或3b的相应电流源CS2a或CS2b提供的偏置电流。
电压缓冲器1可以包括电路部分，所述电路部分用于控制由每个电路支路的响应DC电平转换器3a或3b沉没的电流，使得由第一电路支路2a的输出端子N2a提供的输出电压和由第二电路支路2b的输出端子N2b提供的输出电压的平均电压等于参考输出电压。所述平均输出电压可以是或可以定义所述电压缓冲器1的共模输出电压。电路部分包括运算放大器5，其中，运算放大器5的输出端电连接到每个电路支路的相应DC电平转换器3a或3b的相应电流源CS2a或CS2b的控制端子。根据图8，相应DC电平转换器3a或3b的相应电流源CS2a或CS2b由NMOS FET T3a或T3b实现，因此，控制端子是NMOS FET T3a或T3b的栅极端子。相应电流源CS2a或CS2b的这种实现方式仅作为示例，因此，它可以以不同方式实现。运算放大器5的同相输入端子通过第一电阻器R5电连接到第一电路支路2a的输出端子N2a，并通过第二电阻器R6电连接到第二电路支路2b的输出端子N2a(图8中未示出)。运算放大器5的反相端子电连接到用于提供参考输出电压Vref的电压源(图8中未示出)。具体地，电路部分可以是DC控制环路。
第一AC耦合4a和第二AC耦合4b的相应电阻器R3a或R3b电连接的电压源可以包括电流镜。例如，第一AC耦合4a和第二AC耦合4b的相应电阻器R3a或R3b电连接的电压源可以通过电连接到NMOS FET T4的漏极端子的电流源CS3实现。NMOS FET T4的漏极端子电连接到所述NMOS FET T4的栅极端子。第一AC耦合4a和第二AC耦合4b的相应电阻器R3a或R3b电连接到所述NMOS FET T4的栅极端子。
为了跟踪工艺电压温度(process-voltage-temperature，PVT)变化，可以使用包括运算放大器5和电阻器R5和R6的DC控制环路来感测经由两个电阻器的平均输出电压(即共模输出电压)，并控制由相应的DC电平转换器3a或3b沉没的电流，使得相应的输出电压Vout,p或Vout,m等于参考输出电压Vref(Vout,p＝Vref或Vout,m＝Vref)。这样，DC输出电压也是可编程的。对于相应电路支路2a或2b的相应电流源CS1a或CS1b，相应的NMOS器件T2a或T2b(例如，NMOS FET)可以与设置相应电路支路2a或2b的偏置电流的简单电流镜一起使用。
图8的描述对图5至图7的每个电压缓冲器有效。图8的描述相应地适用于描述图1和图4的电压缓冲器的偏置控制方案。
在下文中，基于图10至图13描述根据本发明第一方面的电压缓冲器与图17的双极发射极跟随器(emitter-follower，EF)级和图18的NMOS公共源(common source，CS)级相比的优势。这是通过相互比较图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器来完成的。为了考虑前一级在线性度、带宽和DC电压方面的影响，驱动器作为输入级连接到图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器的输入端，特别是一个或两个输入端子。图9示出了用于比较图17和图18的级以及图1和图5的电压缓冲器彼此的设置示例。如图9所示，驱动器(级)6连接到另一级7的输入端。另一级7可以改变成图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器。
为了公平的比较，对于上述所有四种情况(即图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器)，驱动器6和驱动器6所连接的另一级的总增益(即，驱动器6的增益加上另一级7的增益)保持恒定。图17的双极EF级和图1的电压缓冲器均具有6dB增益衰减。因此，相关驱动器级6(见图9)的电阻器Rdeg的电阻降低，以便使驱动器增益翻倍(这在其它两种情况下是不这样做的，它们不显示任何增益衰减)。四种情况下，输出DC电压均设置为0.5V。图18电路的NMOS CS级的电流消耗被选择使得NMOS CS级增益等于1(0dB)。比较是考虑到不同的性能指标进行的：传递函数、功耗、线性度、带宽和输出阻抗匹配。
在图10至图12中，带三角形的斜率对应于图17的双极EF级，带圆形的斜率对应于图18的NMOS CS级，带菱形的斜率对应于图1的电压缓冲器，带正方形的斜率对应于图5的电压缓冲器。
图10示出了图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器的频率的归一化传递函数。图17中的双极EF级由于偏置电流源贡献的大输出寄生电容(必须提供约20mA偏置电流，以将输出DC电压降至0.5V)而带宽较差。由于图1的电压缓冲器1的DC电平转换器3，图1的电压缓冲器实现了更小的电流消耗。这种较小的电流消耗可以减小电流源CS1的尺寸，从而减小其寄生电容，使图1的电压缓冲器1相对于图17的双极EF级的带宽变宽。图18的NMOS CS级的带宽与图1的电压缓冲器相当。图5的电压缓冲器在四种情况中具有最大的带宽。
图11示出了图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器的频率的输出回波损耗。
由于偏置电流大，图17中的双极EF级的电流源具有相当小的输出电阻，这严重降低了从低频开始的输出回波损耗。由于图1中电压缓冲器的功耗降低(如前面提到的，电流源CS1的输出阻抗更高，寄生电容更小)，这种电路拓扑确保了更好的输出阻抗匹配。图5的电压缓冲器显示出最宽的阻抗匹配，甚至超过100GHz。
由于其推挽架构，图5的电压缓冲器1还保证了与图18的NMOS CS级相比的卓越线性度。此外，图5的电压缓冲器1能够承受相对于所有其它拓扑更大的输出信号摆幅(从图12所示的总谐波失真图可见)。图12示出了图17的双极EF级、图18的NMOS Cs级、图1的电压缓冲器和图5的电压缓冲器的1GHz总谐波失真(Total Harmonic Distortion，THD)与输出电压幅度的关系。在图12中，输出电压幅度由峰峰值差分输出电压幅度Voutppd表示。由于图17电路的双极EF级电流源的阻性输出阻抗较小，双极EF增益甚至低于–6dB，从而进一步降低连接到双极EF级输入端的前一级的线性度。相反，如前所述，图1的电压缓冲器的(偏置)电流源CS1具有更大的输出阻抗(即，由于DC电平转换器3的存在而被缩小)，因此其增益约为–6dB(且不会更低)，这有助于实现更好的整体线性度。
图13的表总结了四种情况(即，图17的双极EF级、图18的NMOS CS级、图1的电压缓冲器和图5的电压缓冲器)的性能。与图17的双极EF级和图18的NMOS CS级相比，图1的电压缓冲器可确保低DC输出电压，在线性度和带宽方面没有惩罚，同时消耗更少的电流。最佳性能可以通过图5的电压缓冲器(如图13的表所示)以及图6和图7的电压缓冲器实现，它们是差分电路。
BiCMOS技术(例如，SiGe BiCMOS技术)用于图5至图7的电压缓冲器。所述技术(特别是SiGe BiCMOS技术)适用于非常高频应用(几十GHz)。然而，相同的电路概念可以扩展到其它IC技术，例如(但不限于)CMOS技术。具体地，双极EF部分(即图1所示的电压缓冲器的单端版本中的BJT T1和图4至图7所示的电压缓冲器的差分版本中的BJT T1a和T1b)可以被NMOS器件(例如NMOS FET)取代，而没有对性能造成很大影响。
图14示出了本发明第三方面提供的设备的示例。在本示例中，设备为电光模块(E/O模块)。上述对第三方面的设备的描述相应对于图14所示的设备有效。
图14中所示的设备101(E/O模块)可以包括提供有第一供应电压的模拟电路102(例如放大器电路)和提供有低于第一供应电压的第二供应电压的数字电路103。第一供应电压可以是3.3V或更高，第二供应电压可以是1V或更低。模拟电路102和数字电路103可以以不同的技术实现。模拟电路102可以被称为模拟部分，数字电路103可以被称为数字部分。模拟电路102可以是模拟芯片。数字电路103可以是数字芯片。模拟电路102包括作为输出级的电压缓冲器1。电压缓冲器1是本发明第一方面提供的电压缓冲器，特别是图1和图4至图7中任一个图提供的电压缓冲器。电压缓冲器1连接到数字电路103的输入端103c。即，电压缓冲器1的输出端(在单端拓扑的情况下包括一个输出端子或在电压缓冲器的差分拓扑的情况下包括两个输出端子)电连接到数字电路103的输入端103c。
可选地，设备101包括至少一个光电二极管(photo diode，PD)104，所述至少一个光电二极管电连接到设备101的模拟电路202的输入端102b。设备101可以包括至少一个放大器级102a，例如以至少一个跨阻放大器(transimpedance amplifier，TIA)的形式。至少一个PD 104连接到至少一个放大器级102a的输入端。数字电路103可以包括模数转换器(analog-to-digital converter，ADC)103a和数字信号处理器(digital signalprocessor，DSP)103b。在设备101包括两个或两个以上放大器级202的情况下，这些放大器级通过级联连接彼此连接。如图14所示，至少一个放大器级102a的输入端连接到模拟电路102的输入端102b或是模拟电路102的输入端102b。电压缓冲器1的输出端连接到模拟电路102的输出端102c或是模拟电路102的输出端102c。
鉴于上述情况，本发明的第一方面和图1至图13公开了一种电压缓冲器，其具有阻抗匹配输出和适合于DC耦合方案的低输出DC电压(＜1V)。所述电压缓冲器特别适用于需要高线性度、阻抗匹配输出和低DC输出电压的全集成高频宽带放大器，例如(但不限于)：
-用于光通信的宽带跨阻放大器(transimpedance amplifier，TIA)；
-用于光通信的宽带驱动器；
-用于宽带RF收发器的宽带放大器。
即，根据本发明的上述电压缓冲器用于将用于光通信的宽带TIA级、用于光通信的宽带驱动器级和用于宽带RF收发器的宽带放大器级的输出端连接到另一级(例如，数字电路)的输入端。
已经结合作为示例的各种实施例以及实现方式对本申请进行了描述。但是，根据对附图、本发明和独立权利要求的研究，本领域技术人员在实践所要求保护的主体物时，能够理解和实现其它变化。在权利要求书以及说明书中，词语“包括”不排除其它元件或步骤，“一”不排除多个元件或步骤。单个元件或其它单元可满足权利要求中描述的若干实体或项目的功能。在仅凭某些措施被记载在相互不同的从属权利要求书中这个单纯的事实并不意味着这些措施的结合不能被有效地使用。

Claims (16)

1.一种电压缓冲器(1)，其特征在于，包括供电端子(N3)和一个电路支路(2)或两个电路支路(2a、2b)，
其中，每个电路支路(2、2a、2b)包括：
输入端子(N1、N1a、N1b)和输出端子(N2、N2a、N2b)，
串联电连接的晶体管(T1、T1a、T1b)、电阻器(R1、R1a、R1b)和电流源(CS1、CS1a、CS1b)，
DC电平转换器(3、3a、3b)，将所述输入端子(N1、N1a、N1b)电连接到所述晶体管(T1、T1a、T1b)的控制端子，
其中，所述晶体管(T1、T1a、T1b)的第一端子电连接到所述供电端子(N3)，
所述电阻器(R1、R1a、R1b)电连接在所述晶体管(T1、T1a、T1b)的第二端子与所述电流源(CS1、CS1a、CS1b)之间，
所述电阻器(R1、R1a、R1b)与所述电流源(CS1、CS1a、CS1b)之间的节点电连接到所述输出端子(N2、N2a、N2b)，
所述DC电平转换器(3、3a、3b)用于向所述晶体管(T1、T1a、T1b)的所述控制端子提供降低的电压，其中，所述降低的电压低于施加在所述输入端子(N1、N1a、N1b)上的电压(Vin)。
2.根据权利要求1所述的电压缓冲器(1)，其特征在于，所述DC电平转换器(3、3a、3b)包括：
电阻器(R2、R2a、R2b)，电连接在所述电路支路(2、2a、2b)的所述输入端子(N1、N1a、N1b)与所述晶体管(T1、T1a、T1b)的所述控制端子之间，
电容器(C1、C1a、C1b)，与所述电阻器(R2、R2a、R2b)并联电连接，
电流源(CS2、CS2a、CS2b)，电连接到所述晶体管(T1、T1a、T1b)的所述控制端子。
3.根据权利要求1所述的电压缓冲器(1)，其特征在于，所述DC电平转换器(3)包括：
两个电阻器(R21、R22)，串联电连接在所述电路支路(2)的所述输入端子(N2)与所述晶体管(T1)的所述控制端子之间，
电容器(C1)，与所述两个电阻器(R21、R22)并联电连接，
电流源(CS2)，电连接到所述两个电阻器(R21、R22)之间的节点。
4.根据权利要求2或3所述的电压缓冲器(1)，其特征在于，
所述电流源(CS2)包括晶体管(T3)。
5.根据上述权利要求中任一项所述的电压缓冲器(1)，其特征在于，
所述晶体管(T1、T1a、T1b)是双极型晶体管BJT，所述晶体管(T1、T1a、T1b)的所述第一端子是所述BJT的集电极端子，所述晶体管(T1、T1a、T1b)的所述第二端子是所述BJT的发射极端子，所述晶体管(T1、T1a、T1b)的所述控制端子是所述BJT的基极端子；或，
所述晶体管(T1、T1a、T1b)是n型金属氧化物半导体场效应晶体管NMOS FET，所述晶体管(T1、T1a、T1b)的所述第一端子是所述NMOS FET的漏极端子，所述晶体管(T1、T1a、T1b)的所述第二端子是所述NMOS FET的源极端子，所述晶体管(T1、T1a、T1b)的所述控制端子是所述NMOS FET的栅极端子。
6.根据上述权利要求中任一项所述的电压缓冲器(1)，其特征在于，
所述电压缓冲器(1)包括所述一个电路支路(2)，
所述电路支路(2)的所述输入端子(N1)电连接到或用于电连接到单端放大器电路的输出端。
7.根据权利要求1至5中任一项所述的电压缓冲器(1)，其特征在于，
所述电压缓冲器(1)包括所述两个电路支路(2a、2b)，所述两个电路支路包括第一电路支路(2a)和第二电路支路(2b)，
所述第一电路支路(2a)的所述输入端子(N1a)电连接到或用于电连接到差分放大器电路的第一输出端子，
所述第二电路支路(2b)的所述输入端子(N1b)电连接到或用于电连接到所述差分放大器电路的第二输出端子。
8.根据权利要求7所述的电压缓冲器(1)，其特征在于，
所述第一电路支路(2a)的所述电流源(CS1a)包括NMOS FET(T2a)，其中，所述NMOS FET(T2a)具有通过第一AC耦合(4a)电连接到所述第二电路支路(2b)的所述输入端子(N1b)的栅极端子，
所述第二电路支路(2b)的所述电流源(CS1b)包括NMOS FET(T2b)，其中，所述NMOS FET(T2b)具有通过第二AC耦合(4b)电连接到所述第一电路支路(2a)的所述输入端子(N1a)的栅极端子。
9.根据权利要求7所述的电压缓冲器(1)，其特征在于，
所述第一电路支路(2a)的所述电流源(CS1a)包括NMOS FET(T2a)，其中，所述NMOS FET(T2a)具有通过第一AC耦合(4a)电连接到所述第二电路支路(2b)的所述晶体管(T1b)的所述第二端子的栅极端子，
所述第二电路支路(2b)的所述电流源(CS1b)包括NMOS FET(T2b)，其中，所述NMOS FET(T2b)具有通过第二AC耦合(4b)电连接到所述第一电路支路(2a)的所述晶体管(T1a)的所述第二端子的栅极端子。
10.根据权利要求8或9所述的电压缓冲器(1)，其特征在于，
所述第一AC耦合(4a)和所述第二AC耦合(4b)各自被配置为高通滤波器。
11.根据权利要求8至10中任一项所述的电压缓冲器(1)，其特征在于，
所述第一AC耦合(4a)包括电连接在所述第二电路支路(2b)与所述第一电路支路(2a)的所述NMOS FET(T2a)的所述栅极端子之间的电容器(C2a)，
所述第二AC耦合(4b)包括电连接在所述第一电路支路(2a)与所述第二电路支路(2b)的所述NMOS FET(T2b)的所述栅极端子之间的电容器(C2b)。
12.根据权利要求8至11中任一项所述的电压缓冲器(1)，其特征在于，
所述第一AC耦合(4a)包括电阻器(R3a)，其中，所述电阻器(R3a)电连接在所述第一电路支路(2a)的所述NMOS FET(T2a)的所述栅极端子与用于提供偏置电压(Vb,mos)的电压源之间，
所述第二AC耦合(4b)包括电阻器(R3b)，其中，所述电阻器(R3b)电连接在所述第二电路支路(2b)的所述NMOS FET(T2b)的所述栅极端子与所述电压源之间。
13.根据权利要求7至12中任一项所述的电压缓冲器(1)，其特征在于，所述电压缓冲器(1)包括电阻器(R4)，
每个电路支路(2a、2b)的所述晶体管(T1a、T1b)的所述第一端子通过所述电阻器(R4)电连接到所述电压缓冲器(1)的所述供电端子(N3)。
14.一种放大器电路(102)，其特征在于，包括：
包括一个或多个放大器级(102a)的放大器，
根据上述权利要求中任一项所述的电压缓冲器(1)，
其中，所述放大器具有电连接到所述电压缓冲器(1)的输入端的输出端。
15.一种设备(101)，其特征在于，包括：
模拟电路(102)，可被提供第一供电电压，
数字电路(103)，可被提供低于所述第一供电电压的第二供电电压，
其中，所述模拟电路(102)包括根据权利要求1至13中任一项所述的电压缓冲器(1)作为输出级，所述电压缓冲器(1)连接到所述数字电路(103)的输入端(103c)。
16.根据权利要求15所述的设备(101)，其特征在于，所述模拟电路(102)具有与所述数字电路(103)的输入阻抗匹配的输出阻抗。
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