JP2012164078A

JP2012164078A - ボルテージレギュレータ

Info

Publication number: JP2012164078A
Application number: JP2011023120A
Authority: JP
Inventors: Socheath Hain; ソチェットヘイン
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2011-02-04
Filing date: 2011-02-04
Publication date: 2012-08-30
Also published as: TW201239572A; CN102629146A; KR20120090813A; US20120200283A1

Abstract

【課題】出力電圧ごとにトリミングなどによる再調整を必要としないリップル除去率改善回路を有するボルテージレギュレータを提供する。
【解決手段】誤差増幅回路のカレント・ミラー部のＭＯＳトランジスタ、もしくは入力段のＭＯＳトランジスタのバックゲートに、リップル除去率改善回路の出力を接続する。こうすることで、電源端子もしくはグランド端子のリップルと出力端子のリップルが相殺されて、リップル除去率を改善することができる。
【選択図】図２

Description

本発明は、ボルテージレギュレータに関し、より詳しくはボルテージレギュレータのリップル除去率の改善に関する。

従来のボルテージレギュレータについて説明する。図６は、従来のボルテージレギュレータを示す回路図である。

従来のボルテージレギュレータは、基準電圧回路６０１と、誤差増幅回路６０２と、出力回路６０３と、出力分圧回路６０４と、リップル除去率改善回路６１０で構成されている。リップル除去率改善回路６１０は、抵抗６１１、６１２と容量６１３で構成されている。出力分圧回路６０４は、抵抗６１４と６１５で構成されている。

次に動作について説明する。リップル除去率改善回路の出力であるキャンセル信号Ｖｃは以下の式で表される。

ここで、Ｃ_g616はトランジスタ６１６のゲート容量、Ｒは抵抗６１４と６１５の並列抵抗値、Ｒ₆₁₁は抵抗６１１の抵抗値、Ｒ₆₁₂は抵抗６１２の抵抗値、Ｃ₆₁₃は容量６１３の容量値である。式（２）はＣ_g616に依存して数１０ＫＨｚ以下の周波数ではＲで決まるインピーダンスに近似できる。さらに高い周波数では、式（２）はゼロに近づくので、キャンセル信号は小さくなって作用がなくなる。

位相進みは、容量６１３の値に依存して変化するが、１０ＫＨｚ付近ではまだ９０度進み状態である。容量６１３の値を、第３の極点による位相遅れを打ち消すように設定すれば、位相遅れをキャンセルできる。キャンセル信号Ｖｃの振幅は、抵抗６１３と６１４の比およびＣとＲのインピーダンス比であわせることが出来る。このキャンセル信号Ｖｃを誤差増幅器の入力に入れれば、キャンセル動作が実現できる。

式（１）において、Ｒ₆₁₁を無限大にすると（Ｒ₆₁₁／（Ｒ₆₁₁＋Ｒ₆₁₂））は１に限りなく近づいて容量６１３を直接接続した状態になる。このとき、容量６１３はごく微小な容量ｆＦのオーダーになるが、半導体基板上であればそのような微小容量でも問題なく製造可能である（例えば、特許文献１参照）。

国際公開第２００３／０９１８１７号（図１０）

しかしながら、従来の技術では、キャンセル信号Ｖｃはフィードバック回路のインピーダンスにも依存するため、出力電圧が変わるたびにトリミングなどによる再調整が必要となり、量産に適さないという課題があった。

本発明は、上記課題に鑑みてなされ、出力電圧ごとにトリミングなどによる再調整を必要としないリップル除去率改善回路を有するボルテージレギュレータを提供する。

本発明は、基準電圧回路と、出力トランジスタと、出力トランジスタの出力する電圧を分圧した分圧電圧と基準電圧回路の基準電圧の差を増幅して出力し、出力トランジスタのゲートを制御する誤差増幅回路と、を備えたボルテージレギュレータであって、誤差増幅回路は、カレント・ミラー部のトランジスタのバックゲートに接続されるリップル除去率改善回路を備えた事を特徴とする。

本発明のリップル除去率改善回路を備えたボルテージレギュレータは、出力電圧に依存することなく高いリップル除去率を得ることができる。また、低消費電力化も実現でき簡単な構成で動作させることができる。

ボルテージレギュレータを示す回路図である。第一の実施形態のリップル除去率改善回路を含む１段の誤差増幅回路を示す回路図である。第一の実施形態のリップル除去率改善回路を含む２段の誤差増幅回路を示す回路図である。第二の実施形態のリップル除去率改善回路を含む１段の誤差増幅回路を示す回路図である。第二の実施形態のリップル除去率改善回路を含む２段の誤差増幅回路を示す回路図である。第三の実施形態のリップル除去率改善回路を含む２段の誤差増幅回路を示す回路図である。第三の実施形態のリップル除去率改善回路を含む１段の誤差増幅回路を示す回路図である。第四の実施形態のリップル除去率改善回路を含む２段の誤差増幅回路を示す回路図である。第四の実施形態のリップル除去率改善回路を含む１段の誤差増幅回路を示す回路図である。従来のリップル除去率改善回路を含むボルテージレギュレータを示す回路図である。

本発明を実施するための形態について、図面を参照して説明する。

図１は、ボルテージレギュレータの回路図である。ボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、ＰＭＯＳトランジスタ１０６と、抵抗１０８、１０９と、グラウンド端子１００と、出力端子１２１と、電源端子１５０で構成されている。

誤差増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０８と１０９の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０６のゲートに接続される。基準電圧回路１０１の他方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０６は、ソースは電源端子１５０に接続され、ドレインは出力端子１２１及び抵抗１０８のもう一方に接続される。抵抗１０９の他方の端子はグラウンド端子１００に接続される。

図２は、第一の実施形態のリップル除去率改善回路を含む誤差増幅回路１０２の回路図である。誤差増幅回路１０２は、ＮＭＯＳトランジスタ２１１、２１２と、ＰＭＯＳトランジスタ２１３、２１４と、バイアス回路２１６と、リップル除去率改善回路２０３で構成されている。リップル除去率改善回路２０３は、抵抗２０１と容量２０２で構成されている。

ＮＭＯＳトランジスタ２１１は、ゲートは反転入力端子２２１に接続され、ドレインはＰＭＯＳトランジスタ２１３のドレイン及びゲートとＰＭＯＳトランジスタ２１４のゲートに接続され、ソースはバイアス回路２１６に接続される。ＰＭＯＳトランジスタ２１３は、ソースは電源端子１５０に接続され、バックゲートは抵抗２０１と容量２０２の接続点に接続される。抵抗２０１の他方の端子は電源端子１５０に接続され、容量２０２の他方の端子はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２１４は、ドレインはＮＭＯＳトランジスタ２１２のドレイン及び出力端子２２３に接続され、ソースは電源端子１５０に接続される。ＮＭＯＳトランジスタ２１２は、ゲートは非反転入力端子２２２に接続され、ソースはバイアス回路２１６に接続される。バイアス回路２１６の他方の端子はグラウンド端子１００に接続される。

次に、第一の実施形態のボルテージレギュレータの動作について説明する。
抵抗１０８と１０９は、出力端子１２１の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路１０２は基準電圧回路１０１の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるよう出力トランジスタ１０６のゲート電圧を制御する。出力電圧Ｖｏｕｔが所定電圧よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなる。そして差動増幅回路１０２の出力信号（出力トランジスタ１０６のゲート電圧）が高くなり、出力トランジスタ１０６はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御する。また、出力電圧Ｖｏｕｔが所定電圧よりも低いと、上記と逆の動作をして、出力電圧Ｖｏｕｔは高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御する。

ＰＭＯＳトランジスタ２１３、２１４は誤差増幅回路１０２のカレント・ミラー部のトランジスタとして動作する。電源端子１５０にリップルが生じるとき、リップル除去率改善回路２０３は電源端子１５０に現れるリップルを検出してカレント・ミラー部のトランジスタであるＰＭＯＳトランジスタ２１３のバックゲートに入力する。動作概念としては、誤差増幅回路のカレント・ミラー部のトランジスタの基板バイアスを電源端子１５０の電圧に応じて制御し、低周波数領域から中周波数領域の約１０ＫＨｚ近辺まで、出力端子１２１の電圧と電源端子１５０の電圧の変動を打ち消し合うように働く。図２では、カレント・ミラー部のトランジスタはＰＭＯＳであり、電源端子１５０の電圧に対して基板電圧が下がれば、見かけ上、しきい値電圧が低くなる。電源端子１５０の電圧が交流的に増加する時に、抵抗２０１と容量２０２によって、ＰＭＯＳトランジスタ２１３の基板バイアスは低下する。基板効果でＰＭＯＳトランジスタ２１３のしきい値電圧が低下し、ＰＭＯＳトランジスタ２１３を流れる電流が増加する。これによって、ＰＭＯＳトランジスタ２１３のドレイン電圧が上昇する事になる。ＰＭＯＳトランジスタ２１３と２１４はカレント・ミラー構成になっているため、両トランジスタのドレイン電流が同じになるように、誤差増幅回路の出力電圧も上昇する。この結果、誤差増幅回路の出力電圧は、電源端子１５０の電圧に追従して上昇又は降下する。抵抗２０１と容量２０２を調整する事で、電源端子１５０の電圧に対する基板バイアスの変動の傾きが変化し、電源端子１５０の電圧の増加に伴うレギュレータの出力端子１２１の電圧の増加をちょうど打ち消し合うように、抵抗２０１と容量２０２の値を合わせればいい。こうして、出力端子１２１に現れるリップルを電源端子１５０に現れるリップルで相殺し、１０ＫＨｚ近辺までリップル除去率を改善することができる。リップル除去率改善回路２０３の出力はフィードバック回路のインピーダンスの影響を受けないため、出力電圧ごとにトリミングをすることなくリップル除去率を改善できる。また、リップル除去率改善回路２０３には電流が流れるパスがないため低消費電力化を実現することができる。

上述したように、リップル除去率改善回路２０３の出力をカレント・ミラー部のトランジスタのバックゲートに入力することで、フィードバック回路のインピーダンスの影響を受けることなくリップル除去率を改善することができる。そして、リップル除去率改善回路２０３には電流が流れるパスがないため低消費電力化を実現できる。

なお、図３に示したように、誤差増幅回路１０２が２段増幅の場合には、カレント・ミラー部のもう一方のＰＭＯＳトランジスタ２１４のバックゲートにリップル除去率改善回路２０３の出力を入力する。即ち、誤差増幅回路１０２の増幅回路の段数によって、リップル除去率改善回路２０３はＰＭＯＳトランジスタ２１３または２１４のバックゲートに適宜設けられる。

図４は、第二の実施形態のリップル除去率改善回路を含む誤差増幅回路１０２の回路図である。第一の実施形態との違いは、リップル除去率改善回路３０３の出力を入力トランジスタとして動作するＮＭＯＳトランジスタ２１２のバックゲートに入力した点である。

接続に関しては、抵抗３０１と容量３０２の接続点がＮＭＯＳトランジスタ２１１のバックゲートに接続される。抵抗３０１の他方の端子はグラウンド端子１００に接続され、容量３０２の他方の端子は電源端子１５０に接続される。その他の接続に関しては図２の第一の実施形態と同様である。

次に、第二の実施形態の誤差増幅回路１０２の動作について説明する。
ＮＭＯＳトランジスタ２１１、２１２は誤差増幅回路１０２の入力段トランジスタとして動作する。電源端子１５０にリップルが生じるとき、リップル除去率改善回路３０３は電源端子１５０に現れるリップルを検出して入力段トランジスタであるＮＭＯＳトランジスタ２１１のバックゲートに入力する。動作概念としては、誤差増幅回路の入力段トランジスタの基板バイアスを電源端子１５０の電圧に応じて制御し、低周波数領域から中周波数領域の約１０ＫＨｚ近辺まで、出力端子１２１の電圧と電源端子１５０の電圧の変動を打ち消し合うように働く。図４では、入力段トランジスタはＮＭＯＳであり、グラウンド端子１００の電圧に対して基板電圧が上がれば、見かけ上、しきい値電圧が低くなる。電源端子１５０の電圧が交流的に増加する時に、抵抗３０１と容量３０２によって、ＮＭＯＳトランジスタ２１１の基板バイアスは上昇する。基板効果でＮＭＯＳトランジスタ２１１のしきい値電圧が低下し、ＮＭＯＳトランジスタ２１１を流れる電流が増加する。これによって、ＮＭＯＳトランジスタ２１１のドレイン電圧が上昇する事になる。これは、ＰＭＯＳトランジスタ２１３のトレイン電圧でもある。ＰＭＯＳトランジスタ２１３と２１４はカレント・ミラー構成になっているため、両トランジスタのドレイン電流が同じになるように、誤差増幅回路の出力電圧も上昇する。この結果、誤差増幅回路の出力電圧は、電源端子１５０の電圧に追従して上昇又は降下する。抵抗３０１と容量３０２を調整する事で、電源端子１５０の電圧に対する基板バイアスの変動の傾きが変化し、電源端子１５０の電圧の増加に伴うレギュレータの出力端子１２１の電圧の増加をちょうど打ち消し合うように、抵抗３０１と容量３０２の値を合わせればいい。こうして、出力端子１２１に現れるリップルを電源端子１５０に現れるリップルで相殺し、リップル除去率を改善することができる。リップル除去率改善回路３０３の出力はフィードバック回路のインピーダンスの影響を受けないため、出力電圧ごとにトリミングをすることなくリップル除去率を改善できる。また、リップル除去率改善回路３０３には電流が流れるパスがないため低消費電力化を実現することができる。

上述したように、リップル除去率改善回路３０３の出力を入力段トランジスタのバックゲートに入力することで、フィードバック回路のインピーダンスの影響を受けることなくリップル除去率を改善することができる。そして、リップル除去率改善回路３０３には電流が流れるパスがないため低消費電力化を実現できる。

なお、図５に示したように、誤差増幅回路１０２が２段増幅の場合には、入力段トランジスタのもう一方のＮＭＯＳトランジスタ２１２のバックゲートにリップル除去率改善回路３０３の出力を入力する。即ち、誤差増幅回路１０２の増幅回路の段数によって、リップル除去率改善回路３０３はＮＭＯＳトランジスタ２１１または２１２のバックゲートに適宜設けられる。

図６は、第三の実施形態のリップル除去率改善回路を含む誤差増幅回路１０２の回路図である。第一の実施形態との違いは、誤差増幅回路をＰｃｈトランジスタ入力にし、リップル除去率改善回路４０３の接続を変更した点である。

ＰＭＯＳトランジスタ４１１は、ゲートは反転入力端子４２１に接続され、ソースはＮＭＯＳトランジスタ４１３のドレイン及びゲートとＮＭＯＳトランジスタ４１４のゲートに接続され、ドレインはバイアス回路４１６に接続され、バックゲートは容量４０２と抵抗４０１の接続点に接続される。抵抗４０１の他方の端子はＰＭＯＳトランジスタ４１１のソースに接続され、容量４０２の他方の端子は電源端子１５０に接続される。ＮＭＯＳトランジスタ４１３のソースは、グラウンド１００に接続される。ＮＭＯＳトランジスタ４１４は、ドレインはＰＭＯＳトランジスタ４１２のドレイン及びＮＭＯＳトランジスタ４１５のゲートに接続され、ソースはグラウンド端子１００に接続される。ＰＭＯＳトランジスタ４１２は、ゲートは非反転入力端子４２２に接続され、ソースはバイアス回路４１６に接続される。ＮＭＯＳトランジスタ４１５は、ドレインは誤差増幅回路の出力４２３及びバイアス回路４１７に接続され、ソースはグラウンド端子１００に接続される。バイアス回路４１６の他方の端子は電源端子１５０に接続され、バイアス回路４１７の他方の端子は電源端子１５０に接続される。

次に、第三の実施形態の誤差増幅回路の動作について説明する。
ＰＭＯＳトランジスタ４１１、４１２は誤差増幅回路１０２の入力段トランジスタとして動作する。ＰＭＯＳトランジスタ４１１のソースにリップルが生じるとき、リップル除去率改善回路４０３はＰＭＯＳトランジスタ４１１のソースに現れるリップルを検出して入力段トランジスタであるＰＭＯＳトランジスタ４１１のバックゲートに入力する。動作概念としては、誤差増幅回路の入力段トランジスタの基板バイアスを電源端子１５０の電圧に応じて制御し、低周波数領域から中周波数領域の約１０ＫＨｚ近辺まで、出力端子１２１の電圧と電源端子１５０の電圧の変動を打ち消し合うように働く。図６では、入力段トランジスタはＰＭＯＳであり、電源端子１５０の電圧に対して基板電圧が上がれば、見かけ上、しきい値電圧が高くなる。電源端子１５０の電圧が交流的に増加する時に、容量４０２によって、抵抗４０１で電源端子１５０の電圧よりも低い電位（ＮＭＯＳトランジスタ４１１のトレイン電圧）に固定されていた基板バイアスが電源端子１５０に向かって上昇する。ＰＭＯＳトランジスタ４１１の基板バイアスは上昇することになる。基板効果でＰＭＯＳトランジスタ４１１のしきい値電圧が上昇し、ＰＭＯＳトランジスタ４１１を流れる電流が減少する。これによって、ＮＭＯＳトランジスタ４１３のドレイン電圧が低下する事になる。ＮＭＯＳトランジスタ４１３と４１４はカレント・ミラー構成になっているため、両トランジスタのドレイン電流が同じになるように、誤差増幅回路の出力電圧も低下する。この結果、誤差増幅回路の出力電圧は、電源端子１５０の電圧に逆方向で追従して上昇又は降下する。容量４０２と抵抗４０１を調整する事で、電源端子１５０の電圧に対する基板バイアスの変動の傾きが変化し、電源端子１５０の電圧の増加に伴うレギュレータの出力端子１２１の電圧の増加をちょうど打ち消し合うように、容量２０２と抵抗２０３の値を合わせればいい。こうして、出力端子１２１に現れるリップルをＰＭＯＳトランジスタ４１１のソースに現れるリップルで相殺し、リップル除去率を改善することができる。リップル除去率改善回路４０３の出力はフィードバック回路のインピーダンスの影響を受けないため、出力電圧ごとにトリミングをすることなくリップル除去率を改善できる。また、リップル除去率改善回路４０３には電流が流れるパスがないため低消費電力化を実現することができる。

以上により、リップル除去率改善回路４０３の出力を入力段トランジスタのバックゲートに入力することで、フィードバック回路のインピーダンスの影響を受けることなくリップル除去率を改善することができる。そして、リップル除去率改善回路４０３には電流が流れるパスがないため低消費電力化を実現できる。

なお、図７に示したように、誤差増幅回路１０２が１段増幅の場合には、入力段トランジスタのもう一方のＰＭＯＳトランジスタ４１２のバックゲートにリップル除去率改善回路４０３の出力を入力する。即ち、誤差増幅回路１０２の増幅回路の段数によって、リップル除去率改善回路４０３はＰＭＯＳトランジスタ４１１または４１２のバックゲートに適宜設けられる。

図８は、第四の実施形態のリップル除去率改善回路を含む誤差増幅回路１０２の回路図である。第三の実施形態との違いは、リップル除去率改善回路５０３の出力をカレント・ミラー部のトランジスタとして動作するＮＭＯＳトランジスタ４１４のバックゲートに入力した点である。

抵抗５０１と容量５０２の接続点がＮＭＯＳトランジスタ４１４のバックゲートに接続される。抵抗５０１の他方の端子はグラウンド端子１００に接続され、容量５０２の他方の端子は電源端子１５０に接続される。その他の接続に関しては図６の第三の実施形態と同様である。

次に、動作について説明する。
ＮＭＯＳトランジスタ４１３、４１４は誤差増幅回路１０２のカレント・ミラー部のトランジスタとして動作する。グラウンド端子１００にリップルが生じるとき、リップル除去率改善回路５０３はグラウンド端子１００に現れるリップルを検出してカレント・ミラー部のトランジスタであるＮＭＯＳトランジスタ４１４のバックゲートに入力する。動作概念としては、誤差増幅回路のカレント・ミラー部のトランジスタの基板バイアスを電源端子１５０の電圧に応じて制御し、低周波数領域から中周波数領域の約１０ＫＨｚ近辺まで、出力端子１２１の電圧と電源端子１５０の電圧の変動を打ち消し合うように働く。図５では、カレント・ミラー部のトランジスタはＮＭＯＳであり、グラウンド端子１００の電圧に対して基板電圧が上がれば、見かけ上、しきい値電圧が低くなる。電源端子１５０の電圧が交流的に増加する時に、容量５０２によって、抵抗５０１でグラウンド端子１００に固定されていた基板バイアスが電源端子１５０に向かって上昇する。ＮＭＯＳトランジスタ４１４の基板バイアスは上昇することになる。基板効果でＮＭＯＳトランジスタ４１４のしきい値電圧が低下する。ＰＭＯＳトランジスタ４１４のゲート端子は一定電圧源（基準電圧）と接続し、一定の電流がしか流れていない。ＮＭＯＳトランジスタ４１４のしきい値が低下する、ＯＮ抵抗が小さくなり、誤差増幅回路の出力電圧も低下する。この結果、誤差増幅回路の出力電圧は、電源端子１５０の電圧に逆方向で追従して上昇又は降下する。容量５０２と抵抗５０１を調整する事で、グラウンド端子１００の電圧に対する基板バイアスの変動の傾きが変化し、電源端子１５０の電圧の増加に伴うレギュレータの出力端子１２１の電圧の増加をちょうど打ち消し合うように、容量５０２と抵抗５０１の値を合わせればいい。こうして、出力端子１２１に現れるリップルをグラウンド端子１００に現れるリップルで相殺し、リップル除去率を改善することができる。リップル除去率改善回路５０３の出力はフィードバック回路のインピーダンスの影響を受けないため、出力電圧ごとにトリミングをすることなくリップル除去率を改善できる。また、リップル除去率改善回路５０３には電流が流れるパスがないため低消費電力化を実現することができる。

以上により、リップル除去率改善回路５０３の出力をカレント・ミラー部のトランジスタのバックゲートに入力することで、フィードバック回路のインピーダンスの影響を受けることなくリップル除去率を改善することができる。そして、リップル除去率改善回路５０３には電流が流れるパスがないため低消費電力化を実現できる。

なお、図９に示したように、誤差増幅回路１０２が１段増幅の場合には、カレント・ミラー部のもう一方のＮＭＯＳトランジスタ４１３のバックゲートにリップル除去率改善回路５０３の出力を入力する。即ち、誤差増幅回路１０２の増幅回路の段数によって、リップル除去率改善回路５０３はＮＭＯＳトランジスタ４１３または４１４のバックゲートに適宜設けられる。

１００グラウンド端子
１０１、６０１基準電圧回路
１０２、６０２差動増幅回路
２１６、２１７、４１６、４１７バイアス回路
１２１出力端子
１５０電源端子
２０３、３０３、４０３、５０３、６１０リップル除去率改善回路
２２１、４２１差動増幅回路の反転入力端子
２２２、４２２差動増幅回路の非反転入力端子
２２３、４２３差動増幅回路の出力端子
６０３出力回路
６０４出力分圧回路

Claims

出力トランジスタが出力する電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路を備えたボルテージレギュレータであって、
前記誤差増幅回路は、
前記誤差増幅回路を構成するＭＯＳトランジスタのバックゲートにリップル除去率改善回路を備えた事を特徴とするボルテージレギュレータ。
前記リップル除去率改善回路は、
抵抗と容量で構成され、
前記抵抗と前記容量の接続点が前記ＭＯＳトランジスタのバックゲートに接続される事を特徴とする請求項１記載のボルテージレギュレータ。
前記ＭＯＳトランジスタは、
カレント・ミラー部を構成するＭＯＳトランジスタである事を特徴とする請求項２記載のボルテージレギュレータ。
前記ＭＯＳトランジスタは、
入力段トランジスタを構成するＭＯＳトランジスタである事を特徴とする請求項２記載のボルテージレギュレータ。