KR20120090813A - 볼티지 레귤레이터 - Google Patents

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KR20120090813A
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헹 소체아트
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세이코 인스트루 가부시키가이샤
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Abstract

(과제)
출력 전압마다 트리밍 등에 의한 재조정을 필요로 하지 않는 리플 제거율 개선 회로를 갖는 볼티지 레귤레이터를 제공한다.
(해결 수단)
오차 증폭 회로의 커런트미러부의 M0S 트랜지스터, 혹은 입력단의 M0S 트랜지스터의 백게이트에, 리플 제거율 개선 회로의 출력을 접속한다. 이렇게 함으로써, 전원 단자 혹은 그라운드 단자의 리플과 출력 단자의 리플이 상쇄되어, 리플 제거율을 개선할 수 있다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}
본 발명은, 볼티지 레귤레이터에 관한 것으로, 보다 상세하게는 볼티지 레귤레이터의 리플 제거율의 개선에 관한 것이다.
종래의 볼티지 레귤레이터에 대해 설명한다. 도 10 은, 종래의 볼티지 레귤레이터를 나타내는 회로도이다.
종래의 볼티지 레귤레이터는, 기준 전압 회로 (601) 와, 오차 증폭 회로 (602) 와, 출력 회로 (603) 와, 출력 분압 회로 (604) 와, 리플 제거율 개선 회로 (610) 로 구성되어 있다. 리플 제거율 개선 회로 (610) 는, 저항 (611, 612) 과, 용량 (613) 으로 구성되어 있다. 출력 분압 회로 (604) 는, 저항 (614 와 615) 으로 구성되어 있다.
다음으로 동작에 대해 설명한다. 리플 제거율 개선 회로의 출력인 캔슬 신호 Vc 는 이하의 식으로 나타낸다.
Figure pat00001
Figure pat00002
여기서, Cg616 은 트랜지스터 (616) 의 게이트 용량, R 은 저항 (614 와 615) 의 병렬 저항값, R611 은 저항 (611) 의 저항값, R612 는 저항 (612) 의 저항값, C613 은 용량 (613) 의 용량값이다. 식 (2) 는 Cg616 에 의존하여 수 10 ㎑ 이하의 주파수에서는 R 로 정해지는 임피던스에 근사할 수 있다. 더욱 높은 주파수에서는, 식 (2) 는 제로에 가까워지므로, 캔슬 신호는 작아져 작용이 없어진다.
위상 전진은, 용량 (613) 의 값에 의존하여 변화하는데, 10 ㎑ 부근에서는 아직 90 도 앞선 상태이다. 용량 (613) 의 값을, 제 3 극점에 의한 위상 지연을 없애도록 설정하면, 위상 지연을 캔슬할 수 있다. 캔슬 신호 Vc 의 진폭은, 저항 (613 과 614) 의 비 (比) 및 C 와 R 의 임피던스비로 맞출 수 있다. 이 캔슬 신호 Vc 를 오차 증폭기의 입력에 넣으면, 캔슬 동작을 실현시킬 수 있다.
식 (1) 에 있어서, R611 을 무한대로 하면 (R611/(R611+R612)) 는 1 에 한없이 가까워져 용량 (613) 을 직접 접속한 상태가 된다. 이 때, 용량 (613) 은 매우 미소한 용량 fF 의 오더가 되는데, 반도체 기판 상이면 그러한 미소 용량이어도 문제없이 제조 가능하다 (예를 들어, 특허문헌 1 참조).
국제 공개 제2003/091817호 (도 10)
그러나, 종래의 기술에서는, 캔슬 신호 Vc 는 피드백 회로의 임피던스에도 의존하기 때문에, 출력 전압이 변할 때마다 트리밍 등에 의한 재조정이 필요해져, 양산에 적합하지 않다는 과제가 있었다.
본 발명은, 상기 과제를 감안하여 이루어져, 출력 전압마다 트리밍 등에 의한 재조정을 필요로 하지 않는 리플 제거율 개선 회로를 갖는 볼티지 레귤레이터를 제공한다.
본 발명은, 기준 전압 회로와, 출력 트랜지스터와, 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압 회로의 기준 전압의 차이를 증폭하여 출력하고, 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 볼티지 레귤레이터로서, 오차 증폭 회로는, 커런트미러부의 트랜지스터의 백게이트에 접속되는 리플 제거율 개선 회로를 구비한 것을 특징으로 한다.
본 발명의 리플 제거율 개선 회로를 구비한 볼티지 레귤레이터는, 출력 전압에 의존하지 않고 높은 리플 제거율을 얻을 수 있다. 또, 저소비 전력화도 실현할 수 있어 간단한 구성으로 동작시킬 수 있다.
도 1 은 볼티지 레귤레이터를 나타내는 회로도이다.
도 2 는 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 3 은 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 4 는 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 5 는 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 6 은 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 7 은 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 8 은 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 2 단의 오차 증폭 회로를 나타내는 회로도이다.
도 9 는 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 1 단의 오차 증폭 회로를 나타내는 회로도이다.
도 10 은 종래의 리플 제거율 개선 회로를 포함하는 볼티지 레귤레이터를 나타내는 회로도이다.
본 발명을 실시하기 위한 형태에 대해, 도면을 참조하여 설명한다.
실시예 1
도 1 은, 볼티지 레귤레이터의 회로도이다. 볼티지 레귤레이터는, 기준 전압 회로 (101) 와, 차동 (差動) 증폭 회로 (102) 와, PMOS 트랜지스터 (106) 와, 저항 (108, 109) 과, 그라운드 단자 (100) 와, 출력 단자 (121) 와, 전원 단자 (150) 로 구성되어 있다.
오차 증폭 회로 (102) 는, 반전 입력 단자는 기준 전압 회로 (101) 에 접속되고, 비반전 입력 단자는 저항 (108 과 109) 의 접속점에 접속되고, 출력 단자는 PMOS 트랜지스터 (106) 의 게이트에 접속된다. 기준 전압 회로 (101) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (106) 는, 소스는 전원 단자 (150) 에 접속되고, 드레인은 출력 단자 (121) 및 저항 (108) 의 다른 일방에 접속된다. 저항 (109) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다.
도 2 는, 제 1 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 오차 증폭 회로 (102) 는, NMOS 트랜지스터 (211, 212) 와, PMOS 트랜지스터 (213, 214) 와, 바이어스 회로 (216) 와, 리플 제거율 개선 회로 (203) 로 구성되어 있다. 리플 제거율 개선 회로 (203) 는, 저항 (201) 과 용량 (202) 으로 구성되어 있다.
NMOS 트랜지스터 (211) 는, 게이트는 반전 입력 단자 (221) 에 접속되고, 드레인은 PMOS 트랜지스터 (213) 의 드레인 및 게이트와 PMOS 트랜지스터 (214) 의 게이트에 접속되고, 소스는 바이어스 회로 (216) 에 접속된다. PMOS 트랜지스터 (213) 는, 소스는 전원 단자 (150) 에 접속되고, 백게이트는 저항 (201) 과 용량 (202) 의 접속점에 접속된다. 저항 (201) 의 타방의 단자는 전원 단자 (150) 에 접속되고, 용량 (202) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (214) 는, 드레인은 NMOS 트랜지스터 (212) 의 드레인 및 출력 단자 (223) 에 접속되고, 소스는 전원 단자 (150) 에 접속된다. NMOS 트랜지스터 (212) 는, 게이트는 비반전 입력 단자 (222) 에 접속되고, 소스는 바이어스 회로 (216) 에 접속된다. 바이어스 회로 (216) 의 타방의 단자는 그라운드 단자 (100) 에 접속된다.
다음으로, 제 1 실시형태의 볼티지 레귤레이터의 동작에 대해 설명한다.
저항 (108 과 109) 은, 출력 단자 (121) 의 전압인 출력 전압 Vout 를 분압하고, 분압 전압 Vfb 를 출력한다. 차동 증폭 회로 (102) 는 기준 전압 회로 (101) 의 출력 전압 Vref 와 분압 전압 Vfb 를 비교하여, 출력 전압 Vout 가 일정해지도록 출력 트랜지스터 (106) 의 게이트 전압을 제어한다. 출력 전압 Vout 가 소정 전압보다 높으면, 분압 전압 Vfb 가 기준 전압 Vref 보다 높아진다. 그리고 차동 증폭 회로 (102) 의 출력 신호 (출력 트랜지스터 (106) 의 게이트 전압) 가 높아져, 출력 트랜지스터 (106) 는 오프되어 가고, 출력 전압 Vout 는 낮아진다. 이렇게 하여, 출력 전압 Vout 를 일정해지도록 제어한다. 또, 출력 전압 Vout 가 소정 전압보다 낮으면, 상기와 반대의 동작을 하여, 출력 전압 Vout 는 높아진다. 이렇게 하여, 출력 전압 Vout 가 일정해지도록 제어한다.
PMOS 트랜지스터 (213, 214) 는 오차 증폭 회로 (102) 의 커런트미러부의 트랜지스터로서 동작한다. 전원 단자 (150) 에 리플이 발생될 때, 리플 제거율 개선 회로 (203) 는 전원 단자 (150) 에 나타나는 리플을 검출하여 커런트미러부의 트랜지스터인 PMOS 트랜지스터 (213) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 커런트미러부의 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 2 에서는, 커런트미러부의 트랜지스터는 PMOS 이고, 전원 단자 (150) 의 전압에 대해 기판 전압이 낮아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 저항 (201) 과 용량 (202) 에 의해, PMOS 트랜지스터 (213) 의 기판 바이어스는 저하된다. 기판 효과로 PMOS 트랜지스터 (213) 의 임계값 전압이 저하되고, PMOS 트랜지스터 (213) 를 흐르는 전류가 증가한다. 이로써, PMOS 트랜지스터 (213) 의 드레인 전압이 상승하게 된다. PMOS 트랜지스터 (213 과 214) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 상승한다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 추종하여 상승 또는 강하한다. 저항 (201) 과 용량 (202) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 저항 (201) 과 용량 (202) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 전원 단자 (150) 에 나타나는 리플로 상쇄하여, 10 ㎑ 부근까지 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (203) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (203) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
상기 서술한 바와 같이, 리플 제거율 개선 회로 (203) 의 출력을 커런트미러부의 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (203) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
또한, 도 3 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 2 단 증폭인 경우에는, 커런트미러부의 다른 일방의 PMOS 트랜지스터 (214) 의 백게이트에 리플 제거율 개선 회로 (203) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 (段) 수에 따라, 리플 제거율 개선 회로 (203) 는 PMOS 트랜지스터 (213 또는 214) 의 백게이트에 적절히 형성된다.
실시예 2
도 4 는, 제 2 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 1 실시형태와의 차이는, 리플 제거율 개선 회로 (303) 의 출력을 입력 트랜지스터로서 동작하는 NMOS 트랜지스터 (212) 의 백게이트에 입력한 점이다.
접속에 관해서는, 저항 (301) 과 용량 (302) 의 접속점이 NMOS 트랜지스터 (211) 의 백게이트에 접속된다. 저항 (301) 의 타방의 단자는 그라운드 단자 (100) 에 접속되고, 용량 (302) 의 타방의 단자는 전원 단자 (150) 에 접속된다. 그 밖의 접속에 관해서는 도 2 의 제 1 실시형태와 동일하다.
다음으로, 제 2 실시형태의 오차 증폭 회로 (102) 의 동작에 대해 설명한다.
NMOS 트랜지스터 (211, 212) 는 오차 증폭 회로 (102) 의 입력단 트랜지스터로서 동작한다. 전원 단자 (150) 에 리플이 발생될 때, 리플 제거율 개선 회로 (303) 는 전원 단자 (150) 에 나타나는 리플을 검출하여 입력단 트랜지스터인 NMOS 트랜지스터 (211) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 입력단 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 4 에서는, 입력단 트랜지스터는 NMOS 이고, 그라운드 단자 (100) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 저항 (301) 과 용량 (302) 에 의해, NMOS 트랜지스터 (211) 의 기판 바이어스는 상승한다. 기판 효과로 NMOS 트랜지스터 (211) 의 임계값 전압이 저하되고, NMOS 트랜지스터 (211) 를 흐르는 전류가 증가한다. 이로써, NMOS 트랜지스터 (211) 의 드레인 전압이 상승하게 된다. 이것은, PMOS 트랜지스터 (213) 의 드레인 전압이기도 하다. PMOS 트랜지스터 (213 과 214) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 상승한다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 추종하여 상승 또는 강하한다. 저항 (301) 과 용량 (302) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 저항 (301) 과 용량 (302) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 전원 단자 (150) 에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (303) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (303) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
상기 서술한 바와 같이, 리플 제거율 개선 회로 (303) 의 출력을 입력단 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (303) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
또한, 도 5 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 2 단 증폭인 경우에는, 입력단 트랜지스터의 다른 일방의 NMOS 트랜지스터 (212) 의 백게이트에 리플 제거율 개선 회로 (303) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (303) 는 NMOS 트랜지스터 (211 또는 212) 의 백게이트에 적절히 형성된다.
실시예 3
도 6 은, 제 ３ 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 1 실시형태와의 차이는, 오차 증폭 회로를 Pch 트랜지스터 입력으로 하고, 리플 제거율 개선 회로 (403) 의 접속을 변경한 점이다.
PMOS 트랜지스터 (411) 는, 게이트는 반전 입력 단자 (421) 에 접속되고, 소스는 NMOS 트랜지스터 (413) 의 드레인 및 게이트와 NMOS 트랜지스터 (414) 의 게이트에 접속되고, 드레인은 바이어스 회로 (416) 에 접속되고, 백게이트는 용량 (402) 과 저항 (401) 의 접속점에 접속된다. 저항 (401) 의 타방의 단자는 PMOS 트랜지스터 (411) 의 소스에 접속되고, 용량 (402) 의 타방의 단자는 전원 단자 (150) 에 접속된다. NMOS 트랜지스터 (413) 의 소스는, 그라운드 (100) 에 접속된다. NMOS 트랜지스터 (414) 는, 드레인은 PMOS 트랜지스터 (412) 의 드레인 및 NMOS 트랜지스터 (415) 의 게이트에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. PMOS 트랜지스터 (412) 는, 게이트는 비반전 입력 단자 (422) 에 접속되고, 소스는 바이어스 회로 (416) 에 접속된다. NMOS 트랜지스터 (415) 는, 드레인은 오차 증폭 회로의 출력 (423) 및 바이어스 회로 (417) 에 접속되고, 소스는 그라운드 단자 (100) 에 접속된다. 바이어스 회로 (416) 의 타방의 단자는 전원 단자 (150) 에 접속되고, 바이어스 회로 (417) 의 타방의 단자는 전원 단자 (150) 에 접속된다.
다음으로, 제 ３ 실시형태의 오차 증폭 회로의 동작에 대해 설명한다.
PM0S 트랜지스터 (411, 412) 는 오차 증폭 회로 (102) 의 입력단 트랜지스터로서 동작한다. PMOS 트랜지스터 (411) 의 소스에 리플이 발생될 때, 리플 제거율 개선 회로 (403) 는 PMOS 트랜지스터 (411) 의 소스에 나타나는 리플을 검출하여 입력단 트랜지스터인 PMOS 트랜지스터 (411) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 입력단 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 6 에서는, 입력단 트랜지스터는 PMOS 이고, 전원 단자 (150) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 높아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 용량 (402) 에 의해, 저항 (401) 에서 전원 단자 (150) 의 전압보다 낮은 전위 (NMOS 트랜지스터 (411) 의 드레인 전압) 에 고정되어 있던 기판 바이어스가 전원 단자 (150) 를 향하여 상승한다. PMOS 트랜지스터 (411) 의 기판 바이어스는 상승하게 된다. 기판 효과로 PMOS 트랜지스터 (411) 의 임계값 전압이 상승하고, PMOS 트랜지스터 (411) 를 흐르는 전류가 감소한다. 이로 인하여, NMOS 트랜지스터 (413) 의 드레인 전압이 저하되게 된다. NMOS 트랜지스터 (413 과 414) 는 커런트?미러 구성으로 되어 있기 때문에, 양 트랜지스터의 드레인 전류가 동일해지도록, 오차 증폭 회로의 출력 전압도 저하된다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 역방향으로 추종하여 상승 또는 강하한다. 용량 (402) 과 저항 (401) 을 조정함으로써, 전원 단자 (150) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 용량 (202) 과 저항 (203) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 PMOS 트랜지스터 (411) 의 소스에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (403) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (403) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
이상에 의해, 리플 제거율 개선 회로 (403) 의 출력을 입력단 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (403) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
또한, 도 7 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 1 단 증폭인 경우에는, 입력단 트랜지스터의 다른 일방의 PMOS 트랜지스터 (412) 의 백게이트에 리플 제거율 개선 회로 (403) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (403) 는 PMOS 트랜지스터 (411 또는 412) 의 백게이트에 적절히 형성된다.
실시예 4
도 8 은, 제 ４ 실시형태의 리플 제거율 개선 회로를 포함하는 오차 증폭 회로 (102) 의 회로도이다. 제 ３ 실시형태와의 차이는, 리플 제거율 개선 회로 (503) 의 출력을 커런트미러부의 트랜지스터로서 동작하는 NMOS 트랜지스터 (414) 의 백게이트에 입력한 점이다.
저항 (501) 과 용량 (502) 의 접속점이 NMOS 트랜지스터 (414) 의 백게이트에 접속된다. 저항 (501) 의 타방의 단자는 그라운드 단자 (100) 에 접속되고, 용량 (502) 의 타방의 단자는 전원 단자 (150) 에 접속된다. 그 밖의 접속에 관해서는 도 6 의 제 ３ 실시형태와 동일하다.
다음으로, 동작에 대해 설명한다.
NMOS 트랜지스터 (413, 414) 는 오차 증폭 회로 (102) 의 커런트미러부의 트랜지스터로서 동작한다. 그라운드 단자 (100) 에 리플이 발생될 때, 리플 제거율 개선 회로 (503) 는 그라운드 단자 (100) 에 나타나는 리플을 검출하여 커런트미러부의 트랜지스터인 NMOS 트랜지스터 (414) 의 백게이트에 입력한다. 동작 개념으로는, 오차 증폭 회로의 커런트미러부의 트랜지스터의 기판 바이어스를 전원 단자 (150) 의 전압에 따라 제어하고, 저주파수 영역으로부터 중주파수 영역의 약 10 ㎑ 부근까지, 출력 단자 (121) 의 전압과 전원 단자 (150) 의 전압의 변동을 서로 없애도록 작동한다. 도 5 에서는, 커런트미러부의 트랜지스터는 NMOS 이고, 그라운드 단자 (100) 의 전압에 대해 기판 전압이 높아지면, 외관상, 임계값 전압이 낮아진다. 전원 단자 (150) 의 전압이 교류적으로 증가할 때, 용량 (502) 에 의해, 저항 (501) 에서 그라운드 단자 (100) 에 고정되어 있던 기판 바이어스가 전원 단자 (150) 를 향하여 상승한다. NMOS 트랜지스터 (414) 의 기판 바이어스는 상승하게 된다. 기판 효과로 NMOS 트랜지스터 (414) 의 임계값 전압이 저하된다. PMOS 트랜지스터 (414) 의 게이트 단자는 일정 전압원 (기준 전압) 과 접속하고, 일정한 전류밖에 흐르고 있지 않다. NMOS 트랜지스터 (414) 의 임계값이 저하하는, ON 저항이 작아지고, 오차 증폭 회로의 출력 전압도 저하된다. 이 결과, 오차 증폭 회로의 출력 전압은, 전원 단자 (150) 의 전압에 역방향으로 추종하여 상승 또는 강하한다. 용량 (502) 과 저항 (501) 을 조정함으로써, 그라운드 단자 (100) 의 전압에 대한 기판 바이어스의 변동의 기울기가 변화하고, 전원 단자 (150) 의 전압의 증가에 따른 레귤레이터의 출력 단자 (121) 의 전압의 증가를 정확히 서로 없애도록, 용량 (502) 과 저항 (501) 의 값을 맞추면 된다. 이렇게 하여, 출력 단자 (121) 에 나타나는 리플을 그라운드 단자 (100) 에 나타나는 리플로 상쇄하여, 리플 제거율을 개선할 수 있다. 리플 제거율 개선 회로 (503) 의 출력은 피드백 회로의 임피던스의 영향을 받지 않기 때문에, 출력 전압마다 트리밍을 하지 않고 리플 제거율을 개선할 수 있다. 또, 리플 제거율 개선 회로 (503) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
이상에 의해, 리플 제거율 개선 회로 (503) 의 출력을 커런트미러부의 트랜지스터의 백게이트에 입력함으로써, 피드백 회로의 임피던스의 영향을 받지 않고 리플 제거율을 개선할 수 있다. 그리고, 리플 제거율 개선 회로 (503) 에는 전류가 흐르는 패스가 없기 때문에 저소비 전력화를 실현할 수 있다.
또한, 도 9 에 나타낸 바와 같이, 오차 증폭 회로 (102) 가 1 단 증폭인 경우에는, 커런트미러부의 다른 일방의 NMOS 트랜지스터 (413) 의 백게이트에 리플 제거율 개선 회로 (503) 의 출력을 입력한다. 즉, 오차 증폭 회로 (102) 의 증폭 회로의 단 수에 따라, 리플 제거율 개선 회로 (503) 는 NMOS 트랜지스터 (413 또는 414) 의 백게이트에 적절히 형성된다.
100 : 그라운드 단자
101, 601 : 기준 전압 회로
102, 602 : 차동 증폭 회로
216, 217, 416, 417 : 바이어스 회로
121 : 출력 단자
150 : 전원 단자
203, 303, 403, 503, 610 : 리플 제거율 개선 회로
221, 421 : 차동 증폭 회로의 반전 입력 단자
222, 422 : 차동 증폭 회로의 비반전 입력 단자
223, 423 : 차동 증폭 회로의 출력 단자
603 : 출력 회로
604 : 출력 분압 회로

Claims (4)

  1. 출력 트랜지스터가 출력하는 전압을 분압한 분압 전압과 기준 전압의 차이를 증폭하여 출력하고, 상기 출력 트랜지스터의 게이트를 제어하는 오차 증폭 회로를 구비한 볼티지 레귤레이터로서,
    상기 오차 증폭 회로는,
    상기 오차 증폭 회로를 구성하는 M0S 트랜지스터의 백게이트에 리플 제거율 개선 회로를 구비한 것을 특징으로 하는 볼티지 레귤레이터.
  2. 제 1 항에 있어서,
    상기 리플 제거율 개선 회로는,
    저항과 용량으로 구성되고,
    상기 저항과 상기 용량의 접속점이 상기 M0S 트랜지스터의 백게이트에 접속되는 것을 특징으로 하는 볼티지 레귤레이터.
  3. 제 2 항에 있어서,
    상기 M0S 트랜지스터는,
    커런트미러부를 구성하는 MOS 트랜지스터인 것을 특징으로 하는 볼티지 레귤레이터.
  4. 제 2 항에 있어서,
    상기 M0S 트랜지스터는,
    입력단 트랜지스터를 구성하는 M0S 트랜지스터인 것을 특징으로 하는 볼티지 레귤레이터.
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