JP2010062332A - 電力用半導体装置 - Google Patents

Abstract

【課題】オン抵抗の増加を抑制しノイズ低減が可能なスーパージャンクション構造を有する電力用半導体装置を提供する。
【解決手段】ｎ＋型ドレイン層１１上のｎ型ドリフト層１２、ｎ型ドリフト層１２中に膜面に沿って周期的配置の柱状のｐ型ドリフト層１４、ｎ＋型ドレイン層１１の下側接続のドレイン電極２９、ｎ型ドリフト層１２の表面領域に選択的配設のｐ型ドリフト層１４と接続のｐ型ベース層１５、ｐ型ベース層１５の表面に選択的配設のｎ＋型ソース層１６、ｎ＋型ソース層１６の表面に接したソース電極２６、ｐ型ベース層１５の表面に選択的配設のｐ＋型バックゲート層１７、ｐ＋型バックゲート層１７の表面に接したバックゲート電極２７、ｐ型ベース層１５及びｐ型ベース層１５の間のｎ型ドリフト層１２上にゲート絶縁膜２１を介して配設のゲート電極２５、及び一端がソース電極２６に、他端がバックゲート電極２７に接続の抵抗３３を有する。
【選択図】図２

Description

本発明は、スーパージャンクション構造のＭＯＳＦＥＴを用いた電力用半導体装置に関する。

電力制御用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、例えば、半導体基板の表面にゲートを有し、表面に垂直な方向に電流を流す構造（縦型）をとることが多く、スィッチング素子等として用いられる。

電力制御用の縦型のＭＯＳＦＥＴにおいて、オン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存するが、耐圧が必要なために、ドリフト層の不純物濃度を上げることに制限がある。このトレードオフの関係を改善するために、ドリフト層をスーパージャンクション構造とする技術が知られている。

また、スーパージャンクション構造も含めて、ＭＯＳＦＥＴ等の電界効果トランジスタは、ドレインとソースを逆にした逆トランジスタ動作（逆モード動作）を行うことが可能で、同期整流やアナログスィッチ等において、この特性が利用されている。逆モード動作を利用しようとする場合、例えば、スーパージャンクション構造のＭＯＳＦＥＴのバックゲート電極（ｐ型ベース層）は、ｎ＋ソース層にソース電極で接続されており（例えば、特許文献１参照。）、短冊状のｎ型ドリフト層とｐ型ベース層等で形成される内蔵ダイオードをオンさせることになる。

開示されたこの電力用半導体装置は、内蔵ダイオードをオンさせることが前提にあり、ドレイン側にｎ−型ドリフト層を挿入して、スーパージャンクション構造の内蔵ダイオードが、オン状態からオフ状態へ移る逆回復特性時の電流波形を滑らかなリカバリ波形にすることにより、サージ電圧によるノイズを抑制することができるとされている。しかしながら、ｎ−型ドリフト層を挿入することにより、オン抵抗が高くなるという問題を有している。
特開２００３−１０１０２２号公報

本発明は、オン抵抗の増加を抑制しノイズ低減が可能なスーパージャンクション構造を有する電力用半導体装置を提供する。

本発明の一態様の電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層から離間して、前記第４半導体層の表面に接するように設けられた第２電極と、前記第４半導体層から離間して、前記第３半導体層の表面に接するように設けられた第３電極と、隣接する前記第３半導体層及び隣接する前記第３半導体層の間の前記第１半導体層の上にゲート絶縁膜を介して設けられたゲート電極とを有する電力用スイッチング素子と、前記第２電極と前記第３電極との間に接続され、前記第３電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えていることを特徴とする。

本発明によれば、オン抵抗の増加を抑制しノイズ低減が可能なスーパージャンクション構造を有する電力用半導体装置を提供することができる。

発明者等は、スーパージャンクション構造のＭＯＳＦＥＴ（以下、ＳＪ−ＭＯＳＦＥＴという）は、スーパージャンクション構造を有しない通常の縦型のＭＯＳＦＥＴと比較して、内蔵ダイオードがより小さい電流でオンすることに気が付いた。つまり、ＳＪ−ＭＯＳＦＥＴは、以下のような構造的な特徴を有していることによる。

図１（ａ）に示すように、比較例としてのＳＪ−ＭＯＳＦＥＴ１０１は、例えば、ｎ＋型ドレイン層１１の一方の側に接してｎ型ドリフト層１２、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置された複数の柱状のｐ型ドリフト層１４、ｎ＋型ドレイン層１１の他方の側に接続されたドレイン電極２９、ｎ型ドリフト層１２のｎ＋型ドレイン層１１とは反対側の表面領域に選択的に設けられｐ型ドリフト層１４と接続する複数のｐ型ベース層１５、ｐ型ベース層１５の表面に選択的に設けられたｎ＋型ソース層１６、ｎ＋型ソース層１６及びｐ型ベース層１５の表面に接するように設けられたソース電極２６、及び隣接するｐ型ベース層１５及びｐ型ベース層１５の間のｎ型ドリフト層１２の上にゲート絶縁膜２１を介して設けられたゲート電極２５を備えている。ＳＪ−ＭＯＳＦＥＴ１０１は、バックゲートとソースとをソース電極２６で接続して、見かけ上３端子の素子として構成されている。

図１（ｂ）に示すように、内蔵ダイオードＤｂは、ｐ型ベース層１５及びｐ型ドリフト層１４とｎ型ドリフト層１２との境界のｐｎ接合である。ドレイン電極２９とソース電極２６との間のドレイン電流（Ｉｄ）の経路にそった、内蔵ダイオードＤｂと並列となる主な抵抗は、ドレイン電極２９側から、バルク抵抗Ｒｂ、ジャンクションＦＥＴ（以下、ＪＦＥＴという）抵抗Ｒｊ、チャネル抵抗Ｒｃである。ドレイン電流の流れる経路に沿った最もドレイン側の内蔵ダイオードＤｂは、ｎ＋型ドレイン層１１に近接して対面するｐ型ドリフト層１４の端部にあり、逆モードで、すなわち内蔵ダイオードＤｂがオンする方向に、ドレイン電流（負値）が流れたとき、この端部の内蔵ダイオードＤｂが最も高い電位差となり、最初にオンすることになる。

ドレイン電流がドレイン電極２９からソース電極２６へ流れる通常モードの場合、内蔵ダイオードＤｂがオンすることはない。一方、ドレイン電流が逆に流れる逆モードの場合、ドレイン電流（Ｉｄ、負値）、及び、抵抗値を符号と同じ記号で表した合計の抵抗（Ｒｃ＋Ｒｊ＋Ｒｂ）から、内蔵ダイオードＤｂの端子間には、Ｖｄ＝｜Ｉｄ｜×（Ｒｃ＋Ｒｊ＋Ｒｂ）の電圧が印加される。そして、ｐ型ベース層１５に接近するほどバルク抵抗Ｒｂは小さくなるので、内蔵ダイオードＤｂがオンするドレイン電流の絶対値は高くなる。ｐ型ベース層１５とｎ型ドリフト層１２との境界に存在する内蔵ダイオードＤｂは、他の内蔵ダイオードＤｂに比較して、ドレイン電流Ｉｄの絶対値がより高いときにオンすることになる。すなわち、ｐ型ドリフト層１４がない通常の縦型のＭＯＳＦＥＴに比較して、ＳＪ−ＭＯＳＦＥＴ１０１は、内蔵ダイオードＤｂがより小さいドレイン電流の絶対値（｜Ｉｄ｜）でオンすることになる。

それ故に、ＳＪ−ＭＯＳＦＥＴにおいては、内蔵ダイオードＤｂを低ノイズ状態に維持する対策が、ドレイン電流Ｉｄの絶対値が小さい場合から必要となることを把握して、本発明に至っている。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、同一の構成要素には同一の符号を付している。

本発明の実施例１に係る電力用半導体装置について、図２及び図３を参照しながら説明する。図２は電力用半導体装置を構成するＳＪ−ＭＯＳＦＥＴの構造を模式的に示す図で、図２（ａ）は断面図、図２（ｂ）は断面図に電流路を加えた図である。図３は電力用半導体装置の回路構成を模式的に示す図で、図３（ａ）は回路図、図３（ｂ）は図３（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図である。以下の説明では、ゲート電極が形成されたＳＪ−ＭＯＳＦＥＴの表面側を上とする。

図２（ａ）に示すように、電力用スイッチング素子であるＳＪ−ＭＯＳＦＥＴ１０は、ｎ＋型ドレイン層１１の一方の側（上側）に接した第１導電型の第１半導体層であるｎ型ドリフト層１２と、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層であるｐ型ドリフト層１４と、ｎ＋型ドレイン層１１の他方の側（下側）に接続されたドレイン電極２９と、ｎ型ドリフト層１２の上側の表面領域に選択的に設けられｐ型ドリフト層１４と接続する複数の第３半導体層であるｐ型ベース層１５と、ｐ型ベース層１５の表面に選択的に設けられた第４半導体層であるｎ＋型ソース層１６と、ｎ＋型ソース層１６の表面に接するように設けられた第２電極であるソース電極２６と、ｐ型ベース層１５の表面に選択的に設けられたｐ＋型バックゲート層１７と、ｐ＋型バックゲート層１７の表面に接するように設けられた第３電極であるバックゲート電極２７と、隣接するｐ型ベース層１５及びｐ型ベース層１５の間のｎ型ドリフト層１２の上にゲート絶縁膜２１を介して設けられたゲート電極２５とを有する。なお、ＳＪ−ＭＯＳＦＥＴ１０の表面の絶縁膜または保護膜等は省略されている。

ＳＪ−ＭＯＳＦＥＴ１０は、ゲート電極２５、ソース電極２６、及びドレイン電極２９の他に、バックゲート電極２７を互いに独立して有している。つまり、ＳＪ−ＭＯＳＦＥＴ１０は、上述のＳＪ−ＭＯＳＦＥＴ１０１とは異なり、ｎ＋型ソース層１６とｐ＋型バックゲート層１７（または、ｐ型ベース層１５）とが、ソース電極２６で共通に接続されることはないし、また、バックゲート電極２７で共通に接続されることもない。なお、ｐ＋型バックゲート層１７は、必ずしも設ける必要はなく、その場合、バックゲート電極２７は、ｐ型ベース層１５に接続される。

ｐ型ドリフト層１４は、上端がＳＪ−ＭＯＳＦＥＴ１０の表面側のｐ型ベース層１５に接続され、下端が裏面側のｎ＋型ドレイン層１１に近接する位置まで伸長するように配設されている。なお、ｐ型ドリフト層１４の下端は、ＳＪ−ＭＯＳＦＥＴ１０に要求される特性に応じて、下端をｎ＋型ドレイン層１１中の任意の位置にあってもよいし、また、ｎ＋型ドレイン層１１に接する位置にあってもよい。

図２（ｂ）に示すように、ドレイン電極２９とソース電極２６との間のドレイン電流（Ｉｄ）の経路は、ドレインＤからソースＳを結ぶ線で模式的に示される。つまり、ドレイン電極２９側から、ｎ＋型ドレイン層１１、ｎ型ドリフト層１２、ｐ型ベース層１５、及びｎ＋型ソース層１６を経由してソース電極２６に達している。上述の比較例のＳＪ−ＭＯＳＦＥＴ１０１と同様に、ドレイン電流経路には、ドレイン電極２９側から、直列に、主なものとして、バルク抵抗Ｒｂ、ＪＦＥＴ抵抗Ｒｊ、チャネル抵抗Ｒｃがある。他に、各層と層との間の接触抵抗、層を構成する材料に依存する抵抗等が存在するが省略されている。

また、ｐ型ベース層１５またはｐ型ドリフト層１４とｎ型ドリフト層１２との境界にｐｎ接合を有する内蔵ダイオードＤｂが存在している。バックゲート電極２７とドレイン電極２９との間の内蔵ダイオード電流経路は、バックゲートＢＧからドレインＤを結ぶ線で模式的に示される。つまり、バックゲート電極２７から、ｐ＋型バックゲート層１７、ｐ型ベース層１５、ｐ型ドリフト層１４、ｎ型ドリフト層１２、及びｎ＋型ドレイン層１１を経由してドレイン電極２９に達している。なお、ｐ型ドリフト層１４を経由しない場合もある。

図２（ｂ）示す内蔵ダイオードＤｂは、上述の比較例のＳＪ−ＭＯＳＦＥＴ１０１において、ドレイン電流の絶対値が最も小さいときにオンする内蔵ダイオードの位置に対応させてある。つまり、内蔵ダイオードＤｂは、ｐ型ドリフト層１４のｎ＋型ドレイン層１１に対向する位置とｎ型ドリフト層１２との境界に形成される場合である。

図３（ａ）に示すように、電力用半導体装置１は、一端がＳＪ−ＭＯＳＦＥＴ１０のソースＳに接続され、他端がＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧに接続された電圧調整手段である抵抗３３を有している。

図３（ｂ）に示すように、ＳＪ−ＭＯＳＦＥＴ１０のソースＳとドレインＤが導通状態にあるとき、上述のように、ソースＳとドレインＤとの間に、チャネル抵抗Ｒｃ、ＪＦＥＴ抵抗Ｒｊ、及びバルク抵抗Ｒｂが直列に入り、バックゲートＢＧからドレインＤへの間に、順方向の内蔵ダイオードＤｂが接続されている。ソースＳとバックゲートＢＧとの間に、抵抗３３が接続されている。ソースＳは、例えば、ソース側端子３１に引き出されている。

ＳＪ−ＭＯＳＦＥＴ１０と抵抗３３とは、同一の半導体基板上にモノリシックに形成することが可能である。また、抵抗３３は、ＳＪ−ＭＯＳＦＥＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＭＯＳＦＥＴ１０に接続されても良い。

次に、電力用半導体装置１の動作について説明する。ＳＪ−ＭＯＳＦＥＴ１０は、ゲートに閾値以上の電圧が印加されると、上述のように、ソースＳとドレインＤとの間が導通状態になり、通常モード及び逆モードの両モードで電流を流すことが可能である。

ＳＪ−ＭＯＳＦＥＴ１０は、通常モードの場合、抵抗３３には電流が流れないので、内蔵ダイオードＤｂのアノードからバックゲートＢＧ及びソースＳまでの間の電位差は０Ｖを維持する。

逆モードの場合、内蔵ダイオードＤｂの順方向の立ち上がり電圧（Ｖｆ）を超えないときは、抵抗３３には電流が流れないので、内蔵ダイオードＤｂのアノードからバックゲートＢＧ及びソースＳまでの間の電位差は０Ｖに維持される。

一方、内蔵ダイオードＤｂの順方向の立ち上がり電圧（Ｖｆ１）を超えたときは、つまり、逆方向のドレイン電流が増加すると、内蔵ダイオードＤｂの順方向に電流が流れ始める。ｐ型ドリフト層１４の先端に位置する内蔵ダイオードＤｂがオンを始めて、逆方向のドレイン電流の増加に連れて、ｐ型ベース層１５に位置する内蔵ダイオードＤｂもオン状態となる。内蔵ダイオードＤｂのアノードの電位は、ソースＳに対して低く、ｎ型ドリフト層１２またはｎ＋型ドレイン層１１に対して、Ｖｆ１だけ高く維持される。このとき、内蔵ダイオードＤｂの順方向の電流は、抵抗３３の値により制御される。抵抗３３は、内蔵ダイオードＤｂの順方向の電流が、接続回路（図示略）へ不都合を与えない程度の値、つまり、スィッチング時のノイズが接続回路へ影響しない程度の値に設定される。

なお、ＳＪ−ＭＯＳＦＥＴ１０は、バックゲート電圧が負電圧方向にシフトすると等価的にゲート閾値電圧は正電圧方向にシフトする。ただし、バックゲート電圧は、その電圧の１／２乗でゲート閾値電圧に影響を与えることが知られているが、ゲート・ソース間電圧が充分高い状態で使用される電力用半導体装置１のＳＪ−ＭＯＳＦＥＴ１０は、大きな問題になることは少ない。

上述したように、電力用半導体装置１は、一端がスーパージャンクション構造のＳＪ−ＭＯＳＦＥＴ１０のソースＳに接続され、他端がＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧに接続された抵抗３３を有している。その結果、内蔵ダイオードＤｂを順方向に流れる電流は抑制される。つまり、オン状態からオフ状態へ移る逆回復特性時の電流変化を小さくできるので、サージ電圧が小さくなり、ノイズを抑制することが可能となる。お、抵抗３３の値は、接続される回路に合わせて、適するものとすることにより、ノイズをより少ない状態に抑制することが可能となる。

ＳＪ−ＭＯＳＦＥＴ１０は、ｎ型ドリフト層１２とｎ＋型ドレイン層１１との間に、逆回復特性がソフトなリカバリ波形とするためのｎ−型ドリフト層を挿入する必要がない。その結果、ＳＪ−ＭＯＳＦＥＴ１０は、オン抵抗の増加を抑制することが可能であり、電力用半導体装置１は、高耐圧、低オン抵抗というスーパージャンクション構造の特徴に加えて、ノイズの発生が抑制されるので、応用範囲が広く、使い勝手が良いものとなる。

また、比較のためのＳＪ−ＭＯＳＦＥＴ１０１は、通常の縦型のＭＯＳＦＥＴに対して、バルク抵抗Ｒｂが大きく関与して、逆モードのより小さなドレイン電流でオンすることになり、逆回復特性時の電流変化が問題であった。本実施例のＳＪ−ＭＯＳＦＥＴ１０は、上述のように、内蔵ダイオードＤｂを順方向に流れる電流値を低減可能なので、スーパージャンクション構造のより小さなドレイン電流でオンする問題は、同時に解消される。

本発明の実施例２に係る電力用半導体装置について、図４を参照しながら説明する。図４は電力用半導体装置の回路構成を模式的に示す図で、図４（ａ）は回路図、図４（ｂ）は図４（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図である。実施例１の電力用半導体装置１とは、抵抗３３に並列にショットキバリアダイオード（以下、ＳＢＤという）を追加したことが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図４に示すように、電力用半導体装置２は、実施例１の電力用半導体装置１において、抵抗３３に並列に、カソードがＳＪ−ＭＯＳＦＥＴ１０のソースＳに接続され、アノードがＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧに接続されたＳＢＤ３５を有している。なお、ＳＢＤ３５を、同様な極性を有するｐｎ接合ダイオードに代えることは可能である。

ＳＪ−ＭＯＳＦＥＴ１０とＳＢＤ３５とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ＳＢＤ３５は、ＳＪ−ＭＯＳＦＥＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＭＯＳＦＥＴ１０に接続されても良い。

次に、電力用半導体装置２の動作について説明する。ＳＪ−ＭＯＳＦＥＴ１０は、通常モードの場合、ＳＢＤ３５には電流が流れず、内蔵ダイオードＤｂのアノード、すなわち、バックゲートＢＧ、ｐ型ベース層１５、及びｐ型ドリフト層１４、の電位をソースＳに対してＳＢＤ３５の順方向の立ち上がり電圧（Ｖｆ２）を超えないように維持し、一方、並列の抵抗３３には電流が流れず、内蔵ダイオードＤｂのアノードからバックゲートＢＧ及びソースＳまでの間の電位差は０Ｖに維持されるので、結局、バックゲートＢＧ及びソースＳまでの間の電位差は０Ｖとなる。そして、通常モードでドレインの電圧が過大となった場合、ＳＢＤ３５があることによって、内蔵ダイオードＤｂに印加される電圧は低く抑えられる。

逆モードの場合、ＳＢＤ３５は、逆バイアスとなるのでオンすることはない。従って、電力用半導体装置２は、実施例１の電力用半導体装置１と同様な動作となる。

上述したように、電力用半導体装置２は、実施例１の電力用半導体装置１に加えて、抵抗３３に並列に、ＳＢＤ３５が接続された構成を有している。その結果、電力用半導体装置２は、電力用半導体装置１が有する効果を同様に有している。更に、電力用半導体装置２は、通常モードでドレインの電圧が過大となった場合、ＳＢＤ３５によって内蔵ダイオードＤｂに印加される電圧が低く抑えられ、アバランシェ降伏等で内蔵ダイオードＤｂに降伏電流が流れるのを抑えることが可能となる。

本発明の実施例３に係る電力用半導体装置について、図５を参照しながら説明する。図５は電力用半導体装置の回路構成を模式的に示す図で、図５（ａ）は回路図、図５（ｂ）は図５（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図である。実施例１の電力用半導体装置１とは、抵抗３３に並列にｎ型ＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴという）を追加したことが異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。

図５に示すように、電力用半導体装置３は、実施例１の電力用半導体装置１において、抵抗３３に並列に、ソースがＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧに接続され、ドレインがＳＪ−ＭＯＳＦＥＴ１０のソースＳに接続されたｎ−ＭＯＳＦＥＴ３７を有している。ｎ−ＭＯＳＦＥＴ３７のゲートは、制御端子（図示略）に接続されている。なお、制御端子は、例えば、ＳＪ−ＭＯＳＦＥＴ１０の動作が、通常モードか逆モードかを判断して、通常モードの場合正電圧を出力し、逆モードの場合０Ｖを出力する制御回路（図示略）に接続される。

ＳＪ−ＭＯＳＦＥＴ１０とｎ−ＭＯＳＦＥＴ３７とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ｎ−ＭＯＳＦＥＴ３７は、ＳＪ−ＭＯＳＦＥＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＭＯＳＦＥＴ１０に接続されても良い。

次に、電力用半導体装置３の動作について説明する。ＳＪ−ＭＯＳＦＥＴ１０は、通常モードの場合、ｎ−ＭＯＳＦＥＴ３７のゲートに正電圧を印加して、ソース・ドレイン間をオン状態にして、ＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧの電位をＳＪ−ＭＯＳＦＥＴ１０のソースＳの電位とほぼ等しくする。

逆モードの場合、ｎ−ＭＯＳＦＥＴ３７のゲート電圧を下げて、ソース・ドレイン間をオフ状態にして、ＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧを抵抗３３で決まる高インピーダンス状態に置く。

上述したように、電力用半導体装置３は、実施例１の電力用半導体装置１に加えて、抵抗３３に並列に、ｎ−ＭＯＳＦＥＴ３７のソース・ドレイン間が接続された構成を有している。その結果、電力用半導体装置３は、電力用半導体装置１が有する効果を同様に有している。更に、電力用半導体装置３は、通常モードの場合、バックゲートＢＧの電位が、ソースＳの電位とほとんど同じとなり、より安定した動作が維持される。

本発明の実施例４に係る電力用半導体装置について、図６を参照しながら説明する。図６は電力用半導体装置の回路構成を模式的に示す図で、図６（ａ）は回路図、図６（ｂ）は図６（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図である。実施例３の電力用半導体装置３とは、ｎ型ＭＯＳＦＥＴをｐ型ＭＯＳＦＥＴに置き換えたことが異なる。なお、実施例１乃至実施例３と同一構成部分には同一の符号を付して、その説明は省略する。

図６に示すように、電力用半導体装置４は、実施例１の電力用半導体装置１において、抵抗３３に並列に、ドレインがＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧに接続され、ソースがＳＪ−ＭＯＳＦＥＴ１０のソースＳに接続されたｐ−ＭＯＳＦＥＴ３８を有している。ｐ−ＭＯＳＦＥＴ３８のゲートは、制御端子（図示略）に接続されている。なお、制御端子は、例えば、ＳＪ−ＭＯＳＦＥＴ１０の動作が、通常モードか逆モードかを判断して、通常モードの場合負電圧を出力し、逆モードの場合０Ｖを出力する制御回路（図示略）に接続される。

ＳＪ−ＭＯＳＦＥＴ１０とｐ−ＭＯＳＦＥＴ３７とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ｐ−ＭＯＳＦＥＴ３７は、ＳＪ−ＭＯＳＦＥＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＭＯＳＦＥＴ１０に接続されても良い。

次に、電力用半導体装置４の動作について説明する。ＳＪ−ＭＯＳＦＥＴ１０は、通常モードの場合、ｐ−ＭＯＳＦＥＴ３７のゲートに負電圧を印加して、ソース・ドレイン間をオン状態にして、ＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧの電位をＳＪ−ＭＯＳＦＥＴ１０のソースＳの電位とほぼ等しくする。

逆モードの場合、ｐ−ＭＯＳＦＥＴ３７のゲート電圧を上げて、ソース・ドレイン間をオフ状態にして、ＳＪ−ＭＯＳＦＥＴ１０のバックゲートＢＧを抵抗３３で決まる高インピーダンス状態に置く。

上述したように、電力用半導体装置４は、実施例３の電力用半導体装置３のｎ型ＭＯＳＦＥＴをｐ型ＭＯＳＦＥＴに置き換えた構成を有している。その結果、電力用半導体装置４は、電力用半導体装置３が有する効果を同様に有している。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例では、電力用半導体装置はＳＪ−ＭＯＳＦＥＴを有する構成の例を示したが、ＳＪ−ＭＯＳＦＥＴをスーパージャンクション構造でない通常のＭＯＳＦＥＴに置き換えることは可能である。

また、実施例では、抵抗等の電圧調整手段はＳＪ−ＭＯＳＦＥＴのソースとバックゲートにそれぞれの端子が接続される例を示したが、電圧調整手段は、一端が、例えば、ショットキバリアダイオード等を介してソースに接続されることは可能である。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、前記第３半導体層から離間して、前記第４半導体層の表面に接するように設けられた第２電極と、前記第４半導体層から離間して、前記第３半導体層の表面に接するように設けられた第３電極と、隣接する前記第３半導体層及び隣接する前記第３半導体層の間の前記第１半導体層の上にゲート絶縁膜を介して設けられたゲート電極とを有する電力用スイッチング素子と、前記第２電極と前記第３電極との間に接続され、前記第３電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えている電力用半導体装置。

（付記２） 前記電力用スイッチング素子と電圧調整手段とは、同一半導体基板上にモノリシックに形成されている付記１に記載の電力用半導体装置。

（付記３） カソードを前記第２電極に接続し、アノードを前記電圧調整手段に接続したショットキバリアダイオードが更に追加されている付記１に記載の電力用半導体装置。

本発明の実施例の比較例に係るＳＪ−ＭＯＳＦＥＴの構造を模式的に示す図で、図１（ａ）は断面図、図１（ｂ）は断面図に電流路を加えた図。 本発明の実施例１に係る電力用半導体装置を構成するＳＪ−ＭＯＳＦＥＴの構造を模式的に示す図で、図２（ａ）は断面図、図２（ｂ）は断面図に電流路を加えた図。 本発明の実施例１に係る電力用半導体装置の回路構成を模式的に示す図で、図３（ａ）は回路図、図３（ｂ）は図３（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図。 本発明の実施例２に係る電力用半導体装置の回路構成を模式的に示す図で、図４（ａ）は回路図、図４（ｂ）は図４（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図。 本発明の実施例３に係る電力用半導体装置の回路構成を模式的に示す図で、図５（ａ）は回路図、図５（ｂ）は図５（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図。 本発明の実施例４に係る電力用半導体装置の回路構成を模式的に示す図で、図６（ａ）は回路図、図６（ｂ）は図６（ａ）のＳＪ−ＭＯＳＦＥＴのソースとドレインが導通状態にあるときの等価回路図。

符号の説明

１、２、３、４ 電力用半導体装置
１０、１０１ ＳＪ−ＭＯＳＦＥＴ
１１ ｎ＋型ドレイン層
１２ ｎ型ドリフト層
１４ ｐ型ドリフト層
１５ ｐ型ベース層
１６ ｎ＋型ソース層
１７ ｐ＋型バックゲート層
２１ ゲート絶縁膜
２５ ゲート電極
２６ ソース電極
２７ バックゲート電極
２９ ドレイン電極
３１ ソース側端子
３３ 抵抗
３５ ＳＢＤ（ショットキバリアダイオード）
３７ ｎ−ＭＯＳＦＥＴ
３８ ｐ−ＭＯＳＦＥＴ
Ｄ ドレイン
Ｇ ゲート
Ｓ ソース
ＢＧ バックゲート
Ｄｂ 内蔵ダイオード
Ｒｂ バルク抵抗
Ｒｃ チャネル抵抗
Ｒｊ ＪＦＥＴ抵抗

Claims (5)

1. 第１導電型の第１半導体層と、
   前記第１半導体層中に膜面に沿う方向に周期的に配置された複数の柱状の第２導電型の第２半導体層と、
   前記第１半導体層の一方の側の表面に設けられ前記第１半導体層と電気的に接続された第１電極と、
   前記第１半導体層の他方の側の表面領域に選択的に設けられ前記第２半導体層と接続する複数の第２導電型の第３半導体層と、
   前記第３半導体層の表面に選択的に設けられた第１導電型の第４半導体層と、
   前記第３半導体層から離間して、前記第４半導体層の表面に接するように設けられた第２電極と、
   前記第４半導体層から離間して、前記第３半導体層の表面に接するように設けられた第３電極と、
   隣接する前記第３半導体層及び隣接する前記第３半導体層の間の前記第１半導体層の上にゲート絶縁膜を介して設けられたゲート電極と、
   を有する電力用スイッチング素子と、
   前記第２電極と前記第３電極との間に接続され、前記第３電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段と、
   を備えていることを特徴とする電力用半導体装置。
2. 前記電圧調整手段は、抵抗であることを特徴とする請求項１に記載の電力用半導体装置。
3. 前記電圧調整手段は、カソードが前記第２電極に接続され、アノードが前記第３電極に接続されたショットキバリアダイオード、及び、前記ショットキバリアダイオードに並列に接続された抵抗であることを特徴とする請求項１に記載の電力用半導体装置。
4. 前記電圧調整手段は、抵抗及びドレイン−ソース間を前記抵抗に対して並列に接続したＦＥＴであることを特徴とする請求項１に記載の電力用半導体装置。
5. 前記ＦＥＴは、ｎチャネル型ＭＯＳＦＥＴまたはｐチャネル型ＭＯＳＦＥＴであることを特徴とする請求項４に記載の電力用半導体装置。

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