JP2010045218A - 電力用半導体装置 - Google Patents

Abstract

【課題】トランジスタの逆モード動作の特性改善が可能な超接合静電誘導型トランジスタを有する電力用半導体装置を提供する。
【解決手段】ｎ型ドリフト層１２と、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状のｐ型ゲート・ドリフト層１４と、ｎ型ドリフト層１２の一方の側の表面に設けられｎ型ドリフト層１２と電気的に接続されたドレイン電極２３と、ｎ型ドリフト層１２の他方の側の表面に設けられた低抵抗のｎ＋型ソース層１６と、ｎ＋型ソース層１６の表面に接するように設けられたソース電極２１と、ｐ型ゲート・ドリフト層１４に接続されたゲート電極２５とを有するノーマリオン型のＳＪ−ＳＩＴ１０と、ソース電極２１とゲート電極２５との間に接続され、ゲート電極２５の電圧がソース電極２１の電圧を超えないように維持する抵抗３３とを備えている。
【選択図】図５

Description

本発明は、超接合静電誘導型トランジスタを用いた電力用半導体装置に関する。

電力制御用の静電誘導型トランジスタ（Static Induction Transistor、以下、ＳＩＴという）は、例えば、半導体基板の表面にソース（または、ドレイン）有し、埋め込みまたは表面形成されたゲート等により制御されて、表面に垂直な方向に電流を流す縦型の構造をとることが多く、スイッチング素子等として用いられる。

電力制御用のＳＩＴにおいて、オン抵抗は、伝導層（ドリフト層）の電気抵抗に大きく依存するが、耐圧が必要なために、ドリフト層の不純物濃度を上げることに制限がある。このトレードオフの関係を改善するために、ソースに接続されたｎ型ドリフト層とゲートに接続されたｐ型ドリフト層とをそれぞれコラム状に配列したスーパージャンクション（超接合）構造とするＳＩＴが開示されている（例えば、特許文献１参照。）。

開示されたこの電力用の半導体装置は、ｎ型ドリフト層とｐ型ゲート・ドリフト層との境界にｐｎ接合（内蔵ダイオード）を有している。ゲートがソースに対して一定の電圧（例えば、約０．７Ｖ）だけ高くなると、ｐｎ接合がオンし、ｐ型ゲート・ドリフト層からｎ型ドリフト層へ少数キャリアである正孔が注入される。これを避けるために、ゲートとソースとの間の電圧は、例えば、等電位（Ｖｇｓ＝０Ｖ）となるように設定される。ノーマリオン型のＳＩＴは、ゲートとソースを同電位とすることによりオン状態を維持することが出来る。逆に、オフ状態とするためには、ゲートがソースに対して一定の電圧だけ低くなるように制御される。

また、超接合構造も含めて、ＳＩＴは、ドレインとソースを逆にした逆トランジスタ動作（逆モード動作）を行うことが可能で、同期整流やアナログスイッチ等において、この特性が利用されている。逆モード動作を利用しようとする場合、ＳＩＴはオン状態であり、例えば、超接合構造のＳＩＴのゲートは、ＳＩＴの外側の配線でソースと短絡された状態にあるので、内蔵ダイオードには、順方向電流が流れる。順方向電流が流れると、ｐ型ゲート・ドリフト層からｎ型ドリフト層へ少数キャリアの正孔が注入され、スイッチング動作時、逆回復電流の発生による不具合が発生する。すなわち、ドレインとソース間を流れるドレイン電流で引き起こされる電圧変化によって、オフ及びオン状態が発生し、サージ電圧の発生、その結果のノイズ発生等の問題を有している。
特許第３２８４１２０号

本発明は、トランジスタの逆モード動作の特性改善が可能な超接合静電誘導型トランジスタを有する電力用半導体装置を提供する。

本発明の一態様の電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、前記第３半導体層の表面に接するように設けられた第２電極と、前記第２半導体層に接続されたゲート電極とを有するノーマリオン型の超接合静電誘導型トランジスタと、前記第２電極と前記ゲート電極との間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えていることを特徴とする。

本発明の別態様の電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、前記第３半導体層の表面に接するように設けられた第２電極と、前記第２半導体層に接続されたゲート電極とを有するノーマリオン型の超接合静電誘導型トランジスタと、前記第１電極にカソードが接続された低耐圧ダイオードと、前記第２電極と前記低耐圧ダイオードのアノードとの間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えていることを特徴とする。

本発明の別態様の電力用半導体装置は、第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、前記第３半導体層の表面に接するように設けられた第２電極と、前記第２半導体層に接続されたゲート電極とを有するノーマリオン型の超接合静電誘導型トランジスタと、前記第１電極にドレインが接続された低耐圧ＭＯＳＦＥＴと、前記第２電極と前記低耐圧ＭＯＳＦＥＴのソースとの間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えていることを特徴とする。

本発明によれば、トランジスタの逆モード動作の特性改善が可能な超接合静電誘導型トランジスタを有する電力用半導体装置を提供することができる。

発明者等は、超接合（スーパージャンクション）構造のＳＩＴ（以下、ＳＪ−ＳＩＴという）は、超接合構造を有しない通常の縦型のＳＩＴと比較して、内蔵ダイオードがより小さい電流でオンすることに気が付いた。つまり、ＳＪ−ＳＩＴは、ＳＩＴと比較して、以下のような構造的な特徴を有していることによる。以下の説明では、ソース電極が存在するＳＩＴの表面側を上、ドレイン電極が存在するＳＩＴの反対の表面側を下とする。

図１に示すように、比較例としてのＳＩＴ１０１は、例えば、ｎ型ドリフト層１２、ｎ型ドリフト層１２中の上面側に膜面に沿う方向に周期的に埋め込み配置された複数のｐ型ゲート層１３、ｎ型ドリフト層１２の下面にｎ＋型ドレイン層１１を介して電気的に接続されたドレイン電極２３、ｎ−型ドリフト層１２ａの上面に設けられた低抵抗のｎ＋型ソース層１６、ｎ＋型ソース層１６の表面に接するように設けられたソース電極２１、及びｐ型ゲート層１３に接続されたゲート電極２５を有している。ゲート電極２５は、ソース電極２１の紙面奥側に配置されている。

図２に示すように、ＳＩＴ１０１はノーマリオン型であり、オン状態のとき、ゲートＧとソースＳとは等価回路的には接続され、両者は同電位に維持されている。内蔵ダイオードＤｂは、ｐ型ゲート層１３とｎ−型ドリフト層１２ａとの境界のｐｎ接合である。ドレイン電極２３とソース電極２１との間のドレイン電流（Ｉｄ）の経路に沿った、内蔵ダイオードＤｂと並列となる主な抵抗は、チャネル抵抗Ｒｃである。内蔵ダイオードＤｂは、ｎ＋型ソース層１６に接近して配置され、ｐ型ゲート層１３の上下方向の高さに相当する幅を有しているものの、ドレイン電流の流れるｎ−型ドリフト層１２ａの高さに対しては相対的に小さい。逆モード動作時、すなわち内蔵ダイオードＤｂに順方向にドレイン電流（負値）が流れたとき、内蔵ダイオードＤｂは、ｐｎ接合の位置の分布が小さいので、ほとんど同時に一定のオン電圧が印加されることになる。

一方、図３に示すように、ＳＪ−ＳＩＴ１０は、例えば、ＳＩＴ１０１に比較して、ｐ型ゲート・ドリフト層１４が、上側をｎ＋型ソース層１６に接近し、下側をｎ＋型ドレイン層１１に接近し、縦方向に引き伸ばされた柱状に形成されている。ｐ型ゲート・ドリフト層１４は、膜面に沿う方向には、ｐ型ゲート層１３とほぼ同じ幅を有している。ＳＪ−ＳＩＴ１０のｎ型ドリフト層１２は、ＳＩＴ１０１のｎ−型ドリフト層１２ａより、キャリア濃度が高く設定されている。

図４に示すように、ＳＪ−ＳＩＴ１０はノーマリオン型であり、オン状態のとき、ゲートＧとソースＳとは等価回路的には接続され、両者は同電位に維持されている。ドレイン電極２３とソース電極２１との間のドレイン電流の経路に沿った、内蔵ダイオードＤｂと並列となる主な抵抗は、チャネル抵抗Ｒｃと新たに加わるバルク抵抗Ｒｂとなる。逆モード動作時、すなわち内蔵ダイオードＤｂがオンする方向に、ドレイン電流（負値）が流れたとき、ｎ＋型ドレイン層１１に接近した端部の内蔵ダイオードＤｂが最も高い電位差となり、次に説明するように、最初にオンすることになる。

ドレイン電流がドレイン電極２３からソース電極２１へ流れる通常モードの場合、内蔵ダイオードＤｂがオンすることはない。一方、ドレイン電流が逆に流れる逆モードの場合、ドレイン電流（Ｉｄ、負値）、及び、抵抗値を符号と同じ記号で表した合計の抵抗（Ｒｃ＋Ｒｂ）から、ｎ＋型ドレイン層１１に接近した端部の内蔵ダイオードＤｂの端子間には、Ｖｄ＝｜Ｉｄ｜×（Ｒｃ＋Ｒｂ）の電圧が印加される。そして、ｎ＋型ソース層１６に接近するほどバルク抵抗Ｒｂは小さくなるので、内蔵ダイオードＤｂがオンするドレイン電流の絶対値は高くなる。ｎ＋型ソース層１６に接近したｐ型ゲート・ドリフト層１４とｎ型ドリフト層１２との境界に存在する内蔵ダイオードＤｂは、ｎ＋型ソース層１６から離れた他の位置の内蔵ダイオードＤｂに比較して、ドレイン電流Ｉｄの絶対値がより高いときにオンすることになる。すなわち、ｐ型ゲート・ドリフト層１４に対応するｐ型ゲート層１３がずっと短いＳＩＴ１０１に比較して、ＳＪ−ＳＩＴ１０は、内蔵ダイオードＤｂがより小さいドレイン電流の絶対値（｜Ｉｄ｜）でオンすることになる。

それ故に、ＳＪ−ＳＩＴにおいては、内蔵ダイオードＤｂを、低ノイズ状態に維持、すなわち逆回復電流の低減等の対策が、ドレイン電流（｜Ｉｄ｜）が小さい場合から必要となることを把握して、本発明に至っている。

以下、本発明の実施例について、図面を参照しながら説明する。以下に示す図では、比較例も含めて、同一の構成要素には同一の符号を付している。

本発明の実施例１に係る電力用半導体装置について、図３及び図５を参照しながら説明する。図３は電力用半導体装置を構成するＳＪ−ＳＩＴの構造を模式的に示す断面図である。図５は電力用半導体装置の回路構成を模式的に示す図で、図５（ａ）は回路図、図５（ｂ）は図５（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図である。

図３に示すように、ノーマリオン型の電力用スイッチング素子であるＳＪ−ＳＩＴ１０は、第１導電型の第１半導体層であるｎ型ドリフト層１２と、ｎ型ドリフト層１２中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層であるｐ型ゲート・ドリフト層１４と、ｎ型ドリフト層１２の一方の側である下面に設けられｎ型ドリフト層１２と電気的に接続された第１電極であるドレイン電極２３と、ｎ型ドリフト層１２の他方の側である上面に設けられた低抵抗の第３半導体層であるｎ＋型ソース層１６と、ｎ＋型ソース層１６の表面に接するように設けられた第２電極であるソース電極２１と、ｐ型ゲート・ドリフト層１４に接続されたゲート電極２５とを有している。ゲート電極２５は、ソース電極２１の紙面奥側に、互いに電気的に絶縁されて配置されている。ｎ型ドリフト層１２とドレイン電極２３との間には、ｎ型ドリフト層１２より低抵抗のｎ＋型ドレイン層１１が配置されている。なお、ＳＪ−ＳＩＴ１０の表面の絶縁膜または保護膜等は省略されている。

ｐ型ゲート・ドリフト層１４は、上端がＳＪ−ＳＩＴ１０の上面側のｎ＋型ソース層１６に近接して配置され、下端が下面側のｎ＋型ドレイン層１１に近接する位置まで伸長するように配設されている。なお、ｐ型ゲート・ドリフト層１４の下端は、ＳＪ−ＳＩＴ１０に要求される特性に応じて、下端をｎ＋型ドレイン層１１中の任意の位置にあってもよいし、また、ｎ＋型ドレイン層１１に接する位置にあってもよい。

図５（ｂ）に示すように、ドレイン電極２３とソース電極２１との間のドレイン電流（Ｉｄ）の経路は、ドレインＤからソースＳを結ぶ線で模式的に示される。つまり、ドレイン電極２３側から、ｎ＋型ドレイン層１１、ｎ型ドリフト層１２、及びｎ＋型ソース層１６を経由してソース電極２１（ソースＳ）に達し、更に、ＳＪ−ＳＩＴ１０の外部のソース側端子３１に接続されている。上述の比較例のＳＪ−ＳＩＴ１０１と同様に、ドレイン電流経路には、ドレイン電極２３側から、直列に、主なものとして、バルク抵抗Ｒｂ、チャネル抵抗Ｒｃがある。他に、各層と層との間の接触抵抗、層を構成する材料に依存する抵抗等が存在するが省略されている。

また、ｐ型ゲート・ドリフト層１４とｎ型ドリフト層１２との境界にｐｎ接合を有する内蔵ダイオードＤｂが存在している。ゲートＧとドレインＤとの間の内蔵ダイオード電流経路は、ゲートＧから、ドレインＤを結ぶ線で模式的に示される。つまり、ゲートＧ（ゲート電極２５）、ｐ型ゲート・ドリフト層１４、ｎ型ドリフト層１２、及びｎ＋型ドレイン層１１を経由してドレイン電極２３（ドレインＤ）に達している。

図５（ｂ）示す内蔵ダイオードＤｂは、上述の比較例のＳＪ−ＳＩＴ１０において、ドレイン電流の絶対値が最も小さいときにオンする内蔵ダイオードの位置に対応させてある。つまり、内蔵ダイオードＤｂは、ｐ型ゲート・ドリフト層１４のｎ＋型ドレイン層１１に対向する位置とｎ型ドリフト層１２との境界に形成される場合である。

図５に示すように、電力用半導体装置１は、一端がＳＪ−ＳＩＴ１０のソースＳに接続され、他端がＳＪ−ＳＩＴ１０のゲートＧに接続された電圧調整手段である抵抗３３を有している。

図５（ｂ）に示すように、ＳＪ−ＳＩＴ１０のソースＳとドレインＤが導通状態にあるとき、上述のように、ソースＳとドレインＤとの間に、チャネル抵抗Ｒｃ及びバルク抵抗Ｒｂが直列に入り、ゲートＧからドレインＤへの間に、順方向の内蔵ダイオードＤｂが接続されている。ソースＳとゲートＧとの間に、ＳＪ−ＳＩＴ１０の外側で抵抗３３が接続されている。ソースＳは、例えば、ソース側端子３１に引き出されている。

ＳＪ−ＳＩＴ１０と抵抗３３とは、同一の半導体基板上にモノリシックに形成することが可能である。また、抵抗３３は、ＳＪ−ＳＩＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＳＩＴ１０に接続されても良い。

次に、電力用半導体装置１の動作について説明する。ＳＪ−ＳＩＴ１０は、ノーマリオン型の構成であるため、ゲートＧとソースＳとの電位差がほぼ０Ｖであると、上述のように、ソースＳとドレインＤとの間が導通状態になり、通常モード及び逆モードの両モードで電流を流すことが可能である。

ＳＪ−ＳＩＴ１０は、通常モード動作の場合、抵抗３３には電流が流れないので、内蔵ダイオードＤｂのアノードからゲートＧ及びソースＳまでの間の電位差は０Ｖを維持する。

逆モード動作の場合、内蔵ダイオードＤｂの順方向の立ち上がり電圧（Ｖｆ１）を超えないときは、抵抗３３には電流が流れないので、内蔵ダイオードＤｂのアノードからゲートＧ及びソースＳまでの間の電位差は０Ｖに維持される。

一方、内蔵ダイオードＤｂの順方向の立ち上がり電圧（Ｖｆ１）を超えたときは、つまり、逆方向のドレイン電流が増加すると、内蔵ダイオードＤｂの順方向に電流が流れ始める。ｐ型ゲート・ドリフト層１４のｎ＋型ドレイン層１１に対向する位置にある内蔵ダイオードＤｂがオンを始めて、逆方向のドレイン電流の増加に連れて、ｐ型ゲート・ドリフト層１４のｎ＋型ソース層１６に対向する側の内蔵ダイオードＤｂもオン状態となる。

内蔵ダイオードＤｂのアノードの電位は、ソースＳに対して低く、ｎ型ドリフト層１２またはｎ＋型ドレイン層１１に対して、Ｖｆ１だけ高く維持される。このとき、内蔵ダイオードＤｂの順方向の電流は、抵抗３３の値により制御される。抵抗３３は、内蔵ダイオードＤｂの順方向の電流が、接続回路（図示略）へ不都合を与えない程度の値、つまり、スイッチング時のノイズが接続回路へ影響しない程度の値に設定される。

上述したように、電力用半導体装置１は、一端が超接合構造のＳＪ−ＳＩＴ１０のソースＳに接続され、他端がＳＪ−ＳＩＴ１０のゲートＧに接続された抵抗３３を有している。その結果、内蔵ダイオードＤｂを順方向に流れる電流は抑制される。そして、オン状態からオフ状態へ移る逆回復特性時の電流変化を小さくできるので、サージ電圧が小さくなり、ノイズを抑制することが可能となる。なお、抵抗３３の値は、接続される回路に合わせて、適するものとすることにより、順方向電流及びノイズ等をより少ない状態に抑制することが可能となる。

ＳＪ−ＳＩＴ１０は、超接合構造を有していないＳＩＴ１０１に比較して、ｎ型ドリフト層１２のキャリア濃度が高く設定されている。その結果、ＳＪ−ＳＩＴ１０は、オン抵抗の増加を抑制することが可能であり、電力用半導体装置１は、高耐圧、低オン抵抗という超接合構造の特徴に加えて、順方向電流及びノイズの発生が抑制されるので、応用範囲が広く、使い勝手が良いものとなる。

本発明の実施例２に係る電力用半導体装置について、図６を参照しながら説明する。図６は電力用半導体装置の回路構成を模式的に示す図で、図６（ａ）は回路図、図６（ｂ）は図６（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図である。実施例１の電力用半導体装置１とは、抵抗３３に並列にショットキバリアダイオード（以下、ＳＢＤという）を追加したことが異なる。なお、実施例１と同一構成部分には同一の符号を付して、その説明は省略する。

図６に示すように、電力用半導体装置２は、実施例１の電力用半導体装置１において、抵抗３３に並列に、カソードがＳＪ−ＳＩＴ１０のソースＳに接続され、アノードがＳＪ−ＳＩＴ１０のゲートＧに接続されたＳＢＤ３５を有している。なお、ＳＢＤ３５を、同様な極性を有するｐｎ接合ダイオードに代えることは可能である。

ＳＪ−ＳＩＴ１０とＳＢＤ３５とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ＳＢＤ３５は、ＳＪ−ＳＩＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＳＩＴ１０に接続されても良い。

次に、電力用半導体装置２の動作について説明する。ＳＪ−ＳＩＴ１０は、通常モード動作の場合、ＳＢＤ３５には電流が流れず、内蔵ダイオードＤｂのアノード、すなわち、ｐ型ゲート・ドリフト層１４の電位をソースＳに対してＳＢＤ３５の順方向の立ち上がり電圧（Ｖｆ２）を超えないように維持し、一方、並列の抵抗３３には電流が流れず、内蔵ダイオードＤｂのアノードからソースＳまでの間の電位差は０Ｖに維持されるので、結局、ソースＳまでの間の電位差は０Ｖとなる。そして、通常モード動作でドレインの電圧が過大となった場合、ＳＢＤ３５があることによって、内蔵ダイオードＤｂに印加される電圧は低く抑えられる。つまり、アバランシェ降伏等で寄生バイポーラトランジスタの起動が抑えられる。

逆モード動作の場合、ＳＢＤ３５は、逆バイアスとなるのでオンすることはない。従って、電力用半導体装置２は、実施例１の電力用半導体装置１と同様な動作となる。

上述したように、電力用半導体装置２は、実施例１の電力用半導体装置１に加えて、抵抗３３に並列に、ＳＪ−ＳＩＴ１０のゲートＧからソースＳ方向を順方向としたＳＢＤ３５が接続された構成を有している。その結果、電力用半導体装置２は、電力用半導体装置１が有する効果を同様に有している。更に、電力用半導体装置２は、通常モード動作でドレインの電圧が過大となった場合、ＳＢＤ３５によって内蔵ダイオードＤｂに印加される電圧が低く抑えられ、アバランシェ降伏等で内蔵ダイオードＤｂに降伏電流が流れるのを抑えることが可能となる。

本発明の実施例３に係る電力用半導体装置について、図７を参照しながら説明する。図７は電力用半導体装置の回路構成を模式的に示す図で、図７（ａ）は回路図、図７（ｂ）は図７（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図である。実施例１の電力用半導体装置１とは、抵抗３３に並列にｎ型ＭＯＳＦＥＴ（以下、ｎ−ＭＯＳＦＥＴという）を追加したことが異なる。なお、実施例１及び実施例２と同一構成部分には同一の符号を付して、その説明は省略する。

図７に示すように、電力用半導体装置３は、実施例１の電力用半導体装置１において、抵抗３３に並列に、ドレインがＳＪ−ＳＩＴ１０のソースＳに接続され、ソースがＳＪ−ＳＩＴ１０のゲートＧに接続されたｎ−ＭＯＳＦＥＴ３７を有している。ｎ−ＭＯＳＦＥＴ３７のゲートは、制御端子（図示略）に接続される。なお、制御端子は、例えば、ＳＪ−ＭＯＳＦＥＴ１０の動作が通常モードの場合に正電圧を出力し、逆モードの場合に０Ｖを出力するように設定される。なお、ｎ−ＭＯＳＦＥＴ３７を置き換えて、ｐ−ＭＯＳＦＥＴとすることは可能である。この場合、ｐ−ＭＯＳＦＥＴとは、ｎ−ＭＯＳＦＥＴ３７と同様な動作をするように設定される。

ＳＪ−ＳＩＴ１０とｎ−ＭＯＳＦＥＴ３７とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ｎ−ＭＯＳＦＥＴ３７は、ＳＪ−ＳＩＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＳＩＴ１０に接続されても良い。

次に、電力用半導体装置３の動作について説明する。ＳＪ−ＳＩＴ１０は、通常モード動作の場合、ｎ−ＭＯＳＦＥＴ３７のゲートに正電圧を印加して、ソース・ドレイン間をオン状態にして、ＳＪ−ＳＩＴ１０のゲートＧの電位をＳＪ−ＳＩＴ１０のソースＳの電位とほぼ等しくする。

逆モード動作の場合、ｎ−ＭＯＳＦＥＴ３７のゲート電圧を下げて、ソース・ドレイン間をオフ状態にして、ＳＪ−ＳＩＴ１０のゲートＧを抵抗３３で決まる高インピーダンス状態に置く。

上述したように、電力用半導体装置３は、実施例１の電力用半導体装置１に加えて、抵抗３３に並列に、ｎ−ＭＯＳＦＥＴ３７のソース・ドレイン間が接続された構成を有している。その結果、電力用半導体装置３は、電力用半導体装置１が有する効果を同様に有している。更に、電力用半導体装置３は、通常モード動作の場合、ゲートＧの電位が、ソースＳの電位とほとんど同じとなり、より安定した動作が維持される。

本発明の実施例４に係る電力用半導体装置について、図８を参照しながら説明する。図８は電力用半導体装置を模式的に示す回路図である。実施例２の電力用半導体装置２とは、抵抗３３及びＳＢＤ３５のカソードの接続点とＳＪ−ＳＩＴ１０のソースとの間に、別のＳＢＤを接続したことが異なる。なお、実施例１乃至実施例３と同一構成部分には同一の符号を付して、その説明は省略する。

図８に示すように、電力用半導体装置４は、実施例２の電力用半導体装置２に加えて、抵抗３３及びＳＢＤ３５のカソードの接続点は、順方向のＳＢＤ４１を介して、ＳＪ−ＳＩＴ１０のソースＳに接続されている。つまり、ＳＢＤ３５及びＳＢＤ４１は、ＳＪ−ＳＩＴ１０のゲートＧからソースＳの方向に順方向に直列に接続されている。なお、ＳＢＤ４１は、電力用半導体装置４が有するほどの耐圧を必要とせず、抵抗３３及びＳＢＤ３５のカソードの接続点とＳＪ−ＳＩＴ１０のソースＳとの間の電圧に耐えられる程度の低耐圧でよい。

ＳＪ−ＳＩＴ１０とＳＢＤ４１とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ＳＢＤ４１は、ＳＪ−ＳＩＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＳＩＴ１０に接続されても良い。ＳＢＤ４１は、よりリーク電流の低いｐｎ接合ダイオードに置き換えても良い。

次に、電力用半導体装置４の動作について説明する。ＳＪ−ＳＩＴ１０は、ＳＢＤ４１のアノード、すなわちソース側端子３１の電位がＳＪ−ＳＩＴ１０のドレインＤ電位より低い場合、等価的に、ＳＢＤ４１はオフ状態となる。すなわち、ＳＢＤ４１がオフ状態であるからＳＪ−ＳＩＴ１０のドレイン電流もゼロ、ＳＪ−ＳＩＴ１０のソースＳ電位は、ゲート電位からＳＪ−ＳＩＴ１０のゲート閾値電圧（Ｖｔｈ）分低下した電位となる。ＳＪ−ＳＩＴ１０のゲート電圧は、抵抗３３によってＳＢＤ４１のアノード電圧に等しい。この結果、電力用半導体装置４の耐圧は、ＳＪ−ＳＩＴ１０の有する耐圧とほぼ等しく、高耐圧となる。

また、耐圧を超えるサージ電圧が印加されるとアバランシェ電流が流れるが、ＳＪ−ＳＩＴ１０のゲートＧ電位は、ＳＢＤ３５によりＳＪ−ＳＩＴ１０のソースＳ電位より低く抑えられているからアバランシェ電流はＳＪ−ＳＩＴ１０のゲートＧ端子から流出する。寄生バイポーラトランジスタが起動してＳＪ−ＳＩＴ１０が破壊される様なことは発生しない。

ＳＢＤ４１のアノード電位がＳＪ−ＳＩＴ１０のドレインＤ電位より高い場合、ＳＢＤ４１はオン状態となる。すなわちＳＢＤ３５が順方向でオン状態であるからＳＪ−ＳＩＴ１０のゲートＧ、ソースＳ間にはＳＢＤ４１の順方向立ち上がり電圧（Ｖｆ）分負電圧が印加される。この結果、ＳＪ−ＳＩＴ１０がオン状態となる。電流はＳＪ−ＳＩＴ１０の逆モード動作で流れる。抵抗３３でＳＪ−ＳＩＴ１０の内蔵ダイオードＤｂを流れる電流は極めて低い電流に抑えてあるから、大部分の電流はＳＪ−ＳＩＴ１０の正方向、すなわち通常モード動作時の電流と同じ経路を流れる。

ＳＢＤ４１もＳＪ−ＳＩＴ１０も主に、実質的に多数キャリアのみが流れるから逆回復現象は抑制され、電力用半導体装置４は、等価的には高耐圧のＳＢＤと同じ動作を可能とする。つまり、電力用半導体装置４は、低耐圧のＳＢＤ４１を使用して、ソース側端子３１をアノードとして、ドレインＤをカソードとした高耐圧のＳＢＤとして使用することが可能となる。

次に、実施例４の変形例について説明する。図９に示すように、電力用半導体装置５は、図７に示す実施例３の電力用半導体装置３に加えて、実施例４と同様に、抵抗３３及びｎ−ＭＯＳＦＥＴ３７のドレインの接続点が、順方向のＳＢＤ４１を介して、ＳＪ−ＳＩＴ１０のソースＳに接続されている。ｎ−ＭＯＳＦＥＴ３７のゲートは、ＳＪ−ＳＩＴ１０のソースＳに接続されている。また、電力用半導体装置５は、実施例４の電力用半導体装置４において、ＳＢＤ３５をｎ−ＭＯＳＦＥＴ３７に置き換えた構成の回路を有している。

ＳＢＤ４１が順方向の場合、すなわちＳＪ−ＳＩＴ１０が逆モード動作の場合はｎ−ＭＯＳＦＥＴ３７のゲート電位が下がりｎ−ＭＯＳＦＥＴ３７はオフとなるが、それ以外の場合はｎ−ＭＯＳＦＥＴ３７のゲート電圧が閾値電圧まで上昇するので、ｎ−ＭＯＳＦＥＴ３７はオン状態となり、ＳＪ−ＳＩＴ１０のゲート電圧を、ＳＪ−ＳＩＴ１０のソース電圧以下に保つ。

その結果、電力用半導体装置５は、実施例４の電力用半導体装置４が有する効果と同様な効果を有している。

本発明の実施例５に係る電力用半導体装置について、図１０を参照しながら説明する。図１０は電力用半導体装置を模式的に示す回路図である。実施例４の電力用半導体装置４とは、抵抗３３及びＳＢＤ３５のカソードの接続点とＳＪ−ＳＩＴ１０のソースとの間に、ｎ−ＭＯＳＦＥＴを接続したことが異なる。なお、実施例１乃至実施例４と同一構成部分には同一の符号を付して、その説明は省略する。

図１０に示すように、電力用半導体装置６は、図８に示す実施例４の電力用半導体装置４において、ＳＢＤ４１をｎ−ＭＯＳＦＥＴ４３に置き換えた構成を有している。ｎ−ＭＯＳＦＥＴ４３のドレインがＳＪ−ＳＩＴ１０のソースＳに接続され、ｎ−ＭＯＳＦＥＴ４３のソースが抵抗３３及びＳＢＤ３５のカソードの接続点に接続されている。電力用半導体装置６は、ＳＪ−ＳＩＴ１０とｎ−ＭＯＳＦＥＴ４３とから構成されるカスコード回路である。なお、ｎ−ＭＯＳＦＥＴ４３は、電力用半導体装置６が有するほどの耐圧を必要とせず、抵抗３３及びＳＢＤ３５のカソードの接続点とＳＪ−ＳＩＴ１０のソースＳとの間の電圧に耐えられる程度の低耐圧でよい。

ＳＪ−ＳＩＴ１０とｎ−ＭＯＳＦＥＴ４３とは、同一の半導体基板上にモノリシックに形成することが可能である。また、ｎ−ＭＯＳＦＥＴ４３は、ＳＪ−ＳＩＴ１０の形成された半導体基板とは別の半導体基板上に形成された後、接続されても良いし、外付けのディスクリート部品としてＳＪ−ＳＩＴ１０に接続されても良い。ｎ−ＭＯＳＦＥＴ４３は、ｐ−ＭＯＳＦＥＴに置き換えることは可能である。

次に、電力用半導体装置６の動作について説明する。ＳＪ−ＳＩＴ１０のゲート電圧はゼロ、すなわちＳＪ−ＳＩＴ１０がオン状態である。ＳＪ−ＳＩＴ１０とｎ−ＭＯＳＦＥＴ４３とはカスコード接続をしているので、正方向動作ではＳＪ−ＳＩＴ１０の動作はｎ−ＭＯＳＦＥＴ４３に依存する。すなわち、ｎ−ＭＯＳＦＥＴ４３がオン状態の場合はＳＪ−ＳＩＴ１０もオン状態となり、ｎ−ＭＯＳＦＥＴ４３がオフ状態の場合はＳＪ−ＳＩＴ１０もオフ状態となる。電力用半導体装置６の耐圧はＳＪ−ＳＩＴ１０が負担をする。低耐圧ｎ−ＭＯＳＦＥＴ４３のオン抵抗はＳＪ−ＳＩＴ１０のオン抵抗に比較して十分低いので、カスコード回路のオン抵抗は殆どＳＪ−ＳＩＴ１０のオン抵抗に等しい。

なお、図１０に示すように、電力用半導体装置６の回路で、ｎ−ＭＯＳＦＥＴ４３のゲート電圧を下げ、オフ状態でｎ−ＭＯＳＦＥＴ４３のソースに対しＳＪ−ＳＩＴ１０のドレインＤに負電圧を印加すると、図８に示した実施例４の電力用半導体装置４のＳＢＤ４１をｎ−ＭＯＳＦＥＴ４３の内蔵ダイオードと置き換えた回路が得られる。この結果ＳＪ−ＳＩＴ１０は、逆モード動作で、主に、多数キャリアによる電流のみが流れるので、電力用半導体装置６全体としての逆回復特性は、ｎ−ＭＯＳＦＥＴ４３の特性で定まる。

上述したように、電力用半導体装置６は、等価的には高耐圧のｎ−ＭＯＳＦＥＴと同じ動作を可能とし、ソース側端子３１をソースとして、ドレインＤをドレインとした高耐圧のｎ−ＭＯＳＦＥＴとして使用することが可能となる。

次に、実施例５の変形例について説明する。図１１に示すように、電力用半導体装置７は、図９に示す実施例４の変形例の電力用半導体装置５において、ＳＢＤ４１をｎ−ＭＯＳＦＥＴ４３に置き換えた構成を有している。ｎ−ＭＯＳＦＥＴ４３のドレインがＳＪ−ＳＩＴ１０のソースＳに接続され、ｎ−ＭＯＳＦＥＴ４３のソースが抵抗３３及びｎ−ＭＯＳＦＥＴ３７のカソードの接続点に接続されている。電力用半導体装置７は、ＳＪ−ＳＩＴ１０とｎ−ＭＯＳＦＥＴ４３とから構成されるカスコード回路である。

電力用半導体装置７は、図１０に示す実施例５の電力用半導体装置６が有する効果と同様な効果を有している。電力用半導体装置７は、電力用半導体装置６のＳＢＤ３５の順方向電圧に比較して、ｎ−ＭＯＳＦＥＴ３７のオン電圧の方が低く形成可能なので、アバランシェ降伏耐量がより高い可能性を有している。

更に、実施例１乃至３の電力用半導体装置１〜３を用いて、実施例４、５、及びそれらの変形例で示した比較的耐圧の低いＳＢＤ４１のみ、または、ｎ−ＭＯＳＦＥＴ４３のみで構成した電力用半導体装置４〜７の他に、ＳＢＤ４１またはｎ−ＭＯＳＦＥＴ４３と他の半導体デバイスを組み合わせて、新たに高耐圧の電力用半導体装置を構成することは可能である。また、ＳＢＤ４１またはｎ−ＭＯＳＦＥＴ４３を置き換えて、他の半導体デバイスを用いた高耐圧の電力用半導体装置を構成することは可能である。

以上、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。

例えば、実施例では、電力用半導体装置はＳＪ−ＳＩＴを有する構成の例を示したが、ＳＪ−ＳＩＴを超接合構造でない通常のＳＩＴに置き換えることは可能である。通常のＳＩＴを有する電力用半導体装置は、超接合構造が有する効果を失うことにはなる。

本発明は、以下の付記に記載されるような構成が考えられる。
（付記１） 第１導電型の第１半導体層と、前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、前記第３半導体層の表面に接するように設けられた第２電極と、前記第２半導体層に接続されたゲート電極とを有するノーマリオン型の電力用スイッチング素子と、前記第２電極と前記ゲート電極との間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段とを備えている電力用半導体装置。

（付記２） 前記第１半導体層は、前記第１導電型且つ前記第１半導体層より低抵抗の第４半導体層を介して、前記第１電極と接続されている付記１に記載の電力用半導体装置。

本発明の実施例に係る電力用半導体装置の比較例の電力用半導体装置を構成するＳＩＴの構造を模式的に示す断面図。 本発明の実施例に係る電力用半導体装置の比較例の電力用半導体装置の回路構成を模式的に示す図。 本発明の実施例１に係る電力用半導体装置を構成するＳＪ−ＳＩＴの構造を模式的に示す断面図。 本発明の実施例に係る電力用半導体装置の比較例の電力用半導体装置の回路構成を模式的に示す図。 本発明の実施例１に係る電力用半導体装置の回路構成を模式的に示す図で、図５（ａ）は回路図、図５（ｂ）は図５（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図。 本発明の実施例２に係る電力用半導体装置の回路構成を模式的に示す図で、図６（ａ）は回路図、図６（ｂ）は図６（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図。 本発明の実施例３に係る電力用半導体装置の回路構成を模式的に示す図で、図７（ａ）は回路図、図７（ｂ）は図７（ａ）のＳＪ−ＳＩＴのソースとドレインが導通状態にあるときの等価回路を断面図に重ねた図 本発明の実施例４に係る電力用半導体装置を模式的に示す回路図。 本発明の実施例４の変形例に係る電力用半導体装置を模式的に示す回路図。 本発明の実施例５に係る電力用半導体装置を模式的に示す回路図。 本発明の実施例５の変形例に係る電力用半導体装置を模式的に示す回路図。

符号の説明

１、２、３、４、５、６、７、１１０、１１１ 電力用半導体装置
１０ ＳＪ−ＳＩＴ
１１ ｎ＋型ドレイン層
１２ ｎ型ドリフト層
１２ａ ｎ−型ドリフト層
１３ ｐ型ゲート層
１４ ｐ型ゲート・ドリフト層
１６ ｎ＋型ソース層
２１ ソース電極
２３ ドレイン電極
２５ ゲート電極
３１ ソース側端子
３３ 抵抗
３５、４１ ＳＢＤ
３７ ｎ−ＭＯＳＦＥＴ
１０１ ＳＩＴ
Ｄ ドレイン
Ｇ ゲート
Ｓ ソース
Ｄｂ 内蔵ダイオード
Ｒｂ バルク抵抗
Ｒｃ チャネル抵抗

Claims (5)

1. 第１導電型の第１半導体層と、
   前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、
   前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、
   前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、
   前記第３半導体層の表面に接するように設けられた第２電極と、
   前記第２半導体層に接続されたゲート電極と、
   を有するノーマリオン型の超接合静電誘導型トランジスタと、
   前記第２電極と前記ゲート電極との間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段と、
   を備えていることを特徴とする電力用半導体装置。
2. 第１導電型の第１半導体層と、
   前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、
   前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、
   前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、
   前記第３半導体層の表面に接するように設けられた第２電極と、
   前記第２半導体層に接続されたゲート電極と、
   を有するノーマリオン型の超接合静電誘導型トランジスタと、
   前記第１電極にカソードが接続された低耐圧ダイオードと、
   前記第２電極と前記低耐圧ダイオードのアノードとの間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段と、
   を備えていることを特徴とする電力用半導体装置。
3. 第１導電型の第１半導体層と、
   前記第１半導体層中に膜面に沿う方向に周期的に配置され、膜面に垂直な方向に伸長した複数の柱状の第２導電型の第２半導体層と、
   前記第１半導体層の一方の表面の側に設けられ前記第１半導体層と電気的に接続された第１電極と、
   前記第１半導体層の他方の表面の側に設けられた低抵抗の第１導電型の第３半導体層と、
   前記第３半導体層の表面に接するように設けられた第２電極と、
   前記第２半導体層に接続されたゲート電極と、
   を有するノーマリオン型の超接合静電誘導型トランジスタと、
   前記第１電極にドレインが接続された低耐圧ＭＯＳＦＥＴと、
   前記第２電極と前記低耐圧ＭＯＳＦＥＴのソースとの間に接続され、前記ゲート電極の電圧が前記第２電極の電圧を超えないように維持する電圧調整手段と、
   を備えていることを特徴とする電力用半導体装置。
4. 前記電圧調整手段は、少なくとも抵抗を有する回路であることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体装置。
5. 前記電圧調整手段は、カソードが前記第２電極に接続され、アノードが前記ゲート電極に接続されたショットキバリアダイオードと、前記ショットキバリアダイオードに並列に接続された抵抗とからなる、または、ドレインが前記第２電極に接続され、ソースが前記ゲート電極に接続されたＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのドレイン−ソース間に並列に接続した抵抗とからなることを特徴とする請求項１乃至３のいずれか１項に記載の電力用半導体装置。

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