CN106571391B - 坚固的功率半导体场效应晶体管结构 - Google Patents

坚固的功率半导体场效应晶体管结构 Download PDF

Info

Publication number
CN106571391B
CN106571391B CN201610162877.XA CN201610162877A CN106571391B CN 106571391 B CN106571391 B CN 106571391B CN 201610162877 A CN201610162877 A CN 201610162877A CN 106571391 B CN106571391 B CN 106571391B
Authority
CN
China
Prior art keywords
region
heavily doped
conduction type
conductivity type
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610162877.XA
Other languages
English (en)
Other versions
CN106571391A (zh
Inventor
周贤达
廖慧仪
单建安
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anjian Technology (Shenzhen) Co.,Ltd.
Original Assignee
廖慧仪
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 廖慧仪 filed Critical 廖慧仪
Priority to CN201610162877.XA priority Critical patent/CN106571391B/zh
Publication of CN106571391A publication Critical patent/CN106571391A/zh
Application granted granted Critical
Publication of CN106571391B publication Critical patent/CN106571391B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors

Abstract

本发明公开一种坚固的功率半导体场效应晶体管结构，其通过特殊的设计，使其内部不存在任何寄生三极管，解决了在瞬态条件下的二次击穿或闩锁导致器件发生故障的问题，器件的坚固性得到增强。

Description

坚固的功率半导体场效应晶体管结构
技术领域
本发明公开一种功率半导体器件的结构，且确切地说，涉及到一种坚固的功率半导体场效应晶体管结构。
背景技术
功率半导体开关器件已广泛用于电力电子系统中，例如，开关电源和电动机驱动器等，这些应用场合通常要求这些器件应具有高坚固性。请参看附图1，图1中所示出的为现有技术功率半导体器件结构的截面，图1中结构的器件通常称为垂直双扩散金属氧化物半导体场效应晶体管（即VDMOS）。场效应晶体管本体100最底部处为漏极123，在漏极123的顶部上设有n+漏区115，即重掺杂n型漏区，在n+漏区115的顶部上设有n-漂移区114，即轻掺杂n型漂移区，部分n-漂移区114的上表面包围有p型体区113，p型体区113外围设有将p型体区113连接到源极122的p+扩散区112，即重掺杂p型扩散区，p型体区113的上表面包围设有n+源区111，即重掺杂n型源区，p型体区113上方设有覆盖p型体区113的表面并且在n-漂移区114与n+源区111之间形成沟道的栅电介质131，在栅电介质131的顶部上设有栅极121，栅极121的顶部上设有用于隔离栅极121和源极122的层间电介质132（即ILD），层间电介质132外侧设有短接n+源区111和p+扩散区112两者的源极122。
在场效应晶体管本体100的导通状态下，p型体区113的表面通过正栅极电压反型，随后电流可以在n+源区111与n-漂移区114之间传导；在场效应晶体管本体100的阻断状态下，电流由反向偏压的，p型体区113和n-漂移区114之间的pn结阻断。由于n+源区111、p型体区113和n-漂移区114都是结构的基本部分，因此由n+源区111、p型体区113以及n-漂移区114构成的寄生三极管一直存在于场效应晶体管本体100结构中。在瞬态条件例如，非箝位感性开关下，寄生三极管可以通过流过p型体区113的电阻的瞬变电流激活，寄生三极管的激活通常称为二次击穿，二次击穿可以导致场效应晶体管本体100发生故障例如，热逸溃等。目前，VDMOS已广泛用于电子系统中，然而，在该结构中始终存在由n+源区111、p型体区113和n-漂移区114构成的寄生双极结型晶体管（即三极管），并且该寄生三极管在瞬态条件下的激活可以导致器件发生故障，瞬态条件通常包含（但不限于）雪崩操作、体二极管的反向恢复以及宇宙辐射诱生的单粒子事件，并且这些条件通常会在应用中遇到，由于寄生三极管存在于所有VDMOS结构中，因此相关故障仅可以被抑制而无法被消除。
发明内容
针对上述提到的现有技术中的n+源区、p型体区和n-漂移区都是场效应晶体管本体结构的基本部分，在瞬态条件下的激活可能导致器件发生故障的缺点，本发明提供一种坚固的功率半导体场效应晶体管结构，其采用特殊的结构设计，使其不存在任何寄生三极管，器件的坚固性得到增强。
本发明解决其技术问题采用的技术方案是：一种坚固的功率半导体场效应晶体管结构，晶体管结构为最底部处设有漏极，在漏极的顶部上设有第一导电类型的重掺杂漏区，在第一导电类型的重掺杂漏区的顶部上设有第一导电类型的轻掺杂漂移区，第一导电类型的轻掺杂漂移区的上表面设有第二导电类型的重掺杂源区，覆盖住第一导电类型的轻掺杂漂移区的上表面的一部分，在第一导电类型的轻掺杂漂移区和第二导电类型的重掺杂源区的顶部上设有栅电介质，栅电介质覆盖在第一导电类型的轻掺杂漂移区上方，并覆盖住一部分第二导电类型的重掺杂源区的顶部，栅电介质的顶部上设有栅极，栅极顶部设有层间电介质，层间电介质覆盖在栅极上方，并与第二导电类型的重掺杂源区上表面相接触，层间电介质顶部覆盖有源极，源极与第二导电类型的重掺杂源区接触且通过层间电介质与栅极隔离。
一种坚固的功率半导体场效应晶体管结构，晶体管结构为最底部处为发射极，在发射极的顶部上设有第二导电类型的重掺杂发射区，在第二导电类型的重掺杂发射区的顶部上设有第一导电类型的轻掺杂基区，第一导电类型的轻掺杂基区的上表面设有第二导电类型的重掺杂集电区，覆盖住第一导电类型的轻掺杂基区的上表面的一部分，在第一导电类型的轻掺杂基区和第二导电类型的重掺杂集电区的顶部上设有栅电介质，栅电介质覆盖在第一导电类型的轻掺杂基区上方，并覆盖住一部分第二导电类型的重掺杂集电区的顶部，栅电介质的顶部上设有栅极，栅极顶部设有层间电介质，层间电介质覆盖在栅极上方，并与第二导电类型的重掺杂集电区上表面相接触，层间电介质顶部覆盖有集电极，集电极与第二导电类型的重掺杂集电区接触且通过层间电介质与栅极隔离。
本发明解决其技术问题采用的技术方案进一步还包括：
所述的第一导电类型的重掺杂漏区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度。
所述的第一导电类型的轻掺杂漂移区具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度。
所述的第一导电类型的轻掺杂漂移区具有在1μm与100μm之间的长度。、
所述的第二导电类型的重掺杂源区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度。
所述的第二导电类型的重掺杂源区具有在0.01μm与1μm之间的深度。
所述的第二导电类型的重掺杂源区与第一导电类型的轻掺杂漂移区之间的pn结的表面被所述栅电介质覆盖，形成栅控沟道。
所述的第二导电类型的重掺杂源区的掺杂浓度以大于10倍/nm的速率朝向第一导电类型的轻掺杂漂移区按指数规律降低。
所述的栅电介质和栅极位于沟槽中。
所述的第二导电类型的重掺杂发射区具有介于1x1018cm-3与1x1021cm-3之间的掺杂浓度。
所述的第一导电类型的轻掺杂基区具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度。
所述的第一导电类型的轻掺杂基区具有在10μm与1000μm之间的长度。
所述的第一导电类型的轻掺杂基区在第二导电类型的重掺杂发射区附近的掺杂浓度比第一导电类型的轻掺杂基区的其他区域掺杂浓度高。
所述的第二导电类型的重掺杂集电区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度。
所述的第二导电类型的重掺杂集电区具有在0.01μm与1μm之间的深度。
所述的第二导电类型的重掺杂集电区与第一导电类型的轻掺杂基区之间的pn结的表面被栅电介质覆盖，形成栅控沟道。
所述的第二导电类型的重掺杂集电区的掺杂浓度以大于10倍/nm的速率朝向第一导电类型的轻掺杂基区按指数规律降低。
所述的栅电介质和栅极位于沟槽中。
本发明的有益效果是：本发明通过特殊的设计，使其不存在任何寄生三极管，解决了在瞬态条件下的寄生三极管激活可能导致器件发生故障的问题，器件的坚固性得到增强。
下面将结合附图和具体实施方式对本发明做进一步说明。
附图说明
图1是现有技术VDMOS结构的截面图。
图2是本发明实施例一截面结构示意图。
图3是本发明实施例二截面结构示意图。
图4是本发明实施例三截面结构示意图。
图5是本发明实施例四截面结构示意图。
具体实施方式
本实施例为本发明优选实施方式，其他凡其原理和基本结构与本实施例相同或近似的，均在本发明保护范围之内。
本实施例中将使用n沟道器件对本发明的结构做具体说明，但是根据以下结构说明而变得显而易见的是，本发明的结构同样适用于p沟道器件。
在本发明说明书中，重掺杂n型区被标记为n+，并且重掺杂p型区被标记为p+。这些重掺杂区通常具有介于1×1019 cm-3与1×1021 cm-3之间的掺杂浓度。在本发明说明书中，轻掺杂n型区被标记为n-，并且轻掺杂p型区被标记为p-。这些轻掺杂区通常具有介于1×1013cm-3与1×1017 cm-3之间的掺杂浓度。
实施例一：请参看附图2，本实施例中，场效应晶体管本体200最底部处为漏极223，在漏极223的顶部上设有n+漏区215，在n+漏区215的顶部上设有n-漂移区214，n-漂移区214的上表面部分设有p+源区216，覆盖住n-漂移区214的上表面的一部分，在n-漂移区214和p+源区216的顶部上设有栅电介质231，栅电介质231覆盖在n-漂移区214上方，并覆盖住一部分p+源区216的顶部，栅电介质231的顶部上设有栅极221，栅极221顶部设有层间电介质232（即ILD），本实施例中，层间电介质232横截面呈“凹”字形，层间电介质232覆盖在栅极221上方，并与p+源区216上表面相接触，层间电介质232顶部覆盖有源极222，源极222与p+源区216接触且通过层间电介质232与栅极221隔离。
本实施例中，如图2中示出，源区216与漂移区214之间的pn结的表面被栅电介质231覆盖，通过将正高压例如，10V施加到栅极221，n-漂移区214的表面积累有电子，形成积累层，积累层与栅电介质231下方的p+源区216形成突变n+p+结，并且突变n+p+结使p+源区216的价电带中的电子能够隧穿到积累层的导带中（请参看A.M.内斯库（A.M.Lonescu）和H.里尔（H.Riel）的“作为能量有效的电子开关的隧道场效应晶体管（Tunnel Field-EffectTransistors as Energy-Efficient Electronic Switches）”，《自然》，第479卷，第329至337页，2011年11月。），电子的隧穿使电流能够在p+源区216与n-漂移区214之间传导。在场效应晶体管本体200的阻断状态下，在p+源区216与n-漂移区214之间仅存在n-p+结，并且电流被反向偏压n-p+结阻断，如场效应晶体管本体200的截面图中示出，在结构中不存在寄生三极管，因此场效应晶体管本体200无条件地不受由二次击穿导致的故障的影响，由于提高了抗扰性，本发明比现有技术中的场效应晶体管更坚固。
本实施例中，场效应晶体管本体200可以通过控制p+源区216与n-漂移区214之间的pn结来开关。为了传导足够的导通状态电流（例如，100 A/cm2），需要一个突变的n+p+结，例如，在pn结处，p+源区216的掺杂浓度应以大于10倍/nm的速率朝向n-漂移区214按指数规律降低；另一方面，p+源区216的峰值浓度通常约为1020 cm-3，为了使位于两个邻近的p+源区216区之间的n-漂移区214的寄生电阻最小化，p+源区216的深度应尽可能小，由于两个p+源区216中间区域是整个n-区被p+源区216补偿之后形成的，因此p+源区216的厚度实际上决定了两个p+源区216中间区域的深度，本发明中用的“深度”也可以理解为p+源区216厚度的意思。通过使用高级的制造技术如低能量离子注入和快速退火技术，p+源区216的深度可以小于1μm，但所述深度应大于0.01μm以确保p+源区216的电阻不会过高。另一方面，在阻断状态下，为了阻断从漏极（223）流向源极（222）的电流，漂移区（214）应具有低掺杂浓度以防止电子的隧穿，由于功率器件中漂移区214需要轻掺杂以维持一定的阻断电压，因此所述要求实际上总是能得到满足。漂移区214的掺杂浓度通常小于1017 cm-3，所述浓度几乎不会诱发阻断状态下的任何隧穿电流。为实现场效应晶体管本体200所需的阻断电压，n-漂移区214通常具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度，并且n-漂移区214的长度通常在1μm与100μm之间。此外，值得说明的是，在本实施例中的漏区215应该具有重掺杂，因为高掺杂浓度能够使该区域的寄生电阻尽可能小。
实施例二：请参看附图3，本实施例为栅控PNP双极结型晶体管（三极管）。场效应晶体管本体300最底部处为发射极323，在发射极323的顶部上设有p+发射区317，在p+发射区317的顶部上设有n-基区314，n-基区314的上表面部分设有p+集电区316，覆盖住n-基区314的上表面的一部分，在n-基区314和p+集电区316的顶部上设有栅电介质331，栅电介质331覆盖在n-基区314上方，并覆盖住一部分p+集电区316的顶部，栅电介质331的顶部上设有栅极321，栅极321顶部设有层间电介质332（即ILD），本实施例中，层间电介质332横截面呈“凹”字形，层间电介质332覆盖在栅极321上方，并与p+集电区316上表面相接触，层间电介质332顶部覆盖有集电极322，集电极322与p+集电区316接触且通过层间电介质332与栅极321隔离。
本实施例与实施例一相比，本实施例基于轻掺杂的n-基区314中的电导率调制而提供相对较低传导损耗，但场效应晶体管本体300的开关速度也因为电导率调制而相对较慢。本实施例的运行机制和结构设计类似于实施例一的运行机制和结构设计。如图3中示出，p+集电区316与n-基区314之间的pn结的表面被栅电介质331覆盖。通过将正高压（例如，15V）施加到栅极321，n-基区314的表面积累有电子，积累层与栅电介质331下方的p+集电区316形成突变n+p+结，并且突变n+p+结使p+集电区316的价电带中的电子能够隧穿到积累层的导带中，电子的隧穿使电流能够在p+集电区316与n-基区314之间传导；在场效应晶体管本体300的阻断状态下，场效应晶体管本体300是基区开路的PNP型三极管，并且电流被n-基区314与p+集电区316之间的反向偏压的n-p+结阻断。如场效应晶体管本体300的截面中示出，在结构中仅存在一个PNP型三极管，因此场效应晶体管本体300无条件地不受闩锁效应诱发的故障的影响。
本实施例中，场效应晶体管本体300可以通过控制p+集电区316与n-基区314之间的pn结来进行开关。为了传导足够的导通状态电流例如，100 A/cm2，需要一个突变的n+p+结，例如，在pn结处，p+集电区316的掺杂浓度应以大于10倍/nm的速率朝向n-基区314按指数规律降低；另一方面，p+集电区316的峰值浓度通常约为1020 cm-3。为了使位于两个邻近p+集电区316区之间的n-基区314的寄生电阻最小化，p+集电区316的深度（此处的深度理解同上）应尽可能小。通过使用高级的制造技术，如：低能量离子注入和快速退火技术，p+集电区316的深度可以小于1μm，但所述深度应大于0.01μm，以确保p+集电区316的电阻不会过高。为了阻断处于阻断状态下的电流，应使基区314具有轻掺杂以防止电子的隧穿，由于功率器件中基区314需要轻掺杂以维持一定的阻断电压，因此所述要求实际上总是得到满足。n-基区314的掺杂浓度通常小于1017 cm-3，该浓度几乎不会诱发阻断状态下的任何隧穿电流。根据器件所需的阻断电压，n-基区314通常具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度，并且n-基区314的深度通常在10μm与1000μm之间。此外，n-基区314的掺杂浓度可以经优化以获得导通压降与阻断电压之间的良好平衡点，例如，n-基区314的掺杂分布可以是不均匀的。在n-基区314中，出于防止在阻断状态下穿通的目的，在p+发射区317附近基区314的掺杂浓度可以制造得相对较高，这可以导致n-基区314的长度减小而不过于牺牲阻断电压。n-基区314的长度减小可以产生减小的导通压降。此外，值得说明的是，发射区317应具有重掺杂，重掺杂p+发射区317可以在导通状态下将足够多的空穴注入到n-基区314中，这能够引起n-极基区314中的电导率调制以及因此引起小的导通压降。通常，p+发射区317的掺杂浓度介于1x1018cm-3与1x1021cm-3之间。
实施例三：请参看附图4，本实施例的结构与实施例一结构相近似，本实施例中，在n-漂移区414内设有沟槽栅，栅电介质431和栅极421位于沟槽中。沟槽栅结构可以引起器件的单元栅距减小以及因此导通电阻减小。
实施例四：请参看附图5，本实施例的结构与实施例二结构相近似，本实施例中，在n-基区514内设有沟槽栅，栅电介质531和栅极521位于沟槽中。沟槽栅结构可以引起n-基区514与p+集电区516之间的pn结的结面积减小。此处减小的结面积可以抑制此处在导通状态下的空穴的漂移电流并且因此产生高浓度电子空穴对。高浓度电子空穴对在此处可以产生所需的减小的导通压降。
本发明通过特殊的设计，使器件不存在任何寄生三极管，解决了寄生三极管在瞬态条件下的激活可能导致器件发生故障的问题，器件的坚固性得到增强。

Claims (9)

1.一种坚固的功率半导体场效应晶体管结构，其特征是：所述的晶体管结构为最底部处设有漏极，在漏极的顶部上设有第一导电类型的重掺杂漏区，在第一导电类型的重掺杂漏区的顶部上设有第一导电类型的轻掺杂漂移区，第一导电类型的轻掺杂漂移区的上表面设有第二导电类型的重掺杂源区，覆盖住第一导电类型的轻掺杂漂移区的上表面的一部分，在第一导电类型的轻掺杂漂移区和第二导电类型的重掺杂源区的顶部上设有栅电介质，栅电介质覆盖在第一导电类型的轻掺杂漂移区上方，并覆盖住一部分第二导电类型的重掺杂源区的顶部，栅电介质的顶部上设有栅极，栅极顶部设有层间电介质，层间电介质覆盖在栅极上方，并与第二导电类型的重掺杂源区上表面相接触，层间电介质顶部覆盖有源极，源极与第二导电类型的重掺杂源区接触且通过层间电介质与栅极隔离；层间电介质横截面呈“凹”字形；
所述的第一导电类型的重掺杂漏区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度；所述的第一导电类型的轻掺杂漂移区具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度；所述的第一导电类型的轻掺杂漂移区具有在1μm与100μm之间的长度；所述的第二导电类型的重掺杂源区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度；所述的第二导电类型的重掺杂源区具有在0.01μm与1μm之间的深度；
所述的第二导电类型的重掺杂源区的掺杂浓度以大于10倍/nm的速率朝向第一导电类型的轻掺杂漂移区按指数规律降低。
2.根据权利要求1所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的第二导电类型的重掺杂源区与第一导电类型的轻掺杂漂移区之间的pn结的表面被栅电介质覆盖，形成栅控沟道。
3.根据权利要求1所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的栅电介质和栅极位于沟槽中。
4.一种坚固的功率半导体场效应晶体管结构，其特征是：所述的晶体管结构为最底部处为发射极，在发射极的顶部上设有第二导电类型的重掺杂发射区，在第二导电类型的重掺杂发射区的顶部上设有第一导电类型的轻掺杂基区，第一导电类型的轻掺杂基区的上表面设有第二导电类型的重掺杂集电区，覆盖住第一导电类型的轻掺杂基区的上表面的一部分，在第一导电类型的轻掺杂基区和第二导电类型的重掺杂集电区的顶部上设有栅电介质，栅电介质覆盖在第一导电类型的轻掺杂基区上方，并覆盖住一部分第二导电类型的重掺杂集电区的顶部，栅电介质的顶部上设有栅极，栅极顶部设有层间电介质，层间电介质覆盖在栅极上方，并与第二导电类型的重掺杂集电区上表面相接触，层间电介质顶部覆盖有集电极，集电极与第二导电类型的重掺杂集电区接触且通过层间电介质与栅极隔离；
所述的第二导电类型的重掺杂发射区具有介于1x1018cm-3与1x1021cm-3之间的掺杂浓度；所述的第一导电类型的轻掺杂基区具有介于1x1013cm-3与1x1017cm-3之间的掺杂浓度；
所述的第一导电类型的轻掺杂基区具有在10μm与1000μm之间的长度；
所述的第一导电类型的轻掺杂基区在第二导电类型的重掺杂发射区附近的掺杂浓度比第一导电类型的轻掺杂基区的其他区域掺杂浓度高。
5.根据权利要求4所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的第二导电类型的重掺杂集电区具有介于1x1019cm-3与1x1021cm-3之间的掺杂浓度。
6.根据权利要求4所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的第二导电类型的重掺杂集电区具有在0.01μm与1μm之间的深度。
7.根据权利要求4所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的第二导电类型的重掺杂集电区与第一导电类型的轻掺杂基区之间的pn结的表面被栅电介质覆盖，形成栅控沟道。
8.根据权利要求4所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的第二导电类型的重掺杂集电区的掺杂浓度以大于10倍/nm的速率朝向第一导电类型的轻掺杂基区按指数规律降低。
9.根据权利要求4所述的坚固的功率半导体场效应晶体管结构，其特征是：所述的栅电介质和栅极位于沟槽中。
CN201610162877.XA 2016-03-22 2016-03-22 坚固的功率半导体场效应晶体管结构 Active CN106571391B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610162877.XA CN106571391B (zh) 2016-03-22 2016-03-22 坚固的功率半导体场效应晶体管结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610162877.XA CN106571391B (zh) 2016-03-22 2016-03-22 坚固的功率半导体场效应晶体管结构

Publications (2)

Publication Number Publication Date
CN106571391A CN106571391A (zh) 2017-04-19
CN106571391B true CN106571391B (zh) 2020-06-30

Family

ID=58531586

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610162877.XA Active CN106571391B (zh) 2016-03-22 2016-03-22 坚固的功率半导体场效应晶体管结构

Country Status (1)

Country Link
CN (1) CN106571391B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108736874B (zh) * 2018-08-08 2023-11-10 华东交通大学 一种智能遥控mosfet电力电子交流开关装置
CN111044206B (zh) * 2019-11-28 2021-08-10 北京遥测技术研究所 基于pn结电隔离和阳极键合技术的mems电容式气压传感器
CN111463272B (zh) * 2020-04-29 2021-08-10 中山大学 一种隧穿场效应晶体管结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962893A (en) * 1995-04-20 1999-10-05 Kabushiki Kaisha Toshiba Schottky tunneling device
CN102184955A (zh) * 2011-04-07 2011-09-14 清华大学 互补隧道穿透场效应晶体管及其形成方法
CN102354694A (zh) * 2011-08-25 2012-02-15 复旦大学 一种自对准的垂直式非挥发性半导体存储器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5962893A (en) * 1995-04-20 1999-10-05 Kabushiki Kaisha Toshiba Schottky tunneling device
CN102184955A (zh) * 2011-04-07 2011-09-14 清华大学 互补隧道穿透场效应晶体管及其形成方法
CN102354694A (zh) * 2011-08-25 2012-02-15 复旦大学 一种自对准的垂直式非挥发性半导体存储器件

Also Published As

Publication number Publication date
CN106571391A (zh) 2017-04-19

Similar Documents

Publication Publication Date Title
US7982239B2 (en) Power switching transistors
US10211304B2 (en) Semiconductor device having gate trench in JFET region
US11211485B2 (en) Trench power transistor
US20150187877A1 (en) Power semiconductor device
KR100317458B1 (ko) 선형 전류-전압특성을 가진 반도체 소자
CN106571391B (zh) 坚固的功率半导体场效应晶体管结构
KR101422953B1 (ko) 전력 반도체 소자 및 그 제조 방법
US20150144989A1 (en) Power semiconductor device and method of manufacturing the same
KR102288862B1 (ko) 전력 mosfet 소자
KR20140072729A (ko) 전력 반도체 소자 및 그 제조 방법
KR101624063B1 (ko) 베이스 폭이 결정된 래칭 및 비-래칭 상태를 갖는 ｍｃｔ 소자
US20150187922A1 (en) Power semiconductor device
KR101994728B1 (ko) 전력 반도체 소자
KR20150069117A (ko) 전력 반도체 소자
US11004935B2 (en) Solid power semiconductor field effect transistor structure
CN109065626B (zh) 一种具有介质阻挡层的槽栅dmos器件
CN112768521B (zh) 横向双扩散金属氧化物半导体器件
KR101870823B1 (ko) 전력 반도체 소자 및 그 제조방법
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
KR20150061973A (ko) 전력 반도체 소자
CN116093158A (zh) 沟槽栅超结mosfet及其制造方法
CN103794646A (zh) 半导体器件
KR20220016140A (ko) 반도체 초접합 전력소자
US20160013268A1 (en) Power semiconductor device
KR20160004563A (ko) 전력 반도체 소자 및 그의 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20210727

Address after: 1108, Wanjun economic and trade building, No. 21, Baoxing Road, n26 District, Haibin community, Xin'an street, Bao'an District, Shenzhen, Guangdong Province

Patentee after: Anjian Technology (Shenzhen) Co.,Ltd.

Address before: Room 2166 2 F Innovation Technology Centre Hong Kong Jockey Club Tsingshuiwan University of Science and Technology Hong Kong

Patentee before: Liao Huiyi

TR01 Transfer of patent right