WO2015145641A1 - 半導体装置 - Google Patents

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清水尚博
矢野浩司
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日本碍子株式会社
国立大学法人山梨大学
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    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs

Definitions

  • the present invention relates to a semiconductor device such as an electrostatic induction transistor or an electrostatic induction thyristor.
  • a MOSFET having a superjunction structure in a drift layer of a vertical power MOSFET is conventionally known.
  • a depletion layer spreads from both of a plurality of parallel pn junctions between a p-type column and an n-type column to both sides of the p-type column and the n-type column.
  • the depletion layer is depleted with low electric field strength. This leads to higher breakdown voltage.
  • a MOSFET having a superjunction structure has an effect that an on-resistance having a trade-off relationship with a withstand voltage is reduced (see JP 2012-004173 A).
  • JP 2012-004173 A an electrostatic induction transistor of silicon carbide.
  • Japanese Patent No. 3284120 since the surface structure is complicated, it is difficult to miniaturize the superjunction. It is.
  • An object of the present invention is to provide a semiconductor device capable of improving the on-characteristic and off-characteristic by utilizing the advantages of the superjunction structure.
  • the on characteristic indicates a conduction characteristic
  • the off characteristic indicates a breakdown voltage characteristic.
  • a semiconductor device is formed on a first conductivity type semiconductor region, a first conductivity type source region formed on one surface of the semiconductor region, and on the other surface of the semiconductor region.
  • a superjunction structure is constituted by a plurality of first conductivity type first regions extending toward the drain region and a first conductivity type second region existing between the first regions. To do.
  • the buried gate region may extend in one direction and be arranged in another direction orthogonal to the one direction.
  • a region between the adjacent buried gate regions constitutes a channel region, and the channel region extends along the one direction and extends along the other direction. May be arranged.
  • the source region may extend over the adjacent channel region.
  • the source region may be separated, and the source region may extend in the one direction and be arranged in the other direction on the channel region.
  • the source regions may be further separated into island shapes, and the island source regions may be arranged in the one direction and the other direction.
  • the ratio of the length of the channel region to the thickness of the semiconductor region may be 8/100 or less.
  • the ratio of the length of the channel region to the thickness of the semiconductor region is preferably 1/300 or more and 6/100 or less.
  • the width of the first region and the width of the second region may be substantially the same.
  • the impurity concentration of at least the first region is 1 ⁇ 10 15 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3 .
  • the total amount of impurities in the first region and the total amount of impurities in the second region are preferably substantially the same.
  • the on characteristic and the off characteristic can be improved by utilizing the advantages of the superjunction structure.
  • FIG. 2A is a cross-sectional view taken along line IIA-IIA in FIG. 1
  • FIG. 2B is a cross-sectional view taken along line IIB-IIB in FIG. 2A.
  • It is a graph which shows the ON characteristic of a 1st semiconductor device.
  • It is a graph which shows the OFF characteristic of a 1st semiconductor device.
  • It is a graph which shows the change of the breakdown voltage with respect to the dispersion
  • FIG. 7A is a cross-sectional view taken along line VIIA-VIIA in FIG. 6, and FIG. 7B is a cross-sectional view taken along line VIIB-VIIB in FIG. 7A.
  • FIG. 9A is a cross-sectional view taken along line IXA-IXA in FIG. 8, and FIG. 9B is a cross-sectional view taken along line IXB-IXB in FIG. 9A.
  • FIG. 6 is a graph showing characteristics of energization current density J D when a drain-source voltage V DS is changed in the first semiconductor device, the second semiconductor device, and the third semiconductor device.
  • 6 is a graph showing characteristics of gate current density J G when a drain-source voltage V DS is changed in the first semiconductor device, the second semiconductor device, and the third semiconductor device.
  • ⁇ indicating a numerical range is used as a meaning including numerical values described before and after the numerical value as a lower limit value and an upper limit value.
  • a semiconductor device includes an n-type semiconductor region 12 (which may be a semiconductor substrate) and a semiconductor region 12 as shown in FIG. N-type high impurity concentration source region 14 formed on one surface, n-type drain region 16 formed on the other surface of the semiconductor region 12, and the semiconductor region 12 near the source region 14 And a plurality of p-type buried gate regions 18 formed at the positions.
  • the plurality of buried gate regions 18 are electrically connected to a gate electrode (indicated by symbol “G”).
  • the first semiconductor device 10 ⁇ / b> A is electrically insulated from the source electrode 20 formed at a position corresponding to the source region 14, a drain electrode 22 formed at a position corresponding to the drain region 16, and the source electrode 20.
  • a plurality of gate electrodes 24 (see FIG. 2B) for controlling conduction of current flowing between the source electrode 20 and the drain electrode 22.
  • the gate electrodes 24 are electrically connected together around the source region 14, for example.
  • a plurality of p-type gate extraction regions 28 that electrically connect each gate electrode 24 and the buried gate region 18 are formed between each gate electrode 24 and the buried gate region 18. ing. Of the semiconductor region 12, a region between adjacent buried gate regions 18 forms a channel region 30.
  • the plurality of buried gate regions 18 are formed so as to extend in the first direction (y direction) and be arranged along a second direction (x direction) orthogonal to the first direction. ing.
  • the width Wg of the buried gate region 18 is larger than the width Wp of the first region 36p, and has a shape that protrudes toward the adjacent buried gate region 18.
  • FIG. 1 shows an example in which the cross-sectional shape of the buried gate region 18 is a flat track shape.
  • the width Wg of the buried gate region 18 may be smaller than or equal to the width Wp of the first region 36p.
  • 2A shows a cross section taken along line IIA-IIA in FIG. 1, and FIG.
  • FIG. 2B shows a cross section taken along line IIB-IIB in FIG. 2A.
  • the plurality of buried gate regions 18 are electrically connected to the gate electrode (indicated by symbol “G”) via the gate extraction region 28, and the source region 14 is indicated by the source electrode (indicated by symbol “S”). ) Is electrically connected.
  • the channel region 30 extends in the first direction (y direction) and extends in the second direction (x direction) perpendicular to the first direction, like the buried gate region 18 described above. Are arranged along. As shown in FIG. 1, it is preferable that the length Lc (length in the third direction (z direction)) of the channel region 30 is short. Specifically, the ratio of the length Lc of the channel region 30 to the thickness La of the semiconductor region 12, that is, (the length Lc of the channel region 30 / the thickness La of the semiconductor region 12) is 8/100 or less, preferably It is 1/300 or more and 6/100 or less.
  • the source region 14 described above is a single region that extends over the entire surface of one of the semiconductor regions 12 except for the gate extraction region 28 that penetrates the source region 14, as shown in FIGS. 1, 2A, and 2B. Is configured. That is, the source region 14 extends over the adjacent channel region 30.
  • a first insulating film 32 such as SiO 2 is interposed between the gate electrode 24 and the source region 14. Further, a source electrode 20 is formed on the entire surface including each gate electrode 24, and second insulation is formed between each gate electrode 24 and the source electrode 20 by, for example, TEOS (Tetra Ethoxy Silane: Si (OC 2 H 5 ) 4 ). A membrane 34 is interposed.
  • TEOS Tetra Ethoxy Silane: Si (OC 2 H 5 ) 4
  • the first semiconductor device 10A has a superjunction structure 38.
  • the superjunction structure 38 includes a plurality of p-type first regions 36p extending from the respective buried gate regions 18 toward the drain region 16, and an n-type second region 36n existing between the first regions 36p. Has been.
  • the total impurity amount of the first region 36p and the total impurity amount of the second region 36n constituting the superjunction structure 38 are substantially the same.
  • the width Wp of the first region 36p constituting the superjunction structure 38 and the width Wn of the second region 36n are equal, the impurity concentration of the first region 36p and the impurity concentration of the second region 36n constituting the superjunction structure 38 are substantially equal.
  • “Substantially the same” means that the impurity concentration of the first region 36p is NA, and the impurity concentration of the second region 36n is ND.
  • the width Wp of the first region 36p and the width Wn of the second region 36n are substantially the same. “Substantially the same” indicates
  • the total amount of impurities in the first region 36p and the total amount of impurities in the second region 36n can be made substantially the same.
  • the superjunction structure 38 has a larger aspect ratio.
  • the on-resistance for a specific breakdown voltage can be lowered.
  • the aspect ratio of the superjunction structure 38 indicates ⁇ length Lsj in the vertical direction (z direction) / (width Wp / 2 + of the first region + width Wn / 2 of the second region) ⁇ .
  • the length Lsj in the vertical direction indicates the length from the center position in the thickness direction of the buried gate region 18 to the lower end of the superjunction structure 38.
  • the aspect ratio of the superjunction structure 38 is 16.5, the widths Wp and Wn of the first region 36p and the second region 36n are 2 ⁇ m, respectively, and the length Lc of the channel region 30 with respect to the thickness La of the semiconductor region 12 The ratio was 1/300.
  • the first region 36p and the second region 36n have the same impurity concentration. Therefore, the impurity concentration of the first region 36p and the second region 36n is simply referred to as impurity concentration n pil .
  • the breakdown of the impurity concentration n pil is as shown in Table 1 below.
  • the breakdown voltage is at a high voltage level.
  • the impurity concentration n pil is 2 ⁇ 10 16 cm ⁇ 3
  • the breakdown voltage is slightly decreased
  • the impurity concentration n pil is 3 ⁇ 10 16 cm ⁇ 3 , the breakdown voltage is rapidly decreased.
  • the impurity concentration is preferably 6 ⁇ 10 15 cm ⁇ 3 or more and less than 3 ⁇ 10 16 cm ⁇ 3 .
  • FIG. 5 shows that the breakdown voltage decreases as the variation in impurity concentration increases.
  • the impurity concentration n pil is high, the degree of the decrease is large.
  • the decrease in breakdown voltage is less than 50 V, a significant decrease in off characteristics can be avoided. Therefore, the variation in impurity concentration between the first region 36p and the second region 36n
  • / ND is 5%
  • the following range is preferable.
  • “substantially the same” in “the impurity concentration in the first region and the impurity concentration in the second region are substantially the same” indicates that
  • the first semiconductor device 10A can improve the on-characteristic and off-characteristic.
  • a semiconductor device according to the second embodiment (hereinafter referred to as a second semiconductor device 10B) will be described with reference to FIGS. 6, 7A, and 7B.
  • the second semiconductor device 10B has substantially the same configuration as the first semiconductor device 10A described above, but differs in the following points. That is, as shown in FIGS. 6, 7A and 7B, the source region 14 is separated on the buried gate region 18, and each source region 14 is striped on the channel region 30 along the first direction (y direction). It is the form formed in.
  • a width substantially the same as the width Wp of the first region 36p for example, (width Wp ⁇ 0.1 ⁇ m) or more (width Wp + 0.1 ⁇ m) or less can be selected.
  • the width Ws of the source region 14 it is possible to select substantially the same width as the width Wn of the second region 36n, for example, (width Wn ⁇ 0.1 ⁇ m) or more (width Wn + 0.1 ⁇ m) or less.
  • a semiconductor device according to the third embodiment (hereinafter referred to as a third semiconductor device 10C) will be described with reference to FIGS. 8, 9A, and 9B.
  • the third semiconductor device 10C has substantially the same configuration as the second semiconductor device 10B described above, but the source region 14 is further separated in an island shape as shown in FIGS. 8, 9A, and 9B. It is different in point.
  • FIG. 9A shows an example in which a plurality of island-shaped source regions 14 are arranged in a matrix in the first direction (y direction) and the second direction (x direction).
  • the arrangement of the source regions 14 may be a matrix or a staggered arrangement.
  • a semiconductor device according to the fourth embodiment (hereinafter referred to as a fourth semiconductor device 10D) will be described with reference to FIG.
  • a trench groove 40 reaching the buried gate region 18 is formed on the buried gate region 18 except for the gate extraction region 28. Insulator 42 is filled.
  • the source region 14 can be formed in a stripe shape or an island shape by appropriately changing the planar shape of the trench groove 40.
  • the gate-source voltage V GS was set to 0.7V.
  • the change in the energization current density J D with respect to the drain-source voltage V DS has substantially the same characteristics in the first semiconductor device 10A, the second semiconductor device 10B, and the third semiconductor device 10C. I understand.
  • the energization current density J D changes almost linearly, so that the first semiconductor device 10A, the second semiconductor device 10B, and the third semiconductor device 10C have substantially resistance. Can be considered.
  • the gate current density J G is increased.
  • the planar shape of the source region 14 is a stripe shape, the opposed area between the buried gate region 18 and the source region 14 is smaller than that of the first semiconductor device 10A.
  • the effective distance between the buried gate region 18 and the source region 14 is long. As a result, it is considered that the gate current density J G is lower than that of the first semiconductor device 10A.
  • the planar shape of the source region 14 is an island shape, and the opposing area between the buried gate region 18 and the source region 14 is narrower than that of the second semiconductor device 10B. It is considered that the gate current density J G is lower than that.
  • the gate current continues to flow until the supply of the gate current is stopped.
  • the first semiconductor device 10A to the third semiconductor device 10C can be regarded as resistors. Therefore, the amount of heat generated by the gate current (Joule heat) H is I GS , the parasitic resistance component between the gate electrode 24 and the source electrode 20 of the first semiconductor device 10A to the third semiconductor device 10C, and the outside of the gate electrode 24.
  • H I GS 2 ⁇ R ⁇ t It becomes. That is, the heat generation amount H is seen to increase in proportion to the square of the gate current I GS.
  • the second semiconductor device 10B or the third semiconductor device having a lower gate current density than the first semiconductor device 10A or the third semiconductor device. It can be seen that the semiconductor device 10C is preferably used, and the third semiconductor device 10C is more preferably used.
  • the semiconductor device according to the present invention is not limited to the above-described embodiment, and various configurations can be adopted without departing from the gist of the present invention.

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Abstract

　本発明は半導体装置に関する。半導体装置は、ｎ型の半導体領域（１２）と、ｎ型のソース領域（１４）と、ｎ型のドレイン領域（１６）と、ｐ型の複数の埋め込みゲート領域（１８）とを有する。さらに、この半導体装置は、超接合構造（３８）を有する。超接合構造（３８）は、各埋め込みゲート領域（１８）からそれぞれドレイン領域（１６）に向けて延在するｐ型の複数の第１領域（３６ｐ）と、第１領域（３６ｐ）間に存するｎ型の第２領域（３６ｎ）とで構成されている。

Description

半導体装置
　本発明は、例えば静電誘導型トランジスタ、静電誘導型サイリスタ等の半導体装置に関する。
　超接合構造を有する半導体装置として、従来から、縦型パワーＭＯＳＦＥＴのドリフト層に超接合構造を備えるＭＯＳＦＥＴが知られている。ドリフト層に超接合構造を備える半導体装置は、オフ状態では、ｐ型カラムとｎ型カラムの間の複数の平行なｐｎ接合のそれぞれから空乏層がｐ型カラムとｎ型カラムとの両側に広がってドリフト層を低い電界強度で空乏化する。これは高耐圧化につながる。また、超接合構造を備えるＭＯＳＦＥＴでは、耐圧に対してトレードオフ関係にあるオン抵抗が小さくなるという効果を奏する（特開２０１２－００４１７３号公報参照）。すでに、炭化珪素の静電誘導型トランジスタにおいて超接合を適用し、その性能を向上させる試みがあるが（特許第３２８４１２０号公報参照）、表面構造が複雑であるため、超接合の微細化が困難である。
　本発明は、超接合構造の利点を利用して、オン特性やオフ特性を良好にすることができる半導体装置を提供することを目的とする。なお、オン特性は導通特性を示し、オフ特性は耐圧特性を示す。
［１］　本発明に係る半導体装置は、第１導電型の半導体領域と、前記半導体領域の一方の表面に形成された第１導電型のソース領域と、前記半導体領域の他方の表面に形成された第１導電型のドレイン領域と、前記半導体領域のうち、前記ソース領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域とを有する半導体装置において、各前記埋め込みゲート領域からそれぞれ前記ドレイン領域に向けて延在する第２導電型の複数の第１領域と、前記第１領域間に存する第１導電型の第２領域とで超接合構造が構成されていることを特徴とする。
［２］　本発明において、前記埋め込みゲート領域は、一方向に延在し、且つ、前記一方向と直交する他方向に配列してもよい。
［３］　この場合、前記半導体領域のうち、隣接する前記埋め込みゲート領域間の領域がチャネル領域を構成し、前記チャネル領域は、前記一方向に沿って延在し、且つ、前記他方向に沿って配列してもよい。
［４］　さらに、前記ソース領域は、隣接する前記チャネル領域にわたって延在してもよい。
［５］　あるいは、前記ソース領域が分離され、前記ソース領域は、前記チャネル領域上において、前記一方向に延在し、且つ、前記他方向に配列してもよい。
［６］　この場合、さらに、前記ソース領域は、島状に分離され、前記島状のソース領域は、前記一方向と前記他方向に配列されてもよい。
［７］　［３］～［６］において、前記半導体領域の厚みに対する前記チャネル領域の長さの比が８／１００以下であってもよい。
［８］　この場合、前記半導体領域の厚みに対する前記チャネル領域の長さの比が１／３００以上６／１００以下であることが好ましい。
［９］　本発明において、前記第１領域の幅と前記第２領域の幅はほぼ同じであってもよい。
［１０］　この場合、少なくとも前記第１領域の不純物濃度は、１×１０15ｃｍ-3以上１×１０18ｃｍ-3未満であることが好ましい。
［１１］　本発明において、前記第１領域の不純物総量と前記第２領域の不純物総量はほぼ同じであることが好ましい。
　以上説明したように、本発明に係る半導体装置によれば、超接合構造の利点を利用して、オン特性やオフ特性を良好にすることができる。
第１の本実施の形態に係る半導体装置（第１半導体装置）の要部を示す断面図である。 図２Ａは図１におけるＩＩＡ－ＩＩＡ線上の断面図であり、図２Ｂは図２ＡにおけるＩＩＢ－ＩＩＢ線上の断面図である。 第１半導体装置のオン特性を示すグラフである。 第１半導体装置のオフ特性を示すグラフである。 超接合構造を構成する第１領域及び第２領域の不純物濃度のばらつきに対する降伏電圧の変化を示すグラフである。 第２の本実施の形態に係る半導体装置（第２半導体装置）の要部を示す断面図である。 図７Ａは図６におけるＶＩＩＡ－ＶＩＩＡ線上の断面図であり、図７Ｂは図７ＡにおけるＶＩＩＢ－ＶＩＩＢ線上の断面図である。 第３の本実施の形態に係る半導体装置（第３半導体装置）の要部を示す断面図である。 図９Ａは図８におけるＩＸＡ－ＩＸＡ線上の断面図であり、図９Ｂは図９ＡにおけるＩＸＢ－ＩＸＢ線上の断面図である。 第４の本実施の形態に係る半導体装置（第４半導体装置）の要部を示す断面図である。 第１半導体装置、第２半導体装置及び第３半導体装置において、ドレイン－ソース間電圧ＶDSを変化させたときの通電電流密度ＪDの特性を示すグラフである。 第１半導体装置、第２半導体装置及び第３半導体装置において、ドレイン－ソース間電圧ＶDSを変化させたときのゲート電流密度ＪGの特性を示すグラフである。
　以下、本発明に係る半導体装置の実施の形態例を図１～図１２を参照しながら説明する。なお、本明細書において数値範囲を示す「～」は、その前後に記載される数値を下限値及び上限値として含む意味として使用される。
　先ず、第１の本実施の形態に係る半導体装置（以下、第１半導体装置１０Ａと記す）は、図１に示すように、ｎ型の半導体領域１２（半導体基板でもよい）と、半導体領域１２の一方の表面に形成されたｎ型の高い不純物濃度のソース領域１４と、半導体領域１２の他方の表面に形成されたｎ型のドレイン領域１６と、半導体領域１２のうち、ソース領域１４寄りの位置に形成されたｐ型の複数の埋め込みゲート領域１８とを有する。なお、図１において、複数の埋め込みゲート領域１８は、ゲート電極（シンボル「Ｇ」で示す）に電気的に接続される。
　また、この第１半導体装置１０Ａは、ソース領域１４に対応した位置に形成されたソース電極２０と、ドレイン領域１６に対応した位置に形成されたドレイン電極２２と、ソース電極２０と電気的に絶縁して形成され、ソース電極２０とドレイン電極２２間に流れる電流の導通を制御する複数のゲート電極２４（図２Ｂ参照）とを有する。各ゲート電極２４は、図示しないが、例えばソース領域１４の周辺で電気的に一括して接続される。
　図２Ｂに示すように、各ゲート電極２４と埋め込みゲート領域１８との間には、各ゲート電極２４と埋め込みゲート領域１８とを電気的に接続するｐ型の複数のゲート取出し領域２８が形成されている。半導体領域１２のうち、隣接する埋め込みゲート領域１８間の領域がチャネル領域３０を構成する。
　図２Ａに示すように、複数の埋め込みゲート領域１８は、第１方向（ｙ方向）に延在し、且つ、第１方向と直交する第２方向（ｘ方向）に沿って配列されて形成されている。図１に示すように、埋め込みゲート領域１８の幅Ｗｇは、第１領域３６ｐの幅Ｗｐよりも大きく、隣接する埋め込みゲート領域１８に向かって互いに張り出した形状となっている。図１では、埋め込みゲート領域１８の断面形状が、扁平なトラック形状となっている例を示している。もちろん、埋め込みゲート領域１８の幅Ｗｇは、第１領域３６ｐの幅Ｗｐよりも小さくてもよく、等しくてもよい。なお、図２Ａは図１におけるＩＩＡ－ＩＩＡ線上の断面を示し、図２Ｂは図２ＡにおけるＩＩＢ－ＩＩＢ線上の断面を示す。また、図２Ａにおいて、複数の埋め込みゲート領域１８はゲート取出し領域２８を介してゲート電極（シンボル「Ｇ」で示す）に電気的に接続され、ソース領域１４はソース電極（シンボル「Ｓ」で示す）に電気的に接続される。
　チャネル領域３０は、図２Ａに示すように、上述した埋め込みゲート領域１８と同様に、第１方向（ｙ方向）に延在し、且つ、第１方向と直交する第２方向（ｘ方向）に沿って配列されて形成されている。図１に示すように、チャネル領域３０の長さＬｃ（第３方向（ｚ方向）の長さ）は短いことが好ましい。具体的には、半導体領域１２の厚みＬａに対するチャネル領域３０の長さＬｃの比、すなわち、（チャネル領域３０の長さＬｃ／半導体領域１２の厚みＬａ）が８／１００以下であり、好ましくは１／３００以上６／１００以下である。
　上述したソース領域１４は、図１、図２Ａ及び図２Ｂに示すように、該ソース領域１４を貫通するゲート取出し領域２８を除いて半導体領域１２の一方の表面全体にわたって延在する単一の領域を構成している。すなわち、ソース領域１４は、隣接するチャネル領域３０にわたって延在している。
　図２Ｂに示すように、ゲート電極２４とソース領域１４との間にＳｉＯ2等の第１絶縁膜３２が介在されている。さらに、各ゲート電極２４を含む全面にソース電極２０が形成され、各ゲート電極２４とソース電極２０との間には例えばＴＥＯＳ（Ｔｅｔｒａ　ＥｔｈＯｘｙ　Ｓｉｌａｎｅ：Ｓｉ（ＯＣ2Ｈ5）4）による第２絶縁膜３４が介在されている。
　そして、図１及び図２Ｂに示すように、この第１半導体装置１０Ａは超接合構造３８を有する。超接合構造３８は、各埋め込みゲート領域１８からそれぞれドレイン領域１６に向けて延在するｐ型の複数の第１領域３６ｐと、第１領域３６ｐ間に存するｎ型の第２領域３６ｎとで構成されている。
　超接合構造３８を構成する第１領域３６ｐの不純物総量と第２領域３６ｎの不純物総量はほぼ同じである。超接合構造３８を構成する第１領域３６ｐの幅Ｗｐと第２領域３６ｎの幅Ｗｎが等しい場合、超接合構造３８を構成する第１領域３６ｐの不純物濃度と第２領域３６ｎの不純物濃度はほぼ同じである。「ほぼ同じ」とは、第１領域３６ｐの不純物濃度をＮＡ、第２領域３６ｎの不純物濃度をＮＤとしたとき、
　　　｜ＮＡ－ＮＤ｜／ＮＤ≦５（％）
をいう。これについては後述する。
　また、図１に示すように、第１領域３６ｐの幅Ｗｐと第２領域３６ｎの幅Ｗｎはほぼ同じである。「ほぼ同じ」とは、｜幅Ｗｐ－幅Ｗｎ｜≦０．１μｍを示す。これにより、第１領域３６ｐの不純物総量と第２領域３６ｎの不純物総量をほぼ同じにすることが可能となる。
　また、超接合構造３８のアスペクト比は大きい方が好ましい。ある特定の降伏電圧に対するオン抵抗を低くすることができる。ここで、超接合構造３８のアスペクト比とは、｛縦方向（ｚ方向）の長さＬｓｊ／（第１領域の幅Ｗｐ／２＋第２領域の幅Ｗｎ／２）｝を示す。縦方向の長さＬｓｊは、埋め込みゲート領域１８の厚み方向中心位置から超接合構造３８の下端までの長さを示す。
　ここで、第１半導体装置１０Ａのオン特性及びオフ特性について図３～図５を参照しながら説明する。
　先ず、前提として、超接合構造３８のアスペクト比を１６．５、第１領域３６ｐ及び第２領域３６ｎの幅Ｗｐ及びＷｎをそれぞれ２μｍ、半導体領域１２の厚みＬａに対するチャネル領域３０の長さＬｃの比を１／３００とした。
　そして、第１領域３６ｐと第２領域３６ｎの不純物濃度に対するオン特性とオフ特性の変化を確認した。第１領域３６ｐと第２領域３６ｎの不純物濃度を同じにした。従って、第１領域３６ｐと第２領域３６ｎの不純物濃度を、単に、不純物濃度ｎpilと記す。
　不純物濃度ｎpilの内訳は、下記表１に示す通りとした。
Figure JPOXMLDOC01-appb-T000001
　表１に示す各不純物濃度について、ゲート－ソース間電圧ＶGSを０．７Ｖとし、ドレイン－ソース間電圧ＶDSを変化させたときの通電電流密度ＪD（オン特性）を確認した。その結果を図３に示す。
　図３から、この第１半導体装置１０Ａは、通常のＳＩサイリスタにおいて生じていた約０．７５Ｖ程度のビルトインポテンシャルは主電流の導通路中にはなく、ＭＯＳＦＥＴと同様に、ターンオンと共にＶDS＝０から電流が立ち上がっていることがわかる。
　また、図３の結果から、不純物濃度ｎpilが高くなるほど、通電電流密度ＪDの立ち上がりが急峻になっている。その変化はほぼ濃度に応じたものとなっている。
　さらに、表１に示す各不純物濃度について、ゲート－ソース間電圧ＶGSを－５Ｖ（逆バイアス）とし、ドレイン－ソース間電圧ＶDSを変化させたときの通電電流密度ＪD（オフ特性）を確認した。その結果を図４に示す。
　このオフ特性については、不純物濃度ｎpilが６×１０15～１×１０16ｃｍ-3の範囲ではほとんど変化はなく、降伏電圧は高い電圧レベルとなっている。不純物濃度ｎpilが２×１０16ｃｍ-3では、降伏電圧がわずかに低下し、不純物濃度ｎpilが３×１０16ｃｍ-3では、降伏電圧が急激に低下している。
　従って、オン特性及びオフ特性を共に向上させるには、不純物濃度は、６×１０15ｃｍ-3以上３×１０16ｃｍ-3未満であることが好ましい。
　次に、第１領域３６ｐの不純物濃度と第２領域３６ｎの不純物濃度が同じ場合と異なる場合とでの降伏電圧の変化を確認した。その前提として、第１領域３６ｐの不純物濃度をＮＡ、第２領域３６ｎの不純物濃度をＮＤとしたとき、第１領域３６ｐ及び第２領域３６ｎ間の不純物濃度のばらつきを｜ＮＡ－ＮＤ｜／ＮＤで求めた。そして、この不純物濃度のばらつきに対する降伏電圧の変化をプロットした。その結果を図５に示す。
　図５から、不純物濃度のばらつきが大きくなるにつれて降伏電圧が低下していることがわかる。特に、不純物濃度ｎpilが高いと、その低下の度合いが大きくなっている。この場合、降伏電圧の低下が５０Ｖ未満であれば、オフ特性の大幅な低下を回避できることから、第１領域３６ｐ及び第２領域３６ｎ間の不純物濃度のばらつき｜ＮＡ－ＮＤ｜／ＮＤは５％以下の範囲であることが好ましい。すなわち、「第１領域の不純物濃度と第２領域の不純物濃度はほぼ同じである」の「ほぼ同じ」は、｜ＮＡ－ＮＤ｜／ＮＤが５％以下の範囲であることを示す。
　このように、第１半導体装置１０Ａは、オン特性及びオフ特性を良好にすることができる。
　次に、第２の本実施の形態に係る半導体装置（以下、第２半導体装置１０Ｂと記す）について、図６、図７Ａ及び図７Ｂを参照しながら説明する。
　この第２半導体装置１０Ｂは、上述した第１半導体装置１０Ａとほぼ同様の構成を有するが、以下の点で異なる。すなわち、図６、図７Ａ及び図７Ｂに示すように、ソース領域１４が埋め込みゲート領域１８上で分離され、各ソース領域１４がチャネル領域３０上を第１方向（ｙ方向）に沿ってストライプ状に形成された形態になっている。
　ソース領域１４の離間幅Ｗａとしては、第１領域３６ｐの幅Ｗｐとほぼ同じ幅、例えば（幅Ｗｐ－０．１μｍ）以上（幅Ｗｐ＋０．１μｍ）以下が選択可能である。ソース領域１４の幅Ｗｓとしては、第２領域３６ｎの幅Ｗｎとほぼ同じ幅、例えば（幅Ｗｎ－０．１μｍ）以上（幅Ｗｎ＋０．１μｍ）以下が選択可能である。
　次に、第３の本実施の形態に係る半導体装置（以下、第３半導体装置１０Ｃと記す）について、図８、図９Ａ及び図９Ｂを参照しながら説明する。
　この第３半導体装置１０Ｃは、上述した第２半導体装置１０Ｂとほぼ同様の構成を有するが、図８、図９Ａ及び図９Ｂに示すように、さらに、ソース領域１４が島状に分離されている点で異なる。図９Ａでは、複数の島状のソース領域１４が第１方向（ｙ方向）及び第２方向（ｘ方向）にマトリクス状に配列された例を示す。ソース領域１４の配列はマトリクス状でもよいし、千鳥配列でもよい。
　次に、第４の本実施の形態に係る半導体装置（以下、第４半導体装置１０Ｄと記す）について、図１０を参照しながら説明する。
　第４半導体装置１０Ｄは、図１０に示すように、埋め込みゲート領域１８上であって、ゲート取出し領域２８を除く部分に、埋め込みゲート領域１８に達するトレンチ溝４０が形成され、該トレンチ溝４０内に絶縁物４２が充填されて構成されている。この場合、トレンチ溝４０の平面形状を適宜変更することで、ソース領域１４をストライプ状にしたり、島状にすることができる。
　次に、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃの特性の違い、特に、ドレイン－ソース間電圧ＶDSを変化させたときの通電電流密度ＪDとゲート電流密度ＪGを確認した。その結果を図１１及び図１２に示す。なお、ゲート－ソース間電圧ＶGSは０．７Ｖとした。
　先ず、図１１に示すように、ドレイン－ソース間電圧ＶDSに対する通電電流密度ＪDの変化は、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃ共にほぼ同じ特性を有することがわかる。しかも、ドレイン－ソース間電圧ＶDSの上昇に従って、通電電流密度ＪDがほぼ線形に変化していることから、第１半導体装置１０Ａ、第２半導体装置１０Ｂ及び第３半導体装置１０Ｃはほぼ抵抗とみなすことができる。
　そして、図１２に示すように、ドレイン－ソース間電圧ＶDSに対するゲート電流密度ＪGの変化から、ゲート電流は第１半導体装置１０Ａが最も多く流れ、次いで、第２半導体装置１０Ｂであり、最もゲート電流密度ＪGが少なかったのは第３半導体装置１０Ｃであった。この理由としては、第１半導体装置１０Ａは、ソース領域１４が半導体領域１２の一方の表面全体にわたって延在する単一の領域を構成している。このことから、埋め込みゲート領域１８とソース領域１４との対向面積が第２半導体装置１０Ｂ及び第３半導体装置１０Ｃよりも広くなると同時に、埋め込みゲート領域１８とソース領域１４との実効的な距離が短い結果、ゲート電流密度ＪGが高くなったものと考えられる。
　これに対して、第２半導体装置１０Ｂは、ソース領域１４の平面形状がストライプ状となっているため、埋め込みゲート領域１８とソース領域１４との対向面積が第１半導体装置１０Ａよりも狭くなり、埋め込みゲート領域１８とソース領域１４との実効的な距離が長くなっている。その結果、第１半導体装置１０Ａよりもゲート電流密度ＪGが低くなったものと考えられる。
　第３半導体装置１０Ｃは、ソース領域１４の平面形状が島状となって、埋め込みゲート領域１８とソース領域１４との対向面積が第２半導体装置１０Ｂよりも狭くなることから、第２半導体装置１０Ｂよりもゲート電流密度ＪGが低くなったものと考えられる。
　第１半導体装置１０Ａ～第３半導体装置１０Ｃは、一旦、ターンオンすると、ゲート電流の供給が停止するまで、ゲート電流が流れ続けることとなる。上述したように、第１半導体装置１０Ａ～第３半導体装置１０Ｃは、抵抗とみなすことができる。そのため、ゲート電流による発熱量（ジュール熱）Ｈは、ゲート電流をＩGS、第１半導体装置１０Ａ～第３半導体装置１０Ｃのゲート電極２４とソース電極２０間の寄生抵抗成分とゲート電極２４の外付け抵抗の和をＲ、時間をｔとしたとき、
　　　Ｈ＝ＩGS 2・Ｒ・ｔ
となる。すなわち、発熱量Ｈは、ゲート電流ＩGSの２乗に比例して大きくなることがわかる。
　そのため、半導体装置のオン動作が長時間継続されるような機器（遮断器等）に適用する場合は、第１半導体装置１０Ａを用いるよりも、ゲート電流密度が低い第２半導体装置１０Ｂや第３半導体装置１０Ｃを用いることが好ましく、第３半導体装置１０Ｃを用いることがより好ましいことがわかる。
　なお、本発明に係る半導体装置は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。

Claims (11)

  1. 　第１導電型の半導体領域（１２）と、
    　前記半導体領域（１２）の一方の表面に形成された第１導電型のソース領域（１４）と、
    　前記半導体領域（１２）の他方の表面に形成された第１導電型のドレイン領域（１６）と、
    　前記半導体領域（１２）のうち、前記ソース領域寄りの位置に形成された第２導電型の複数の埋め込みゲート領域（１８）とを有する半導体装置において、
    　各前記埋め込みゲート領域（１８）からそれぞれ前記ドレイン領域（１６）に向けて延在する第２導電型の複数の第１領域（３６ｐ）と、前記第１領域（３６ｐ）間に存する第１導電型の第２領域（３６ｎ）とで超接合構造（３８）が構成されていることを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記埋め込みゲート領域（１８）は、一方向に延在し、且つ、前記一方向と直交する他方向に配列していることを特徴とする半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記半導体領域（１２）のうち、隣接する前記埋め込みゲート領域（１８）間の領域がチャネル領域（３０）を構成し、
    　前記チャネル領域（３０）は、前記一方向に沿って延在し、且つ、前記他方向に沿って配列していることを特徴とする半導体装置。
  4. 　請求項３記載の半導体装置において、
    　前記ソース領域（１４）は、隣接する前記チャネル領域（３０）にわたって延在していることを特徴とする半導体装置。
  5. 　請求項３記載の半導体装置において、
    　前記ソース領域（１４）が分離され、
    　前記ソース領域（１４）は、前記チャネル領域（３０）上において、前記一方向に延在し、且つ、前記他方向に配列していることを特徴とする半導体装置。
  6. 　請求項５記載の半導体装置において、
    　さらに、前記ソース領域（１４）は、島状に分離され、
    　前記島状のソース領域（１４）は、前記一方向と前記他方向に配列されていることを特徴とする半導体装置。
  7. 　請求項３～６のいずれか１項に記載の半導体装置において、
    　前記半導体領域（１２）の厚み（Ｌａ）に対する前記チャネル領域（３０）の長さ（Ｌｃ）の比が８／１００以下であることを特徴とする半導体装置。
  8. 　請求項７記載の半導体装置において、
    　前記半導体領域（１２）の厚み（Ｌａ）に対する前記チャネル領域（３０）の長さ（Ｌｃ）の比が１／３００以上６／１００以下であることを特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記第１領域（３６ｐ）の幅（Ｗｐ）と前記第２領域（３６ｎ）の幅（Ｗｎ）はほぼ同じであることを特徴とする半導体装置。
  10. 　請求項９記載の半導体装置において、
    　少なくとも前記第１領域（３６ｐ）の不純物濃度は、１×１０15ｃｍ-3以上１×１０18ｃｍ-3未満であることを特徴とする半導体装置。
  11. 　請求項１～１０のいずれか１項に記載の半導体装置において、
    　前記第１領域（３６ｐ）の不純物総量と前記第２領域（３６ｎ）の不純物総量はほぼ同じであることを特徴とする半導体装置。
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