JP4127987B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特にトランジスタの構造、好ましくはＪＦＥＴの構造に関する。
【０００２】
【従来の技術】
シリコンカーバイド（SiC）は絶縁破壊電界がSiに比べ約10倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができ、損失を低減できる材料である。SiCを用いたパワー半導体素子の一つに接合FET（JFET）あるいは静電誘導トランジスタ（SIT）がある。SiCの特長を利用したJFETの例として、図２に示す特開平１０−２９４４７１号公報記載の構造がある。図２において10はドレイン領域であるn+基板、11はnドリフト層、12はn+ソース領域、13はpゲート領域である。また21はドレイン電極、22はソース電極、23はゲート電極である。SiCは絶縁破壊電界が高いため、Si素子では困難であった高濃度のpn接合が可能であるため、図のようなソースとゲートが重なり合った構造で高いゲート耐圧が実現できる。
【０００３】
【発明が解決しようとする課題】
JFETはゲートからチャネルに拡がる空乏層により電流をオンオフするトランジスタである。n+ドレインとn+ソースはnドリフト層を介してつながっているため、オフ状態を実現するためには通常負のゲート電圧が必要となる。このようなデバイスをノーマリオンと称す。特開平１０−２９４４７１号公報等では、オン抵抗とゲート逆バイアスを共に低減させる具体的数値が明らかになっておらず、プロセスマージン等を考慮に入れた構造最適化によるには安定な特性実現不充分であった。
【０００４】
これに対しMOSFETの場合はp型領域がドレイン/ソース間に存在するため、負のゲート電圧がない場合でもオフ状態が実現できている。このようなデバイスをノーマリオフと称す。しかしながらMOSFETであっても電圧の変動に対応するため、-10V程度の負のゲート電圧を印加しているのが通常である。さらにJFETの場合はpn接合面積が多いためゲート/ドレイン間の容量が大きく、高速スイッチングの妨げとなっている。
【０００５】
本発明の目的は低いオン抵抗を保ちながら数Vの負のゲートバイアスで十分オフ状態を実現できる構造を提供することであり、さらにはゲート/ドレイン間の容量を低減できる構造を提供することである。
【０００６】
【課題を解決するための手段】
低いゲート電圧を実現するために、本発明の半導体装置はpゲートとn+ソースが接する構造のJFETにおいて、チャネル幅の最小値を1.5μmより狭くしたものである。さらにチャネル領域の少なくとも一部の濃度がドリフト領域の濃度より低くした、あるいは薄いp型層を形成したものである。微細チャネル幅を実現するために本発明は、ゲート電極にアルミニウムを用い、熱処理によりアルミニウムを半導体中に拡散することにより、ゲート電極とpゲート領域をセルフアラインで形成したものである。さらにチャネル幅とpゲート幅の和がチャネル幅の４倍と等しいかもしくは小さくした。
【０００７】
上記目的の異なる実現方法として本発明の半導体装置はn+ソース下部に埋め込みpゲートを設け、かつ表面pゲートと埋め込みpゲートの間で横方向チャネルを形成し、上下のpゲート間隔の最小値を1.5μmより狭くした。
【０００８】
ゲート/ドレイン間の容量を低減する方法として、本発明の半導体装置はpゲート下側のドリフト領域の濃度を、チャネル領域下側のドリフト領域の濃度より低くした。
【０００９】
図１は負のゲートバイアス（ゲート逆電圧）とチャネル幅Wchとの関係を示し、耐圧600Vを実現できる逆バイアスを示している。図１から明らかなように、チャネル幅を1.5μm以下とすることによりゲート逆バイアスを数Vに抑えることができる。従ってゲート逆バイアスの設定を10Vとすることにより、電源電圧の変動が40％程度生じても十分オフ状態を実現できる。
【００１０】
一方、チャネル幅狭くなるとオン抵抗の増大が懸念される。図３にチャネル幅とオン抵抗の関係の計算結果を示す。これから明らかなように、チャネル幅が0.3μmより狭くなるとオン抵抗が急激に増大する。従って低いオン抵抗を実現するにはチャネル幅を0.4μm以上とすることが好ましい。ユニット幅（チャネル幅とpゲート幅の和）との関係で見ると、チャネル幅がチャネル幅の５倍の場合、チャネル幅が1.5μmから1.2μmに変動(±10％)するとオン抵抗は9.0mΩ・cm2から7.9mΩ・cm2と10％以上変動する。これに対し４倍以下であれば、オン抵抗の変動は約9％と10％以下に抑えることができる。加えて絶対値も低減することがわかる。
【００１１】
従ってチャネル幅を1.5μm以下とし、ユニット幅をチャネル幅の４倍以内にすることでプロセスマージンが拡大し、かつオン抵抗とゲート逆バイアスを低減することができる。なおチャネル幅の最適値は図から明らかなように0.5μmから1.0μmであり、これに設定することが望ましい。
【００１２】
チャネル領域における空乏層はチャネル部の濃度が低い方が大きく拡がる。従ってチャネル領域の濃度を低濃度化することで低いゲート逆バイアスでオフ状態を実現できる。しかしながらオン抵抗は濃度に比例するため、ドリフト領域の濃度も下げると電流経路全体の抵抗が増大する。
【００１３】
そのため本発明のように空乏層拡がりが関係する部分のみの濃度を低下させることにより、ゲート逆バイアスの低減を図りながらオン抵抗への影響を少なくすることができる。ただしチャネル部をドリフト領域に対し10倍低濃度化させるとその分チャネル領域での抵抗が増大する。その結果デバイス全体のオン抵抗が増加する。
【００１４】
例えば抵抗のチャネル成分とドリフト成分が50：50の場合を考えてみる。10倍低濃度化するとチャネル領域における空乏層拡がりは３倍となり従ってゲート逆バイアスも約1/3に低減できる。しかしながら抵抗配分は500：50となり、抵抗のほとんどがチャネル領域で支配され、かつ抵抗自体も約５倍に増大する。そのため低濃度化は３倍以下に抑えることが望ましい。この場合ゲート逆バイアス低減効果は約1/1.7（空乏層拡がりは約1.7倍）であるため、チャネル幅1.5μmであってもゲート逆バイアスを5V以下に抑えることが可能である。抵抗配分は150：50となり、抵抗増加分は約２倍に抑えることができる。
【００１５】
ノーマリオフを実現にはn+ソースとドリフト領域の間にp層を設ければよい。しかしながらp層を設けるとオン状態を実現するにはゲート電流の注入が必要となり、バイポーラ動作させる必要がある。これを防ぐため本発明ではp層を電子がトンネル透過可能なプロファイルとする。これにより、ゲートに順バイアスを加えることで電子が透過しやすくなり、低いオン抵抗とノーマリオフを実現することが可能になる。
【００１６】
次にゲート/ドレイン間容量について説明する。ゲート/ドレイン間の空乏層幅で容量は決まる。空乏層幅は濃度の平方根に反比例する。従って低容量化を達成するにはドリフト領域の濃度を低濃度化すればよい。しかしながら低濃度化するとオン抵抗が増大する。JFETの場合、pゲート下部は電流経路に対しデッドスペースとなっている。従って本発明のように、この部分の濃度を下げることでオン抵抗に影響を及ぼすことなくゲート/ドレイン間の容量を下げることができ、スイッチングの高速化を図ることができる。
【００１７】
【発明の実施の形態】
以下、本発明を実施例により詳細に説明する。
【００１８】
図2は本発明の第２の実施例であり、JFETの断面構造である。図２において10はドレイン領域であるn+基板、11はnドリフト層、12はn+ソース領域、13はpゲート領域である。また21はドレイン電極、22はソース電極、23はゲート電極である。
【００１９】
本実施例では基板10としてn型4H-SiCを用いた。ドリフト領域には厚み6.5μm、濃度3.0×1016cm-3のnエピ層11を用いた。pゲート13にはAlをドーパントに用い、そのイオン注入条件は最大加速エネルギー1.25MeV、ドーズ量5×1013cm-2である。チャネル幅は0.5μm、ユニット幅は1.0μmである。pゲート用イオン注入後、窒素のイオン注入によりn+ソース12を形成した。注入条件は最大200keVの多重注入であり、ドーズ量の総計は1.8×1015cm-2である。イオン注入後、アルゴン雰囲気中で1700℃の欠陥回復・活性化熱処理をした。各電極にはNiを用いた。作製したデバイスの電気特性を測定した結果、600V以上の耐圧を得ることができ、そのときのゲート逆バイアスは2Vであった。またオン抵抗は0.5mΩ・cm2と、オン、オフともに良好な特性を得ることができた。
【００２０】
図４は本発明の第２の実施例であり、JFETの断面構造である。本実施例では実施例１のドリフト層１１を5.0μmとし、その上に厚み1.5μｍ、濃度1.0×1016cm-3のn-層をエピ成長により追加した。これにより加工精度を和らげることができ、チャネル幅は0.8μm、ユニット幅は2.4μmとした。これにより、4Vのゲート逆バイアスで600V以上の耐圧を得ることができた。またオン抵抗は1.5mΩ・cm2と良好な特性をであった。
【００２１】
図５は本発明の第３の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層１１を5.3μmmとしn-層14の厚みを1.2μmとし、pゲート領域13の深さと同じにした。これにより、4.5Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は1.4mΩ・cm2と、良好な特性であった。
【００２２】
図６は本発明の第４の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層１１を5.5μmとしn-層14の厚みを1.0μmとし、pゲート領域13より浅い構造とした。これにより、6Vとやや高いゲート逆バイアスであったが600V以上の耐圧を得ることができ、またオン抵抗は1.2mΩ・cm2と、良好な特性であった。
【００２３】
図７は本発明の第５の実施例を示すJFETの断面構造である。本実施例においては、実施例１におけるドリフト層11を6.0μmとし、その上に厚み0.5μm、濃度3.0×1017cm-3のn層15をエピ成長により追加した形成した。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、3Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であった。
【００２４】
図８は本発明の第６の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.0μmとし、その上に厚み0.8μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成した。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、2Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.5mΩ・cm2と、良好な特性であった。
【００２５】
図９は本発明の第７の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.3μmとし、その上に厚み0.5μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成し、pゲート領域13の深さと同じにした。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、3Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であった。
【００２６】
図10は本発明の第８の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.5μmとし、その上に厚み0.3μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成し、pゲート領域13より浅い構造とした。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、5Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.3mΩ・cm2と、良好な特性であった。
【００２７】
図11は本発明の第９の実施例を示すJFETの断面構造である。微細チャネルJFETを実現するには必然的に高精度のアライメントが要求される。しかしながら本発明のJFETの場合、pゲートとn+ソースが接している構造であるため、本実施例のように一つのn+ソースに複数個の副次的pゲートを接して設けても問題はない。これにより異なる領域間に関する高精度のアライメントは必要ではなくなる。
【００２８】
本実施例では実施例２に示した構造を用い、n+ソース下部に２本の副次的pゲートを設けた。この場合のチャネル幅は0.8μm、副次的pゲートの幅は1.6μmである。なお副次的pゲートは図示していない場所でゲート電極22に接する構造となっている。この場合のユニット幅は10μmであるが、チャネル幅の４倍のユニット幅を実現した場合と同様の効果を得ることができた。本構造を採用することにより、実施例２と同様の特性を得ることができた。
【００２９】
図12は本発明の第10の実施例を示すJFETの断面構造である。本実施例は実施例３に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例３と同様の特性を得ることができた。
【００３０】
図13は本発明の第11の実施例を示すJFETの断面構造である。本実施例は実施例４に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例４と同様の特性を得ることができた。
【００３１】
図14は本発明の第12の実施例を示すJFETの断面構造である。本実施例は実施例５に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例５と同様の特性を得ることができた。
【００３２】
図15は本発明の第13の実施例を示すJFETの断面構造である。本実施例は実施例６に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例６と同様の特性を得ることができた。
【００３３】
図16は本発明の第14の実施例を示すJFETの断面構造である。本実施例は実施例７に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例７と同様の特性を得ることができた。
【００３４】
図17は本発明の第15の実施例を示すJFETの断面構造である。本実施例は実施例８に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例８と同様の特性を得ることができた。
【００３５】
図18は本発明の第16の実施例を示すJFETの断面構造である。本実施例はチャネル中央部下に、pゲート13と同一断面では接することなく埋め込みpゲート16を設けた構造である。nドリフト層11は濃度3×1016cm-3、厚さ8μmであり、埋め込みpゲート16の厚さは0.5μmである。pゲート13と埋め込みpゲート16の間がチャネルとなる横型チャネル方式のデバイスであり、間隔がチャネル幅となる。本実施例では1.0μmとした。pゲート13と埋め込みpゲート16が接することなく重なっている距離がチャネル長であり、本実施例では3.0μmとした。これによりゲート電圧０Vで耐圧600Vを実現することができた。しかしながらユニット幅が大きいためオン抵抗は2mΩ・cm2であった。
【００３６】
図19は本発明の第17の実施例を示すJFETの断面構造である。本実施例は実施例16のチャネルの濃度を低くした構造としたものである。ドリフト層11の厚さを6.5μmとし、埋め込みpゲート16を形成後、濃度1.5×1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加した。これによりチャネル幅を2μmとすることができ、ユニット全体も微細化でき、ゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.5mΩ・cm2に低減できた。
【００３７】
図20は本発明の第18の実施例を示すJFETの断面構造である。実施例16においてn+ソース下部のn型領域はオン抵抗を大きくする一因となっている。そのため、本実施例ではn+ソース12を埋め込みpゲート16と接する構造とした。これによりゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.5mΩ・cm2に低減できた。
【００３８】
図21は本発明の第19の実施例を示すJFETの断面構造である。実施例17においてn+ソース下部のn-領域はオン抵抗を大きくする一因となっている。そのため、本実施例ではn+ソース12を埋め込みpゲート16と接する構造とした。これによりゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.0mΩ・cm2に低減できた。
【００３９】
図22は本発明の第20の実施例を示すJFETの断面構造である。ノーマリオフを実現するため、本実施例ではn+ソース12とnドリフト11の間に低濃度かつ極薄のp-層17を設けた。厚さ6.2μm、濃度3×1016cm-3のnドリフト11をエピ成長後、厚さ0.3μm、濃度1×1015cm-3のp層17を成長させた。その後イオン注入によりpゲート13とn+ソース12を形成した。n+ソース形成時の注入エネルギーの最大値を160keVとしp-層17の厚さをトンネル可能10nmとした。チャネル幅は0.8μm、ユニット幅は2.4μmである。これによりゲートバイアス０Vの状態であってもpゲート13ならびにp-層17からの空乏層拡がりにより耐圧600Vを実現できた。一方ゲートに順バイアスを印加することにより空乏層拡がりが減少し、かつp-層17はトンネル可能であるためオン状態が実現でき，1mΩ・cm2のオン抵抗が得られた。
【００４０】
図23は本発明の第21の実施例を示すJFETの断面構造である。実施例20ではn+ソースのイオン注入条件を制御することによりp-層の厚さを制御していたが、再現性の点からは容易ではない。そのため本実施例では5nmのp-層17をエピ成長後厚さ0.3μm、濃度3×1016cm-3のn層15を追加成長させた。その後イオン注入によりpゲート13とn+ソース12を形成した。これによりp-層の厚さ制御性が向上し、ノーマリオフが実現できたとともに、1mΩ・cm2のオン抵抗が得られた。
【００４１】
図24は本発明の第22の実施例を示すJFETの断面構造である。ゲート逆バイアスを低減するには、チャネル幅のみならず深いpゲートが必要である。そのためには高エネルギーイオン注入が不可欠である。しかしながらMeV級のイオン注入装置は一般的でなく、さらに厚いマスキング材料が必要であり、微細加工時の寸法シフトを考慮するなど、プロセス的には容易ではない。そのため本実施例ではゲート形成領域をドライエッチング等によりする構造とした。さらにはpゲート13の形成方法として、ゲート電極にAlを用い、これからレーザー照射によりAlを拡散させる方式を採用した。この方式はゲート電極とpゲートがセルフアラインで形成できるため、ユニット幅の大幅短縮が容易になり、チャネル幅0.5μm、ユニット幅1.0μmという微細デバイスを形成できた。これによりゲート逆バイアス2Vで耐圧600Vを実現でき、さらに0.5mΩ・cm2という低オン抵抗を実現できた。
【００４２】
図25は本発明の第23の実施例を示すJFETの断面構造である。本実施例ではpゲート13下側の領域全てを低濃度のn-領域18とした。厚さ6.5μm、濃度3×1016cm-3のドリフト層11を用い、イオン注入によりpゲート13、n+ソース12を形成し、さらにボロンなどのp型不純物をイオン注入により選択的に低濃度でpゲートの下部に注入し、補償効果で1×1015cm-3のn-領域とした。これによりゲート/ドレイン間の容量は約25％低減し、スイッチングの高速化を図ることができた。
【００４３】
図26は本発明の第24の実施例を示すJFETの断面構造である。本実施例ではpゲート13下側の領域のうち、pゲート側の部分を低濃度のn-領域18とした。この場合でも実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４４】
図27は本発明の第25の実施例を示すJFETの断面構造である。本実施例は横チャネル型JFETにおいてゲート/ドレイン間容量の低減を図った例である。厚さ5μm、濃度3×1016cm-3のドリフト層11に埋め込みゲート16を形成後、さらにボロンなどのp型不純物をイオン注入により選択的に低濃度でpゲートの下部に注入し、補償効果で1×1015cm-3のn-領域とした。引続き濃度1.5×1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加し、表面側のpゲート13とn+ソース12を形成した。これにより実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４５】
図28は本発明の第26の実施例を示すJFETの断面構造である。本実施例では横チャネルJFETにおける埋め込みpゲート16下側の領域のうち、pゲート側の部分を低濃度のn-領域18とした。この場合でも実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４６】
上記実施例では横チャネルJFETのうち実施例19に適用した場合で説明したが、本発明はこれに限らず、実施例16から実施例18に適用しても同様である。
【００４７】
【発明の効果】
本発明によれば、低ゲート逆バイアスかつ低オン抵抗が実現できるため、インバーター用のスイッチングデバイスに用いるとゲート駆動が容易になると共に損失を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するためのチャネル幅とゲート逆バイアスの関係を示す計算結果。
【図２】 JFETの構造並びに本発明の第１の実施例を示す略式断面図。
【図３】本発明を説明するためのチャネル幅とオン抵抗の関係を示す計算結果。
【図４】本発明の第２の実施例を説明する略式断面図。
【図５】本発明の第３の実施例を説明する略式断面図。
【図６】本発明の第４の実施例を説明する略式断面図。
【図７】本発明の第５の実施例を説明する略式断面図。
【図８】本発明の第６の実施例を説明する略式断面図。
【図９】本発明の第７の実施例を説明する略式断面図。
【図１０】本発明の第８の実施例を説明する略式断面図。
【図１１】本発明の第９の実施例を説明する略式断面図。
【図１２】本発明の第10の実施例を説明する略式断面図。
【図１３】本発明の第11の実施例を説明する略式断面図。
【図１４】本発明の第12の実施例を説明する略式断面図。
【図１５】本発明の第13の実施例を説明する略式断面図。
【図１６】本発明の第14の実施例を説明する略式断面図。
【図１７】本発明の第15の実施例を説明する略式断面図。
【図１８】本発明の第16の実施例を説明する略式断面図。
【図１９】本発明の第11の実施例を説明する略式断面図。
【図２０】本発明の第12の実施例を説明する略式断面図。
【図２１】本発明の第13の実施例を説明する略式断面図。
【図２２】本発明の第14の実施例を説明する略式断面図。
【図２３】本発明の第15の実施例を説明する略式断面図。
【図２４】本発明の第16の実施例を説明する略式断面図。
【図２５】本発明の第11の実施例を説明する略式断面図。
【図２６】本発明の第12の実施例を説明する略式断面図。
【図２７】本発明の第13の実施例を説明する略式断面図。
【図２８】本発明の第16の実施例を説明する略式断面図。
【符号の説明】
10…n+基板、11…nドリフト層、12…n+ソース領域、13…pゲート領域、14…n-層、15…n層、16…埋め込みp層、17…p-層、18…n-領域、21…ドレイン電極、22…ソース電極、23…ゲート電極。
【発明の属する技術分野】
本発明は、半導体装置に関し、特にトランジスタの構造、好ましくはＪＦＥＴの構造に関する。
【０００２】
【従来の技術】
シリコンカーバイド（SiC）は絶縁破壊電界がSiに比べ約10倍大きいため、耐圧を維持するドリフト層を薄く、かつ高濃度にすることができ、損失を低減できる材料である。SiCを用いたパワー半導体素子の一つに接合FET（JFET）あるいは静電誘導トランジスタ（SIT）がある。SiCの特長を利用したJFETの例として、図２に示す特開平１０−２９４４７１号公報記載の構造がある。図２において10はドレイン領域であるn+基板、11はnドリフト層、12はn+ソース領域、13はpゲート領域である。また21はドレイン電極、22はソース電極、23はゲート電極である。SiCは絶縁破壊電界が高いため、Si素子では困難であった高濃度のpn接合が可能であるため、図のようなソースとゲートが重なり合った構造で高いゲート耐圧が実現できる。
【０００３】
【発明が解決しようとする課題】
JFETはゲートからチャネルに拡がる空乏層により電流をオンオフするトランジスタである。n+ドレインとn+ソースはnドリフト層を介してつながっているため、オフ状態を実現するためには通常負のゲート電圧が必要となる。このようなデバイスをノーマリオンと称す。特開平１０−２９４４７１号公報等では、オン抵抗とゲート逆バイアスを共に低減させる具体的数値が明らかになっておらず、プロセスマージン等を考慮に入れた構造最適化によるには安定な特性実現不充分であった。
【０００４】
これに対しMOSFETの場合はp型領域がドレイン/ソース間に存在するため、負のゲート電圧がない場合でもオフ状態が実現できている。このようなデバイスをノーマリオフと称す。しかしながらMOSFETであっても電圧の変動に対応するため、-10V程度の負のゲート電圧を印加しているのが通常である。さらにJFETの場合はpn接合面積が多いためゲート/ドレイン間の容量が大きく、高速スイッチングの妨げとなっている。
【０００５】
本発明の目的は低いオン抵抗を保ちながら数Vの負のゲートバイアスで十分オフ状態を実現できる構造を提供することであり、さらにはゲート/ドレイン間の容量を低減できる構造を提供することである。
【０００６】
【課題を解決するための手段】
低いゲート電圧を実現するために、本発明の半導体装置はpゲートとn+ソースが接する構造のJFETにおいて、チャネル幅の最小値を1.5μmより狭くしたものである。さらにチャネル領域の少なくとも一部の濃度がドリフト領域の濃度より低くした、あるいは薄いp型層を形成したものである。微細チャネル幅を実現するために本発明は、ゲート電極にアルミニウムを用い、熱処理によりアルミニウムを半導体中に拡散することにより、ゲート電極とpゲート領域をセルフアラインで形成したものである。さらにチャネル幅とpゲート幅の和がチャネル幅の４倍と等しいかもしくは小さくした。
【０００７】
上記目的の異なる実現方法として本発明の半導体装置はn+ソース下部に埋め込みpゲートを設け、かつ表面pゲートと埋め込みpゲートの間で横方向チャネルを形成し、上下のpゲート間隔の最小値を1.5μmより狭くした。
【０００８】
ゲート/ドレイン間の容量を低減する方法として、本発明の半導体装置はpゲート下側のドリフト領域の濃度を、チャネル領域下側のドリフト領域の濃度より低くした。
【０００９】
図１は負のゲートバイアス（ゲート逆電圧）とチャネル幅Wchとの関係を示し、耐圧600Vを実現できる逆バイアスを示している。図１から明らかなように、チャネル幅を1.5μm以下とすることによりゲート逆バイアスを数Vに抑えることができる。従ってゲート逆バイアスの設定を10Vとすることにより、電源電圧の変動が40％程度生じても十分オフ状態を実現できる。
【００１０】
一方、チャネル幅狭くなるとオン抵抗の増大が懸念される。図３にチャネル幅とオン抵抗の関係の計算結果を示す。これから明らかなように、チャネル幅が0.3μmより狭くなるとオン抵抗が急激に増大する。従って低いオン抵抗を実現するにはチャネル幅を0.4μm以上とすることが好ましい。ユニット幅（チャネル幅とpゲート幅の和）との関係で見ると、チャネル幅がチャネル幅の５倍の場合、チャネル幅が1.5μmから1.2μmに変動(±10％)するとオン抵抗は9.0mΩ・cm2から7.9mΩ・cm2と10％以上変動する。これに対し４倍以下であれば、オン抵抗の変動は約9％と10％以下に抑えることができる。加えて絶対値も低減することがわかる。
【００１１】
従ってチャネル幅を1.5μm以下とし、ユニット幅をチャネル幅の４倍以内にすることでプロセスマージンが拡大し、かつオン抵抗とゲート逆バイアスを低減することができる。なおチャネル幅の最適値は図から明らかなように0.5μmから1.0μmであり、これに設定することが望ましい。
【００１２】
チャネル領域における空乏層はチャネル部の濃度が低い方が大きく拡がる。従ってチャネル領域の濃度を低濃度化することで低いゲート逆バイアスでオフ状態を実現できる。しかしながらオン抵抗は濃度に比例するため、ドリフト領域の濃度も下げると電流経路全体の抵抗が増大する。
【００１３】
そのため本発明のように空乏層拡がりが関係する部分のみの濃度を低下させることにより、ゲート逆バイアスの低減を図りながらオン抵抗への影響を少なくすることができる。ただしチャネル部をドリフト領域に対し10倍低濃度化させるとその分チャネル領域での抵抗が増大する。その結果デバイス全体のオン抵抗が増加する。
【００１４】
例えば抵抗のチャネル成分とドリフト成分が50：50の場合を考えてみる。10倍低濃度化するとチャネル領域における空乏層拡がりは３倍となり従ってゲート逆バイアスも約1/3に低減できる。しかしながら抵抗配分は500：50となり、抵抗のほとんどがチャネル領域で支配され、かつ抵抗自体も約５倍に増大する。そのため低濃度化は３倍以下に抑えることが望ましい。この場合ゲート逆バイアス低減効果は約1/1.7（空乏層拡がりは約1.7倍）であるため、チャネル幅1.5μmであってもゲート逆バイアスを5V以下に抑えることが可能である。抵抗配分は150：50となり、抵抗増加分は約２倍に抑えることができる。
【００１５】
ノーマリオフを実現にはn+ソースとドリフト領域の間にp層を設ければよい。しかしながらp層を設けるとオン状態を実現するにはゲート電流の注入が必要となり、バイポーラ動作させる必要がある。これを防ぐため本発明ではp層を電子がトンネル透過可能なプロファイルとする。これにより、ゲートに順バイアスを加えることで電子が透過しやすくなり、低いオン抵抗とノーマリオフを実現することが可能になる。
【００１６】
次にゲート/ドレイン間容量について説明する。ゲート/ドレイン間の空乏層幅で容量は決まる。空乏層幅は濃度の平方根に反比例する。従って低容量化を達成するにはドリフト領域の濃度を低濃度化すればよい。しかしながら低濃度化するとオン抵抗が増大する。JFETの場合、pゲート下部は電流経路に対しデッドスペースとなっている。従って本発明のように、この部分の濃度を下げることでオン抵抗に影響を及ぼすことなくゲート/ドレイン間の容量を下げることができ、スイッチングの高速化を図ることができる。
【００１７】
【発明の実施の形態】
以下、本発明を実施例により詳細に説明する。
【００１８】
図2は本発明の第２の実施例であり、JFETの断面構造である。図２において10はドレイン領域であるn+基板、11はnドリフト層、12はn+ソース領域、13はpゲート領域である。また21はドレイン電極、22はソース電極、23はゲート電極である。
【００１９】
本実施例では基板10としてn型4H-SiCを用いた。ドリフト領域には厚み6.5μm、濃度3.0×1016cm-3のnエピ層11を用いた。pゲート13にはAlをドーパントに用い、そのイオン注入条件は最大加速エネルギー1.25MeV、ドーズ量5×1013cm-2である。チャネル幅は0.5μm、ユニット幅は1.0μmである。pゲート用イオン注入後、窒素のイオン注入によりn+ソース12を形成した。注入条件は最大200keVの多重注入であり、ドーズ量の総計は1.8×1015cm-2である。イオン注入後、アルゴン雰囲気中で1700℃の欠陥回復・活性化熱処理をした。各電極にはNiを用いた。作製したデバイスの電気特性を測定した結果、600V以上の耐圧を得ることができ、そのときのゲート逆バイアスは2Vであった。またオン抵抗は0.5mΩ・cm2と、オン、オフともに良好な特性を得ることができた。
【００２０】
図４は本発明の第２の実施例であり、JFETの断面構造である。本実施例では実施例１のドリフト層１１を5.0μmとし、その上に厚み1.5μｍ、濃度1.0×1016cm-3のn-層をエピ成長により追加した。これにより加工精度を和らげることができ、チャネル幅は0.8μm、ユニット幅は2.4μmとした。これにより、4Vのゲート逆バイアスで600V以上の耐圧を得ることができた。またオン抵抗は1.5mΩ・cm2と良好な特性をであった。
【００２１】
図５は本発明の第３の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層１１を5.3μmmとしn-層14の厚みを1.2μmとし、pゲート領域13の深さと同じにした。これにより、4.5Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は1.4mΩ・cm2と、良好な特性であった。
【００２２】
図６は本発明の第４の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層１１を5.5μmとしn-層14の厚みを1.0μmとし、pゲート領域13より浅い構造とした。これにより、6Vとやや高いゲート逆バイアスであったが600V以上の耐圧を得ることができ、またオン抵抗は1.2mΩ・cm2と、良好な特性であった。
【００２３】
図７は本発明の第５の実施例を示すJFETの断面構造である。本実施例においては、実施例１におけるドリフト層11を6.0μmとし、その上に厚み0.5μm、濃度3.0×1017cm-3のn層15をエピ成長により追加した形成した。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、3Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であった。
【００２４】
図８は本発明の第６の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.0μmとし、その上に厚み0.8μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成した。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、2Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.5mΩ・cm2と、良好な特性であった。
【００２５】
図９は本発明の第７の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.3μmとし、その上に厚み0.5μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成し、pゲート領域13の深さと同じにした。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、3Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であった。
【００２６】
図10は本発明の第８の実施例を示すJFETの断面構造である。本実施例においては、ドリフト層11を5.5μmとし、その上に厚み0.3μm、濃度3.0×1015cm-3のn-層14をエピ成長により形成した。さらに厚み0.7μm、濃度3.0×1017cm-3のn層15をエピ成長により追加して形成し、pゲート領域13より浅い構造とした。チャネル幅は0.5μm、ユニット幅は1.0μmである。これにより、5Vのゲート逆バイアスで600V以上の耐圧を得ることができ、またオン抵抗は0.3mΩ・cm2と、良好な特性であった。
【００２７】
図11は本発明の第９の実施例を示すJFETの断面構造である。微細チャネルJFETを実現するには必然的に高精度のアライメントが要求される。しかしながら本発明のJFETの場合、pゲートとn+ソースが接している構造であるため、本実施例のように一つのn+ソースに複数個の副次的pゲートを接して設けても問題はない。これにより異なる領域間に関する高精度のアライメントは必要ではなくなる。
【００２８】
本実施例では実施例２に示した構造を用い、n+ソース下部に２本の副次的pゲートを設けた。この場合のチャネル幅は0.8μm、副次的pゲートの幅は1.6μmである。なお副次的pゲートは図示していない場所でゲート電極22に接する構造となっている。この場合のユニット幅は10μmであるが、チャネル幅の４倍のユニット幅を実現した場合と同様の効果を得ることができた。本構造を採用することにより、実施例２と同様の特性を得ることができた。
【００２９】
図12は本発明の第10の実施例を示すJFETの断面構造である。本実施例は実施例３に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例３と同様の特性を得ることができた。
【００３０】
図13は本発明の第11の実施例を示すJFETの断面構造である。本実施例は実施例４に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例４と同様の特性を得ることができた。
【００３１】
図14は本発明の第12の実施例を示すJFETの断面構造である。本実施例は実施例５に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例５と同様の特性を得ることができた。
【００３２】
図15は本発明の第13の実施例を示すJFETの断面構造である。本実施例は実施例６に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例６と同様の特性を得ることができた。
【００３３】
図16は本発明の第14の実施例を示すJFETの断面構造である。本実施例は実施例７に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例７と同様の特性を得ることができた。
【００３４】
図17は本発明の第15の実施例を示すJFETの断面構造である。本実施例は実施例８に副次的pゲートを加えた例であり、実施例９と同様の理由により、異なる領域間に関する高精度のアライメントを必要とせずに、実施例８と同様の特性を得ることができた。
【００３５】
図18は本発明の第16の実施例を示すJFETの断面構造である。本実施例はチャネル中央部下に、pゲート13と同一断面では接することなく埋め込みpゲート16を設けた構造である。nドリフト層11は濃度3×1016cm-3、厚さ8μmであり、埋め込みpゲート16の厚さは0.5μmである。pゲート13と埋め込みpゲート16の間がチャネルとなる横型チャネル方式のデバイスであり、間隔がチャネル幅となる。本実施例では1.0μmとした。pゲート13と埋め込みpゲート16が接することなく重なっている距離がチャネル長であり、本実施例では3.0μmとした。これによりゲート電圧０Vで耐圧600Vを実現することができた。しかしながらユニット幅が大きいためオン抵抗は2mΩ・cm2であった。
【００３６】
図19は本発明の第17の実施例を示すJFETの断面構造である。本実施例は実施例16のチャネルの濃度を低くした構造としたものである。ドリフト層11の厚さを6.5μmとし、埋め込みpゲート16を形成後、濃度1.5×1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加した。これによりチャネル幅を2μmとすることができ、ユニット全体も微細化でき、ゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.5mΩ・cm2に低減できた。
【００３７】
図20は本発明の第18の実施例を示すJFETの断面構造である。実施例16においてn+ソース下部のn型領域はオン抵抗を大きくする一因となっている。そのため、本実施例ではn+ソース12を埋め込みpゲート16と接する構造とした。これによりゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.5mΩ・cm2に低減できた。
【００３８】
図21は本発明の第19の実施例を示すJFETの断面構造である。実施例17においてn+ソース下部のn-領域はオン抵抗を大きくする一因となっている。そのため、本実施例ではn+ソース12を埋め込みpゲート16と接する構造とした。これによりゲート電圧０Vで耐圧600Vを実現できたとともに、オン抵抗を1.0mΩ・cm2に低減できた。
【００３９】
図22は本発明の第20の実施例を示すJFETの断面構造である。ノーマリオフを実現するため、本実施例ではn+ソース12とnドリフト11の間に低濃度かつ極薄のp-層17を設けた。厚さ6.2μm、濃度3×1016cm-3のnドリフト11をエピ成長後、厚さ0.3μm、濃度1×1015cm-3のp層17を成長させた。その後イオン注入によりpゲート13とn+ソース12を形成した。n+ソース形成時の注入エネルギーの最大値を160keVとしp-層17の厚さをトンネル可能10nmとした。チャネル幅は0.8μm、ユニット幅は2.4μmである。これによりゲートバイアス０Vの状態であってもpゲート13ならびにp-層17からの空乏層拡がりにより耐圧600Vを実現できた。一方ゲートに順バイアスを印加することにより空乏層拡がりが減少し、かつp-層17はトンネル可能であるためオン状態が実現でき，1mΩ・cm2のオン抵抗が得られた。
【００４０】
図23は本発明の第21の実施例を示すJFETの断面構造である。実施例20ではn+ソースのイオン注入条件を制御することによりp-層の厚さを制御していたが、再現性の点からは容易ではない。そのため本実施例では5nmのp-層17をエピ成長後厚さ0.3μm、濃度3×1016cm-3のn層15を追加成長させた。その後イオン注入によりpゲート13とn+ソース12を形成した。これによりp-層の厚さ制御性が向上し、ノーマリオフが実現できたとともに、1mΩ・cm2のオン抵抗が得られた。
【００４１】
図24は本発明の第22の実施例を示すJFETの断面構造である。ゲート逆バイアスを低減するには、チャネル幅のみならず深いpゲートが必要である。そのためには高エネルギーイオン注入が不可欠である。しかしながらMeV級のイオン注入装置は一般的でなく、さらに厚いマスキング材料が必要であり、微細加工時の寸法シフトを考慮するなど、プロセス的には容易ではない。そのため本実施例ではゲート形成領域をドライエッチング等によりする構造とした。さらにはpゲート13の形成方法として、ゲート電極にAlを用い、これからレーザー照射によりAlを拡散させる方式を採用した。この方式はゲート電極とpゲートがセルフアラインで形成できるため、ユニット幅の大幅短縮が容易になり、チャネル幅0.5μm、ユニット幅1.0μmという微細デバイスを形成できた。これによりゲート逆バイアス2Vで耐圧600Vを実現でき、さらに0.5mΩ・cm2という低オン抵抗を実現できた。
【００４２】
図25は本発明の第23の実施例を示すJFETの断面構造である。本実施例ではpゲート13下側の領域全てを低濃度のn-領域18とした。厚さ6.5μm、濃度3×1016cm-3のドリフト層11を用い、イオン注入によりpゲート13、n+ソース12を形成し、さらにボロンなどのp型不純物をイオン注入により選択的に低濃度でpゲートの下部に注入し、補償効果で1×1015cm-3のn-領域とした。これによりゲート/ドレイン間の容量は約25％低減し、スイッチングの高速化を図ることができた。
【００４３】
図26は本発明の第24の実施例を示すJFETの断面構造である。本実施例ではpゲート13下側の領域のうち、pゲート側の部分を低濃度のn-領域18とした。この場合でも実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４４】
図27は本発明の第25の実施例を示すJFETの断面構造である。本実施例は横チャネル型JFETにおいてゲート/ドレイン間容量の低減を図った例である。厚さ5μm、濃度3×1016cm-3のドリフト層11に埋め込みゲート16を形成後、さらにボロンなどのp型不純物をイオン注入により選択的に低濃度でpゲートの下部に注入し、補償効果で1×1015cm-3のn-領域とした。引続き濃度1.5×1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加し、表面側のpゲート13とn+ソース12を形成した。これにより実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４５】
図28は本発明の第26の実施例を示すJFETの断面構造である。本実施例では横チャネルJFETにおける埋め込みpゲート16下側の領域のうち、pゲート側の部分を低濃度のn-領域18とした。この場合でも実施例23と同様ゲート/ドレイン間の容量を低減できた。
【００４６】
上記実施例では横チャネルJFETのうち実施例19に適用した場合で説明したが、本発明はこれに限らず、実施例16から実施例18に適用しても同様である。
【００４７】
【発明の効果】
本発明によれば、低ゲート逆バイアスかつ低オン抵抗が実現できるため、インバーター用のスイッチングデバイスに用いるとゲート駆動が容易になると共に損失を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するためのチャネル幅とゲート逆バイアスの関係を示す計算結果。
【図２】 JFETの構造並びに本発明の第１の実施例を示す略式断面図。
【図３】本発明を説明するためのチャネル幅とオン抵抗の関係を示す計算結果。
【図４】本発明の第２の実施例を説明する略式断面図。
【図５】本発明の第３の実施例を説明する略式断面図。
【図６】本発明の第４の実施例を説明する略式断面図。
【図７】本発明の第５の実施例を説明する略式断面図。
【図８】本発明の第６の実施例を説明する略式断面図。
【図９】本発明の第７の実施例を説明する略式断面図。
【図１０】本発明の第８の実施例を説明する略式断面図。
【図１１】本発明の第９の実施例を説明する略式断面図。
【図１２】本発明の第10の実施例を説明する略式断面図。
【図１３】本発明の第11の実施例を説明する略式断面図。
【図１４】本発明の第12の実施例を説明する略式断面図。
【図１５】本発明の第13の実施例を説明する略式断面図。
【図１６】本発明の第14の実施例を説明する略式断面図。
【図１７】本発明の第15の実施例を説明する略式断面図。
【図１８】本発明の第16の実施例を説明する略式断面図。
【図１９】本発明の第11の実施例を説明する略式断面図。
【図２０】本発明の第12の実施例を説明する略式断面図。
【図２１】本発明の第13の実施例を説明する略式断面図。
【図２２】本発明の第14の実施例を説明する略式断面図。
【図２３】本発明の第15の実施例を説明する略式断面図。
【図２４】本発明の第16の実施例を説明する略式断面図。
【図２５】本発明の第11の実施例を説明する略式断面図。
【図２６】本発明の第12の実施例を説明する略式断面図。
【図２７】本発明の第13の実施例を説明する略式断面図。
【図２８】本発明の第16の実施例を説明する略式断面図。
【符号の説明】
10…n+基板、11…nドリフト層、12…n+ソース領域、13…pゲート領域、14…n-層、15…n層、16…埋め込みp層、17…p-層、18…n-領域、21…ドレイン電極、22…ソース電極、23…ゲート電極。
Claims (2)
- シリコンカーバイド（ SiC ）製の半導体であり、かつ一対の主表面を有し、低不純物濃度の第一導電型の基体と、前記基体の第一主表面に形成された第一導電型を有し基体より低抵抗の第一層と、前記第一層の表面に形成された第一電極と、前記基体の第二主表面に形成され基体と同じ導電型の第二領域と、前記第二領域に形成された第二電極と、前記基体の第二主表面に前記第二領域より深く形成され基体と異なる導電型の制御領域と、前記制御領域に形成された制御電極とから構成されており、かつ前記第二領域と制御領域は互いに接するように配置された半導体装置において、
前記第二領域の下部にあり前記制御領域に挟まれたチャネル領域の幅の最小値が０．４μｍより広く、かつ１．５μｍより狭いことを特徴とし、かつ前記チャネル領域ならびにその下側の第一層側における領域の不純物濃度が、前記制御領域下側の第一層側における領域の不純物濃度より高いことを特徴とする半導体装置。 - シリコンカーバイド（ SiC ）製の半導体であり、かつ一対の主表面を有し、低不純物濃度の第一導電型の基体と、前記基体の第一主表面に形成された第一導電型を有し基体より低抵抗の第一層と、前記第一層の表面に形成された第一電極と、前記基体の第二主表面に形成され基体と同じ導電型の第二領域と、前記第二領域に形成された第二電極と、前記基体の第二主表面に前記第二領域より深く形成され基体と異なる導電型の制御領域と、前記制御領域に形成された制御電極とから構成されており、かつ前記第二領域と制御領域は互いに接するように配置された半導体装置において、
前記第二領域の下部にあり前記制御領域に挟まれたチャネル領域の幅の最小値が０．４μｍより広く、かつ１．５μｍより狭いことを特徴とし、かつ前記第二領域の下側に前記制御領域と同じ導電型の第二制御領域を設けることにより、前記チャネル領域における電流の主たる流れが前記第二領域に対し横方向になっており、前記第二制御領域下側の第一層側における領域の不純物濃度が前記基体より低いことを特徴とする半導体装置。
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