CN114649402A - 具有屏蔽结构的SiC器件 - Google Patents

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Abstract

公开了具有屏蔽结构的SiC器件。一种半导体器件包括：SiC衬底；在SiC衬底中或SiC衬底上的并且在半导体器件的操作期间经受电场的器件结构；在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及第二导电类型的屏蔽区，其在横向上相邻于电流传导区并且被配置为至少部分地屏蔽器件结构免受电场影响。屏蔽区具有比电流传导区高的净掺杂浓度，并且具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)。电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)，并且L/d在1至10的范围内。

Description

具有屏蔽结构的SiC器件
背景技术
SiC(碳化硅)功率器件与Si功率器件相比提供减小的漂移区带电阻，因为SiC功率器件在发生击穿之前可以承受更大的电场。由于这些更大的电场，SiC功率FET(场效应晶体管)——诸如MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型FET)、FinFET(鳍式FET)——的栅极氧化物的适当屏蔽是实现长期可靠性的限制因素。原则上，屏蔽对于平面栅极器件而言是所需要的，并且对于沟槽栅极器件而言尤其关键。沟槽栅极更深地到达SiC衬底中，并且具有导致增强的场拥挤的圆角。
用于n沟道SiC功率器件的栅极氧化物屏蔽典型地是通过p型掩埋注入实现的。然而，用于铝(p型掺杂剂)的在大剂量下的注入能量限制造成用于p型屏蔽区的在栅极沟槽底部下方仅大约500 nm(纳米)的非常有限的深度。在邻近的p型屏蔽区之间是n型区，当SiC器件导通时电流流过该n型区。该n型区具有至少1μm(微米)或更大的典型宽度。因此，在栅极氧化物处的电场敏感地取决于栅极沟槽深度、邻近的p型屏蔽区之间的n型区的宽度以及漏极电势。
对于使用两个栅极沟槽侧壁作为沟道区的双沟道设计而言这个问题被加重。双沟道设计要求在邻近的p型屏蔽区之间的增加的n型区的宽度。然而，为了确保适当的屏蔽，与单侧沟道设计相比，必须减小p型屏蔽区的边缘和每个沟槽侧壁之间的横向距离。这导致了保持SiC FET的阈值电压稳定的额外挑战，因为在注入期间阻挡 n型区中的p掺杂剂注入的掩模的边缘处存在p注入尾部。该尾部从p掺杂剂注入的横向边缘到达SiC衬底的表面。尾部可能靠近沟槽侧壁，并且使得沟道掺杂对于沟槽宽度和在邻近的p型屏蔽区之间的n型区的宽度敏感。确保该尾部远离沟槽侧壁是对于实现双沟道设计而言的主要技术挑战。
用以屏蔽用于具有双侧沟道的沟槽设计的栅极氧化物的另一方式是在沟槽下方的p型注入。然而，在这种情况下，p型注入必须被连接到源极接触，这要求在沿着沟槽的方向上中断沟道区。这增加了RonA(每单位面积的导通电阻)并且这样的三维设计使得结构在制备上更复杂。
因此，存在针对用于SiC器件的改进的屏蔽结构的需要。
发明内容
根据半导体器件的实施例，半导体器件包括：SiC衬底；在SiC衬底中或SiC衬底上的并且在半导体器件的操作期间经受电场的器件结构；在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及第二导电类型的屏蔽区，其在横向上相邻于电流传导区并且被配置为至少部分地屏蔽器件结构免受电场影响，其中屏蔽区具有比电流传导区高的净掺杂浓度，其中屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)，其中电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)，其中L/d在1至10的范围内。
根据生产半导体器件的方法的实施例，方法包括：在SiC衬底中或SiC衬底上形成器件结构，器件结构在半导体器件的操作期间经受电场；形成在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及形成在横向上相邻于电流传导区的第二导电类型的屏蔽区，屏蔽区被配置为至少部分地屏蔽器件结构免受电场影响，其中电流传导区和屏蔽区被形成为使得：屏蔽区具有比电流传导区高的净掺杂浓度；屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)；电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)；并且L/d在1至10的范围内。
本领域技术人员在阅读以下的详细描述并且查看随附附图时将认识到附加的特征和优点。
附图说明
附图中的要素未必相对于彼此成比例。同样的参考标号指明对应的类似部件。各种所图示的实施例的特征可以被组合，除非它们彼此排斥。在附图中描绘了实施例并且在随后的描述中详述了实施例。
图1至图8图示具有屏蔽结构的半导体器件的不同实施例的相应的部分横截面视图。
图9图示生产图1至图8中示出的屏蔽结构的方法的实施例的部分横截面视图。
图10图示生产图1至图8中示出的屏蔽结构的方法的另一实施例的部分横截面视图。
图11图示实施例的简化的部分顶部平面视图，根据该实施例，器件的电流传导区和屏蔽区被布置成平行于栅极沟槽。
图12图示实施例的简化的部分顶视平面视图，根据该实施例，电流传导区和屏蔽区被布置成横越栅极沟槽。
具体实施方式
在此描述了用于SiC器件的改进的屏蔽结构。合并有屏蔽结构的SiC器件可以是平面栅极晶体管或沟槽栅极晶体管，或者是诸如肖特基二极管的二极管。在沟槽栅极SiC器件的情况下，可以沿着栅极沟槽的一个或两个侧壁提供沟道区。在一些情况下，SiC器件可以具有超结(SJ)结构，超结结构包括形成在SiC衬底中的n型和p型半导体材料的交替区。超结结构使得器件能够通过如下来阻断其全电压：利用相邻地定位的相反导电类型(例如对于n沟道器件而言为p型)的区来平衡漂移区带中的附加电荷(例如对于n沟道器件而言为n电荷)，允许在设置器件的导通状态电阻和阻断电压上的至少两个自由度。对于每种类型的SiC器件而言，使用更深的注入来形成具有改进目标屏蔽(例如栅极氧化物屏蔽)的尺寸的屏蔽结构。
接下来更详细地描述用于各种类型的SiC器件的屏蔽结构的各种实施例。虽然在SiC作为基底半导体材料的情形下描述了屏蔽结构，但是可以使用其它类型的宽带隙半导体来代替SiC。如在此使用的术语“宽带隙半导体”是指具有大于1.5 eV的带隙的任何半导体材料。例如，术语“宽带隙半导体”包括SiC和GaN(氮化镓)。还可以使用其它宽带隙半导体材料。在以下的实施例中，对于n沟道器件而言第一导电类型是n型并且第二导电类型是p型，并且对于p沟道器件而言第一导电类型是p型并且第二导电类型是n型。
图1图示包括SiC衬底102的半导体器件100的实施例的部分横截面视图。SiC衬底102可以包括基底半导体和生长在基底半导体上的一个或多个外延层。形成在SiC衬底102之中或之上的器件结构在半导体器件100的操作期间经受电场。根据图1中图示的实施例，器件结构是形成在SiC衬底102中的沟槽晶体管栅极结构。
沟槽晶体管栅极结构包括：例如通过蚀刻形成在SiC衬底102中的栅极沟槽104；衬垫栅极沟槽104的侧壁108和底部110的栅极电介质106；以及通过栅极电介质106与SiC衬底102分离的栅极电极112。根据图1中图示的实施例，半导体器件100是沟槽栅极晶体管，并且沟槽晶体管栅极结构是晶体管单元的一部分。半导体器件100可以包括10个、100个、1000个或甚至更多的这些晶体管单元以形成功率FET，诸如MOSFET、JFET、FinFET等。每个晶体管单元还包括沿着栅极沟槽104的侧壁108部署的第一导电类型的源极区114和与第一导电类型相反的第二导电类型的本体区116。本体区116将源极区114与第一导电类型的漂移区带118分离。第一导电类型的漏极区120在SiC衬底102的与源极区114相对的一侧处邻接漂移区带118。进一步根据图1中图示的实施例，当向栅极电极112施加适当的电压时，沟道区沿着栅极沟槽104的两个侧壁108形成在本体区116中。
半导体器件100还包括在SiC衬底102中在器件结构下方并且与之邻接的第一导电类型的电流传导区122。根据在图1中图示的实施例，电流传导区122邻接栅极沟槽104的底部110并且是JFET(结型场效应晶体管)区。
半导体器件100还包括第二导电类型的屏蔽区124。屏蔽区124在横向上相邻于电流传导区122并且被配置为在半导体器件100的操作期间至少部分地屏蔽器件结构免受电场影响。根据在图1中图示的实施例，屏蔽区124被配置为在半导体器件100的操作期间至少部分地将栅极沟槽104中的栅极电介质106与电场屏蔽开。栅极沟槽104可以具有导致增强的场拥挤的圆角，并且屏蔽区124限制在沟槽晶体管栅极结构的该区中的电场。
屏蔽区124与电流传导区122相比具有更高的净(总)掺杂浓度，使得随着通过向漏极区120施加正电压而耗尽半导体器件100，在横向(水平)方向上电流传导区122被耗尽而屏蔽区124不被耗尽。另外，屏蔽区124具有从与器件结构的底部对应的第一位置到与屏蔽区124的底部126对应的第二位置测量的长度(L)。根据在图1中图示的实施例，从其起测量屏蔽区124的长度的第一位置对应于栅极沟槽104的底部110。电流传导区122具有在电流传导区122的相对的横向侧128之间测量的宽度(d)。比率L/d在1至10的范围内，以确保通过屏蔽区124的有效屏蔽。在一个实施例中，比率L/d为5或更小。
图1中的有效屏蔽意味着屏蔽区124确保在半导体器件100的操作期间穿透栅极电介质106的电场的幅度不超过栅极电介质106的电场的临界幅度，因此避免在半导体器件100的寿命期间栅极电介质106的击穿。如果L/d太低(例如＜1)，则栅极电介质106对于漏极电势的屏蔽不太有效并且可能发生电介质击穿。如果L/d太大(例如＞10)，则电流传导区122被加宽并且因此RonA增加而不进一步改进栅极氧化物屏蔽。然而，如果低的饱和电流是合期望的，则L/d可以落在1到10的范围之外。
在此描述的L/d设计规则独立于器件单元的顶部部分的确切设计而适用，所述设计诸如为单侧沟道、双侧沟道或者漂移区带118中的修改(诸如通过包括超结结构)。平面栅极器件结构也可以受益于L/d设计准则。然而，过于强烈地减小栅极到漏极电容(CGD)可能导致在控制晶体管器件的开关行为方面的困难。在这种情况下，可以减小屏蔽区124的净掺杂浓度Nsh和/或可以减小电流传导区122的长度“L”以调节CGD来获得对器件的适当控制。
如果L受限制，则可以使电流传导区122的宽度“d”尽可能小以确保L/d在1到10的范围内。如果L可以更大，则可以使d更大，这进而减少/避免了先前在此描述的注入尾部问题。如果使用多于一个外延层来形成屏蔽区124和电流传导区122，则还可以通过将外延生长到栅极沟槽104的底部108来避免注入尾部问题，这应当避免了在栅极电介质106附近特别是在侧壁108处的尾部。
可以以若干种方式限定由屏蔽区124提供的屏蔽效果。例如，第二导电类型的掺杂剂可以被注入到屏蔽区124中以使得Nsh/Ndev在1.5到100的范围内，其中Nsh是屏蔽区124的净掺杂浓度，并且Ndev是电流传导区122的净掺杂浓度。在1.5≤Nsh/Ndev≤100的情况下，并且在向漏极区120施加正电压期间，在横向方向上电流传导区122被耗尽而屏蔽区124不被耗尽。在一个实施例中，Nsh/Ndev可以在3至30的范围内。
在另一示例中，第二导电类型的掺杂剂可以被注入到屏蔽区124中以使得屏蔽区124的净掺杂浓度(Nsh)大于Ncrit，其中Ncrit=Ecrit∙ε0εr/(e∙L)，Ecrit是针对SiC衬底的雪崩击穿的临界电场，ε0是真空电容率，εr是介电常数并且e是电子电荷。在Nsh＞Ncrit的情况下并且随着电压被施加到漏极区120，屏蔽区124未被在竖向方向上从下方耗尽。在一个实施例中，Nsh/Ncrit在1.5至100的范围内。
图2图示具有屏蔽区124的半导体器件200的另一实施例的部分横截面视图。图2中示出的实施例类似于图1中示出的实施例。然而，不同的是，图2的半导体器件200进一步包括超结(SJ)结构。
超结结构包括在电流传导区122下方并且与电流传导区122邻接的第一导电类型的第一区202，以及在屏蔽区124下方并且与屏蔽区124邻接的第二导电类型的第二区204。图2中用水平线描画第一导电类型的第一SJ区202以指示第一SJ区202相对于电流传导区122、漂移区带118和第二导电类型的第二SJ区204的位置。然而，第一SJ区202可以是与相同导电类型的电流传导区122和漂移区带118一体地形成的，但是可以具有与电流传导区122和/或漂移区带118不同的掺杂浓度。
在超结结构的相反地掺杂的半导体区202、204之间提供有电荷平衡以允许漂移区带118的更低的电阻(更高的掺杂)并且因此允许更低的RonA。例如，超结结构的相反地掺杂的半导体区202、204可以具有1e16/cm3至5e17/cm3的平均掺杂浓度。可以通过调整超结结构的第一区202和第二区204的尺寸、形状和/或掺杂浓度来实现电荷平衡。更特别地，Na是第一导电类型的第一SJ区202的掺杂浓度，Wa是第一SJ区202的(水平)宽度，Nb是第二导电类型的第二SJ区204的掺杂浓度，以及Wb是第二SJ区204的(水平)宽度，其中在图2中Wb=Wb1+Wb2。虽然在各图中的第一SJ区202的宽度Wa被示出为等于电流传导区122的宽度d，但是并不需要是这种情况。Wa可以大于或小于d。
在一个实施例中，沿着超结结构的至少一部分Na*Wa=Δ*Nb*Wb并且Δ在2/3至3/2的范围内。超结结构的设计可以实现各纵列202、204在竖向方向上的所意图的掺杂分布。例如，与第二SJ区204的下部部分中相比第二SJ区204的上部部分中的掺杂可以更大。因此，对于在平行于SiC衬底102的前主表面的方向上通过超结结构而截取的每个水平横截面而言，Na*Wa=Δ*Nb*Wb，但是Na、Wa、Nb和/或Wb可以在垂直于SiC衬底102的前主表面的方向上竖向地变化。
可以通过调整超结结构的第一区202和第二区204的尺寸、形状和/或掺杂浓度来实现电荷平衡。SJ柱体设计可以是对称的或非对称的，其中第一SJ区202和第二SJ区204的掺杂浓度Na、Nb被对应地调整。
图3图示具有屏蔽区124的半导体器件300的另一实施例的部分横截面视图。图3中示出的实施例类似于图1中示出的实施例。然而，不同的是，图3的半导体器件300仅在栅极沟槽104的侧壁108之一处具有晶体管沟道区。屏蔽区124的延伸302占据SiC衬底102的在栅极沟槽104的另一侧壁108和邻近的屏蔽区124之间的区域。屏蔽区延伸302也可以至少部分地在栅极沟槽104的底部110下方横向地延伸，如在图3中示出那样。替换地，可以省略延伸302，并且屏蔽区124可以在栅极沟槽104下方延伸，保持屏蔽区124的至少一部分连接到表面以形成接触。
图4图示具有屏蔽区124的半导体器件400的另一实施例的部分横截面视图。图4中示出的实施例表示图2和图3中示出的实施例的组合或合并，因为图4的半导体器件400具有超结结构(如在图2中示出)以及仅在栅极沟槽104的侧壁108之一处的晶体管沟道区，其中屏蔽区124的延伸302占据SiC衬底102的在栅极沟槽104的另一侧壁108和邻近的屏蔽区124之间的区域(如在图3中示出)。如在上面解释的那样，屏蔽区延伸302还可以至少部分地在栅极沟槽104的底部110下方横向地延伸。
图5图示具有屏蔽区124的半导体器件500的另一实施例的部分横截面视图。图5中示出的实施例与图1中示出的实施例相似。然而，不同的是，图5的半导体器件500的器件结构是平面晶体管栅极结构。平面晶体管栅极结构包括形成在SiC衬底102的第一主表面504上的栅极电介质502和形成在栅极电介质502上并且被通过栅极电介质502与SiC衬底102的第一主表面504分离的栅极电极504。根据在图5中图示的实施例，电流传导区122在SiC衬底102的第一主表面504和栅极电介质502之间的界面处邻接栅极电介质502的底部508。进一步根据图5中图示的实施例，从其处起测量屏蔽区124的长度L的第一位置对应于栅极电介质502的底部508。屏蔽区124还可以在本体区116下方横向地延伸。
图6图示具有屏蔽区124的半导体器件600的另一实施例的部分横截面视图。根据该实施例，图6中图示的半导体器件600是肖特基二极管，并且半导体器件600的器件结构是形成在SiC衬底102的第一主表面504上的金属接触602。电流传导区122邻接金属接触602以形成肖特基结604。例如，金属接触602可以包括Pt、Ti、Ni、Cr、Mo、W、WSi和/或Au。还有其它金属和/或金属合金组合可以被用于金属接触602。根据图6中图示的实施例，从其处起测量屏蔽区124的长度L的第一位置对应于肖特基结604，并且由屏蔽区124提供的屏蔽确保在金属接触602处的电场不变得过度地大——这可能导致跨肖特基结604的隧穿电流。
图7图示具有屏蔽区124的半导体器件700的另一实施例的部分横截面视图。根据该实施例，图7中图示的器件结构是竖向JFET结构，其中电流传导区122提供竖向JFET的竖向沟道702。该器件结构包括形成竖向JFET的源极区的第一导电类型的高掺杂区(例如n++)704，具有在衬底102的相对侧处的漏极区120。该器件结构还包括第二导电类型的高掺杂区(例如p+)706，其从侧面接触竖向沟道702以提供竖向JFET的栅极。电流传导区122的一部分708可以在屏蔽区124下方延伸以提供在朝向漂移区带118的方向上扩布的电流。
图8图示具有屏蔽区124的半导体器件800的另一实施例的部分横截面视图。根据该实施例，图8中图示的器件结构是横向沟道竖向JFET结构，其中电流传导区122提供横向沟道竖向JFET的横向沟道组件802和竖向沟道组件804这两者。该器件结构包括接触横向沟道组件802的第二导电类型的第一高掺杂区(例如p+)806和接触竖向沟道组件804的第二导电类型的第二高掺杂区(例如p+)808以提供横向沟道竖向JFET的栅极。该器件结构还包括形成在第二导电类型的第二高掺杂区808中并且形成横向沟道竖向JFET的源极区的第一导电类型的高掺杂区(例如n++)810。电流传导区122的一部分708可以在屏蔽区124下方延伸以提供在朝向漂移区带118的方向上扩布的电流。
接下来描述形成屏蔽区124的实施例。这些实施例可以被用于生产图1至图8中示出的半导体器件。
图9图示形成屏蔽区124的第一实施例。根据在图9中图示的实施例，通过生长多个第一导电类型的外延层并且以横向对准方式将第二导电类型的掺杂剂掩模注入到外延层中的每个中来形成屏蔽区124。在受限的注入能量的情况下该实施例可以是有益的。替换地，外延层可以是在有或没有低的所意图的掺杂的情况下生长的，随后将一种导电类型的掺杂剂注入(毯覆或有掩模)到外延层中并且然后将相反导电类型的掺杂剂注入到外延层中。
步骤(a)示出基底SiC本体900和在基底SiC本体900上生长的第一导电类型的第一外延层902。可以使用任何标准外延处理在基底SiC本体900上生长第一外延层902。在一个实施例中，基底SiC本体900是SiC晶片，并且使用SiC晶片形成每个均具有屏蔽区124的多个半导体器件。
步骤(b)示出第一注入处理904，在第一注入处理904期间将第一导电类型和第二导电类型的掺杂剂注入到第一外延层902中。诸如磷、氮等的第一导电类型的掺杂剂在第一外延层902中形成电流传导区122和可选的超结结构的第一SJ区202。诸如铝或硼的第二导电类型的掺杂剂在第一外延层902中形成屏蔽区124和可选的超结结构的第二SJ区204。第二导电类型的掺杂剂可以是以例如达到大约1.7 MeV、达到30 MeV或更高的能量注入的。
步骤(c)示出在第一外延层902上生长的第一导电类型的第二外延层906。任何标准外延处理可以被用于在第一外延层902上生长第二外延层906。
步骤(d)示出第二注入处理908，在第二注入处理908期间将第一导电类型和第二导电类型的掺杂剂注入到第二外延层906中。第一导电类型的掺杂剂使电流传导区122和可选的超结结构的第一SJ区202相应地延伸到第二外延层906中，并且在竖向上与第一外延层902中的电流传导区122和可选的超结结构的第一SJ区202对准。第二导电类型的掺杂剂类似地使屏蔽区124和可选的超结结构的第二SJ区204相应地延伸到第二外延层906中，并且在竖向上与第一外延层902中的屏蔽区124和可选的超结结构的第二SJ区204对准。步骤(c)和步骤(d)可以如期望那样重复许多次，以产生用于屏蔽区124的期望长度“L”。
对准标记可以被用于确保第一外延层902和第二外延层906中的超结结构的适当的横向对准。对准标记确保不同外延层902、906的n区段和p区段相对于彼此不在横向上(水平地)偏移。通过使峰值对准到器件的深度中，例如通过控制外延层厚度，来将相继的外延层902、906的p区段和n区段连接到彼此。然而，屏蔽区124可能不是在外延层902、906的组合厚度上在竖向方向上完美地对准的。这样的未对准可能是有意的，由于通过使用有意的未对准而在堆叠的区之间故意形成台阶。在任一情况下(有意的或非有意的未对准)，所得到的台阶可以产生更小的“d”(电流传导区122的宽度)以降低饱和电流。
然后在每个器件单元的上部部分中形成器件的附加特征。例如，在平面栅极晶体管器件的情况下，栅极电介质可以被形成在最上的SiC外延层906上并且栅极电极可以被形成在栅极电介质上，例如如先前在此与图5有关地描述的那样。在沟槽栅极晶体管器件的情况下，可以在一个或多个SiC外延层902、906中蚀刻栅极沟槽，栅极沟槽的侧壁和底部可以被衬垫有栅极电介质，并且栅极电极可以被形成在栅极沟槽中并且被通过栅极电介质与周围的SiC材料分离，例如如先前在此与图1至图4有关地描述的那样。在肖特基二极管的情况下，金属接触被形成在最上的SiC外延层906上，并且电流传导区122邻接金属接触以形成肖特基结，例如如先前在此与图6有关地描述的那样。在JFET的情况下，第二导电类型的栅极以及第一导电类型的沟道和源极区被实现在一个或多个SiC外延层902、906中，例如如先前在此与图7和图8有关地描述的那样。在FinFET的情况下，栅极结构被放置在一个或多个SiC外延层902、906中的沟道的两个、三个或四个侧面上或者是围绕沟道卷绕的。
图10图示形成屏蔽区124的第二实施例。根据图10中图示的实施例，屏蔽区124被形成在单个第一导电类型的外延层中。
步骤(a)示出基底SiC本体1000和在基底SiC本体1000上生长的单个第一导电类型的外延层1002。可以使用任何标准外延处理在基底SiC本体1000上生长外延层1002。在一个实施例中，基底SiC本体1000是SiC晶片，并且使用SiC晶片形成每个均具有屏蔽区124的多个半导体器件。
步骤(b)示出注入处理1004，在注入处理1004期间将第一导电类型和第二导电类型的掺杂剂注入到单个外延层1002中。第一导电类型的掺杂剂在单个外延层1002中形成电流传导区122和可选的超结结构的第一SJ区202。第二导电类型的掺杂剂在单个外延层1002中形成屏蔽区124和可选的超结结构的第二SJ区204。第二导电类型的掺杂剂是以具有多个峰值的能量或者是以处于连续的能量谱下的能量注入的。例如，用于5 μm的铝的注入深度要求大约20 MeV的能量。在一个实施例中，用于第二导电类型的掺杂剂的注入能量在从几(1、2、3等)MeV到十几MeV的范围内。由于注入离子的横向散布，所得到的屏蔽区124在器件中可能更宽广(更宽)、更深。
然后在每个器件单元的上部部分中形成器件的附加特征。例如，在平面栅极晶体管器件的情况下，栅极电介质可以被形成在单个SiC外延层1002上，栅极电极可以被形成在栅极电介质上，例如如先前在此与图5有关地描述的那样。在沟槽栅极晶体管器件的情况下，可以在单个SiC外延层1002中蚀刻栅极沟槽，栅极沟槽的侧壁和底部可以被衬垫有栅极电介质，并且栅极电极可以被形成在栅极沟槽中并且被通过栅极电介质与周围的SiC材料分离，例如如先前在此与图1至图4有关地描述的那样。在肖特基二极管的情况下，金属接触被形成在单个SiC外延层1002上，并且电流传导区122邻接金属接触以形成肖特基结，例如如先前在此与图6有关地描述的那样。在JFET的情况下，第二导电类型的栅极以及第一导电类型的沟道和源极区被实现在单个SiC外延层1002中，例如如先前在此与图7和图8有关地描述的那样。在FinFET的情况下，栅极结构被放置在单个SiC外延层1002中的沟道的两个、三个或四个侧面上或者是围绕沟道卷绕的。
在图1至图5中，栅极结构被示出为平坦的或矩形的沟槽。一般而言，栅极电极也可以具有不同的形状，诸如V形状。在每种情况下，FET器件的下端部是栅极电介质的最低点所位于的位置。
更进一步地，电流传导区122和屏蔽区124可以被布置成平行于或横越栅极沟槽104。
图11示出实施例的简化的部分顶部平面视图，根据该实施例，电流传导区122和屏蔽区124被布置成平行于栅极沟槽104。
图12示出实施例的简化的部分顶部平面视图，根据该实施例，电流传导区122和屏蔽区124被布置成横越栅极沟槽104。该实施例可以被使用在例如超结器件中并且其中顶部单元的间距和超结的间距不相同。
在此描述的屏蔽区实施例提供至少以下优点：
-对于阻断模式中栅极电介质106中的同样的最大电场Egox即对于大的源极-漏极电压VDS而言，与减小RonA的常规器件相比，电流传导区122中的掺杂(Ndev)可以更大。
-强烈地减小了电流传导区122的宽度“d”对Egox的影响，这进而减小了处理引起的Egox的变化。
-当电流传导区122被耗尽时栅极氧化物电场Egox变得几乎独立于所施加的漏极电压。以此方式，可以减小在大电压VDS下的栅极-漏极电容CGD。
-针对给定的电流传导区122的宽度“d”在增加屏蔽区124的掺杂(Nsh)的情况下最小的可实现Egox低于常规地实现的Egox，改进了阻断模式下的栅极氧化物可靠性并且可能地允许减小栅极电介质厚度，这可以造成更低的RonA。
-减小的可实现最小Egox可以替换地被用于扩大电流传导区122，这可以有助于减小由如上面描述的处理变化引起的阈值电压波动。
-在大的VDS下漏极电势对沟道的减小的影响可以减小漏极引起的势垒降低(DIBL)。更进一步地，一旦电流传导区122被耗尽，DIBL就可以作为VDS的函数而饱和。于是可以通过电流传导区122的掺杂Ndev、栅极沟槽深度和栅极沟槽宽度来调节饱和值。
-更窄的电流传导区122可以有助于降低饱和电流并且因此增加短路时间。在这种情况下，L/d＞2的比率或对于掺杂浓度的偏离条件可以变得有利于实现低的饱和电流。
虽然本公开并不限制于此，但是以下编号的示例展示了本公开的一个或多个方面。
示例1. 一种半导体器件，包括：SiC衬底；在SiC衬底中或SiC衬底上的并且在半导体器件的操作期间经受电场的器件结构；在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及第二导电类型的屏蔽区，其在横向上相邻于电流传导区并且被配置为至少部分地屏蔽器件结构免受电场影响，其中屏蔽区具有比电流传导区高的净掺杂浓度，其中屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)，其中电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)，其中L/d在1至10的范围内。
示例2. 示例1的半导体器件，其中L/d是5或更小。
示例3. 示例1或示例2的半导体器件，其中Nsh/Ndev在1.5到100的范围内，其中Nsh是屏蔽区的净掺杂浓度并且Ndev是电流传导区的净掺杂浓度。
示例4. 示例3的半导体器件，其中Nsh/Ndev在3到30的范围内。
示例5. 示例1至示例4中的任何一项的半导体器件，其中屏蔽区的净掺杂浓度(Nsh)大于Ncrit，其中Ncrit=Ecrit∙ε0εr/(e∙L)，Ecrit是针对SiC衬底的雪崩击穿的临界电场，ε0是真空电容率，εr是介电常数并且e是电子电荷。
示例6. 示例5的半导体器件，其中Nsh/Ncrit在1.5至100的范围内。
示例7. 示例1至示例6中的任何一项的半导体器件，其中器件结构包括平面晶体管栅极结构，平面晶体管栅极结构包括在SiC衬底的第一主表面上的栅极电介质和被通过栅极电介质与第一主表面分离的栅极电极，其中电流传导区在SiC衬底的第一主表面和栅极电介质之间的界面处邻接栅极电介质的底部，并且其中从其处起测量屏蔽区的长度的第一位置对应于栅极电介质的底部。
示例8. 示例1至示例6中的任何一项的半导体器件，其中器件结构包括沟槽晶体管栅极结构，沟槽晶体管栅极结构包括在SiC衬底中的栅极沟槽、衬垫栅极沟槽的侧壁和底部的栅极电介质、以及被通过栅极电介质与SiC衬底分离的栅极电极，其中电流传导区邻接栅极沟槽的底部，并且其中从其处起测量屏蔽区的长度的第一位置对应于栅极沟槽的底部。
示例9. 示例8的半导体器件，进一步包括在栅极沟槽的两个侧壁处的晶体管沟道区。
示例10. 示例1至示例6中的任何一项的半导体器件，其中器件结构包括在SiC衬底的第一主表面上的金属接触，其中电流传导区邻接金属接触以形成肖特基结，并且其中从其处起测量屏蔽区的长度的第一位置对应于肖特基结。
示例11. 示例1至示例10中的任何一项的半导体器件，进一步包括超结结构，超结结构包括在电流传导区下方并且邻接电流传导区的第一导电类型的第一区以及在屏蔽区下方并且邻接屏蔽区的第二导电类型的第二区，其中Na是第一区的掺杂浓度并且Wa是第一区的宽度，其中Nb是第二区的掺杂浓度并且Wb是第二区的宽度，其中在超结结构的水平横截面中Na*Wa=Δ*Nb*Wb，并且其中Δ在2/3至3/2的范围内。
示例12. 示例1至示例11中的任何一项的半导体器件，其中器件结构包括第二导电类型的JFET栅极，并且其中电流传导区邻接第二导电类型的JFET栅极。
示例13.一种生产半导体器件的方法，方法包括：在SiC衬底中或SiC衬底上形成器件结构，器件结构在半导体器件的操作期间经受电场；形成在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及形成在横向上相邻于电流传导区的第二导电类型的屏蔽区，屏蔽区被配置为至少部分地屏蔽器件结构免受电场影响，其中电流传导区和屏蔽区被形成为使得：屏蔽区具有比电流传导区高的净掺杂浓度；屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)；电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)；并且L/d在1至10的范围内。
示例14. 示例13的方法，其中形成器件结构包括：在SiC衬底的第一主表面上形成栅极电介质；以及在栅极电介质上形成栅极电极，其中电流传导区在SiC衬底的第一主表面和栅极电介质之间的界面处邻接栅极电介质的底部，其中从其处起测量屏蔽区的长度的第一位置对应于栅极电介质的底部。
示例15. 示例13的方法，其中形成器件结构包括：在SiC衬底中蚀刻栅极沟槽；利用栅极电介质衬垫栅极沟槽的侧壁和底部；以及形成在栅极沟槽中的并且被通过栅极电介质与SiC衬底分离的栅极电极，其中电流传导区邻接栅极沟槽的底部，其中从其处起测量屏蔽区的长度的第一位置对应于栅极沟槽的底部。
示例16. 示例13至示例15中的任何一项的方法，其中形成器件结构包括：在SiC衬底的第一主表面上形成金属接触，其中电流传导区邻接金属接触以形成肖特基结，其中从其处起测量屏蔽区的长度的第一位置对应于肖特基结。
示例17. 示例13至示例16中的任何一项的方法，进一步包括：形成超结结构，超结结构包括在电流传导区下方并且邻接电流传导区的第一导电类型的第一区以及在屏蔽区下方并且邻接屏蔽区的第二导电类型的第二区，其中Na是第一区的掺杂浓度并且Wa是第一区的宽度，其中Nb是第二区的掺杂浓度并且Wb是第二区的宽度，其中在超结结构的水平横截面中Na*Wa=Δ*Nb*Wb，并且其中Δ在2/3至3/2的范围内。
示例18. 示例13至示例17中的任何一项的方法，其中形成屏蔽区包括：将第二导电类型的掺杂剂注入到屏蔽区中以使得Nsh/NdeV在1.5到100的范围内，其中Nsh是屏蔽区的净掺杂浓度并且NdeV是电流传导区的净掺杂浓度。
示例19. 示例13至示例18中的任何一项的方法，其中形成屏蔽区包括：将第二导电类型的掺杂剂注入到屏蔽区中以使得屏蔽区的净掺杂浓度(Nsh)大于Ncrit，并且Ncrit=Ecrit∙ε0εr/(e∙L)，其中Ecrit是针对SiC衬底的雪崩击穿的临界电场，ε0是真空电容率，εr是介电常数并且e是电子电荷。
示例20. 示例13至示例19中的任何一项的方法，其中形成屏蔽区包括：生长多个第一导电类型的外延层；以及以横向对准的方式将第二导电类型的掺杂剂掩模注入到每个外延层中。
示例21. 示例13至示例19中的任何一项的方法，其中形成屏蔽区包括：生长多个外延层；将一种导电类型的掺杂剂注入到外延层中；以及将相反导电类型掺杂剂注入到外延层中。
示例22. 示例13至示例19中的任何一项的方法，其中形成屏蔽区包括：生长单个第一导电类型的外延层；以及以具有多个峰值的能量或者以处于连续的能量谱下的能量注入第二导电类型的掺杂剂。
诸如“第一”、“第二”等的术语被用于描述各种要素、区、区段等并且也不意图进行限制。贯穿于描述，同样的术语指代同样的要素。
如在此使用的那样，术语“具有”、“包含”、“包括”和“包括有”等是开放式术语，其指示所声明的要素或特征的存在但是不排除附加的要素或特征。量词“一”、“一个”和指代词“该”意图包括复数以及单数，除非上下文另外清楚地指示。
虽然已经在此图示和描述了具体实施例，但是本领域普通技术人员将领会，在不脱离本发明的范围的情况下，各种替换的和/或等同的实现口可以代替所示出和描述的具体实施例。本申请意图覆盖在此讨论的具体实施例的任何适配或变化。因此意图的是本发明仅受权利要求及其等同物限制。

Claims (22)

1.一种半导体器件，包括：
SiC衬底；
在SiC衬底中或在SiC衬底上的并且在所述半导体器件的操作期间经受电场的器件结构；
在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及
第二导电类型的屏蔽区，其在横向上相邻于电流传导区并且被配置为至少部分地屏蔽器件结构免受电场影响，
其中遮蔽区具有比电流传导区高的净掺杂浓度，
其中屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)，
其中电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)，
其中L/d在1至10的范围内。
2.根据权利要求1所述的半导体器件，其中L/d是5或更小。
3.根据权利要求1所述的半导体器件，其中Nsh/Ndev在1.5至100的范围内，其中Nsh是屏蔽区的净掺杂浓度并且Ndev是电流传导区的净掺杂浓度。
4.根据权利要求3所述的半导体器件，其中Nsh/Ndev在3到30的范围内。
5.根据权利要求1所述的半导体器件，其中屏蔽区的净掺杂浓度(Nsh)大于Ncrit，其中Ncrit=Ecrit∙ε0εr/(e∙L)，Ecrit是针对SiC衬底的雪崩击穿的临界电场，ε0是真空电容率，εr是介电常数并且e是电子电荷。
6.根据权利要求5所述的半导体器件，其中Nsh/Ncrit在1.5至100的范围内。
7.根据权利要求1所述的半导体器件，其中器件结构包括平面晶体管栅极结构，平面晶体管栅极结构包括在SiC衬底的第一主表面上的栅极电介质和被通过栅极电介质与第一主表面分离的栅极电极，其中电流传导区在SiC衬底的第一主表面和栅极电介质之间的界面处邻接栅极电介质的底部，并且其中从其处起测量屏蔽区的长度的第一位置对应于栅极电介质的底部。
8.根据权利要求1所述的半导体器件，其中器件结构包括沟槽晶体管栅极结构，沟槽晶体管栅极结构包括在SiC衬底中的栅极沟槽、衬垫栅极沟槽的侧壁和底部的栅极电介质、以及被通过栅极电介质与SiC衬底分离的栅极电极，其中电流传导区邻接栅极沟槽的底部，并且其中从其处起测量屏蔽区的长度的第一位置对应于栅极沟槽的底部。
9.根据权利要求8所述的半导体器件，进一步包括在栅极沟槽的两个侧壁处的晶体管沟道区。
10.根据权利要求1所述的半导体器件，其中器件结构包括在SiC衬底的第一主表面上的金属接触，其中电流传导区邻接金属接触以形成肖特基结，并且其中从其处起测量屏蔽区的长度的第一位置对应于肖特基结。
11.根据权利要求1所述的半导体器件，进一步包括超结结构，超结结构包括在电流传导区下方并且邻接电流传导区的第一导电类型的第一区以及在屏蔽区下方并且邻接屏蔽区的第二导电类型的第二区，其中Na是第一区的掺杂浓度并且Wa是第一区的宽度，其中Nb是第二区的掺杂浓度并且Wb是第二区的宽度，其中在超结结构的水平横截面中Na*Wa=Δ*Nb*Wb，并且其中Δ在2/3至3/2的范围内。
12.根据权利要求1所述的半导体器件，其中器件结构包括第二导电类型的JFET栅极，并且其中电流传导区邻接第二导电类型的JFET栅极。
13.一种生产半导体器件的方法，所述方法包括：
在SiC衬底中或在SiC衬底上形成器件结构，器件结构在半导体器件的操作期间经受电场；
形成在SiC衬底中的邻接器件结构的第一导电类型的电流传导区；以及
形成在横向上相邻于电流传导区的第二导电类型的屏蔽区，屏蔽区被配置为至少部分地屏蔽器件结构免受电场影响，
其中电流传导区和屏蔽区被形成为使得：
屏蔽区具有比电流传导区高的净掺杂浓度；
屏蔽区具有从与器件结构的底部对应的第一位置到与屏蔽区的底部对应的第二位置测量的长度(L)；
电流传导区具有在电流传导区的相对的横向侧之间测量的宽度(d)；以及
L/d在1至10的范围内。
14.根据权利要求13所述的方法，其中形成器件结构包括：
在SiC衬底的第一主表面上形成栅极电介质；以及
在栅极电介质上形成栅极电极，
其中电流传导区在SiC衬底的第一主表面和栅极电介质之间的界面处邻接栅极电介质的底部，其中从其处起测量屏蔽区的长度的第一位置对应于栅极电介质的底部。
15.根据权利要求13所述的方法，其中形成器件结构包括：
在SiC衬底中蚀刻栅极沟槽；
利用栅极电介质衬垫栅极沟槽的侧壁和底部；以及
形成在栅极沟槽中的并且被通过栅极电介质与SiC衬底分离的栅极电极，
其中电流传导区邻接栅极沟槽的底部，
其中从其处起测量屏蔽区的长度的第一位置对应于栅极沟槽的底部。
16.根据权利要求13所述的方法，其中形成器件结构包括：
在SiC衬底的第一主表面上形成金属接触，
其中电流传导区邻接金属接触以形成肖特基结，
其中从其处起测量屏蔽区的长度的第一位置对应于肖特基结。
17.根据权利要求13所述的方法，进一步包括：
形成超结结构，超结结构包括在电流传导区下方并且邻接电流传导区的第一导电类型的第一区以及在屏蔽区下方并且邻接屏蔽区的第二导电类型的第二区，
其中Na是第一区的掺杂浓度并且Wa是第一区的宽度，
其中Nb是第二区的掺杂浓度并且Wb是第二区的宽度，
其中在超结结构的水平横截面中Na*Wa=Δ*Nb*Wb，并且其中Δ在2/3至3/2的范围内。
18.根据权利要求13所述的方法，其中形成屏蔽区包括：
将第二导电类型的掺杂剂注入到屏蔽区中以使得Nsh/NdeV在1.5到100的范围内，其中Nsh是屏蔽区的净掺杂浓度并且NdeV是电流传导区的净掺杂浓度。
19.根据权利要求13所述的方法，其中形成屏蔽区包括：
将第二导电类型的掺杂剂注入到屏蔽区中以使得屏蔽区的净掺杂浓度(Nsh)大于Ncrit，并且Ncrit=Ecrit∙ε0εr/(e∙L)，其中Ecrit是针对SiC衬底的雪崩击穿的临界电场，ε0是真空电容率，εr是介电常数并且e是电子电荷。
20.根据权利要求13所述的方法，其中形成屏蔽区包括：
生长多个第一导电类型的外延层；以及
以横向对准的方式将第二导电类型的掺杂剂掩模注入到每个外延层中。
21.根据权利要求13所述的方法，其中形成屏蔽区包括：
生长多个外延层；
将一种导电类型的掺杂剂注入到外延层中；以及
将相反导电类型掺杂剂注入到外延层中。
22.根据权利要求13所述的方法，其中形成屏蔽区包括：
生长单个第一导电类型的外延层；以及
以具有多个峰值的能量或者以处于连续的能量谱下的能量注入第二导电类型的掺杂剂。
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