JP4832723B2 - 能動的高抵抗半導体層を有する半導体装置 - Google Patents
能動的高抵抗半導体層を有する半導体装置 Download PDFInfo
- Publication number
- JP4832723B2 JP4832723B2 JP2004095353A JP2004095353A JP4832723B2 JP 4832723 B2 JP4832723 B2 JP 4832723B2 JP 2004095353 A JP2004095353 A JP 2004095353A JP 2004095353 A JP2004095353 A JP 2004095353A JP 4832723 B2 JP4832723 B2 JP 4832723B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- resistance semiconductor
- region
- disposed
- active high
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Thyristors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
西澤潤一、寺崎健、矢木邦博、宮本信雄(J. Nishizawa, T. Terasaki, K. yagi, and N. Miyamoto)," 気相エピタキシャル成長によるシリコンの完全結晶成長(Perfect Crystal Growth of Silicon by Vapor Phase Epitaxy),"米国電気化学協会誌(J. Electrochemical Society)、第122巻、第5号、P.664〜P.669,1975年 ライナス・ポーリング (L.Pauling)著,"化学的結合論(The Nature Of Chemical Bonding)", コーネル大学出版(Cornell University Press), 1960, p.205
[AIL層]
図1は本発明の原理的説明図であって、(a)p型半導体における抵抗、ライフタイムと不純物密度との関係、(b)n型半導体における抵抗、ライフタイムと不純物密度との関係、(c)本発明のAIL層における抵抗、ライフタイムと不純物密度との関係をそれぞれ表している。p型半導体における抵抗、ライフタイムと不純物密度との関係では、図1(a)に示すように、不純物密度の増加と共に、抵抗率Rは減少し、又電子のライフタイムτe,正孔のライフタイムτhも減少する傾向を示している。同様に、n型半導体においても抵抗、ライフタイムと不純物密度との関係では、図1(b)に示すように、不純物密度の増加と共に、抵抗率Rは減少し、又電子のライフタイムτe,正孔のライフタイムτhも減少する傾向を示している。これに対して、本発明の能動的高抵抗半導体層(AIL層)においては、図1(c)に示すように、不純物密度の増加に対して、n型不純物とp型不純物の濃度補償効果により抵抗率Rはほとんど変化せず、ほぼ一定のままである。一方、電子のライフタイムτe,正孔のライフタイムτhは不純物密度の増加と共に減少する傾向を示している。
ショックレー・リード・ホール(SRH)モデルによるライフタイムの式は(1)式のように表すことができる。
ここで、τmaxは最大ライフタイムであり、電子の場合1×10-5(sec),正孔の場合3×10-6(sec)と設定した。τminは最小ライフタイムであり、電子の場合、正孔の場合共に0(sec)と設定した。Nrefは参照不純物密度であり、電子の場合、正孔の場合共に1×1016(cm-3)と設定した。Niは能動的高抵抗半導体層の不純物密度である。尚、γの値は1に設定した。以上の結果に基づいて、能動的高抵抗半導体層内における電子のライフタイムτe,正孔のライフタイムτhはそれぞれ(2),(3)式のように表される。
τe=3×10-6/[1+(Ni/1×1016)] …(3)
n型基板の不純物密度を1013cm-3とした場合の(2),(3)式より求めた本発明のAIL層におけるライフタイムと不純物密度との関係を図2に示す。
基板厚さが100μm以上となると、ほぼ一定となっている。
本発明の比較例におけるライフタイムと不純物密度との関係を図4に示し、本発明の比較例におけるライフタイム、不純物密度と基板厚さとの関係を図5に示す。比較例では、n型基板の不純物密度を1013cm-3とし、傾斜接合の場合を想定している。本発明の比較例においては、不純物密度の増加と共にライフタイムが減少する傾向は本発明の第1の実施の形態に係るAIL層と同様であるが、図5から明らかなように、P,Bの不純物密度の補償効果が働かない領域においてライフタイムが減少する傾向を示しており、図1(a),(b)に示したように、不純物密度の増加と共に抵抗率が減少する傾向となる。
図6は、本発明の第1の実施の形態に係るAIL層を形成する方法の説明図である。
図7は、本発明の第1の実施の形態に係るAIL層を形成する別の方法の説明図である。
一般に不純物添加したSi単結晶の格子定数は高純度のSi単結晶の格子定数の値から、不純物添加によって相対的に変化した格子定数として表される。即ち、不純物添加した場合のSiの格子定数をad,不純物無添加の場合をaiとすると、adとaiの関係は、(4)式で表される。
ここで、RSiはSiの共有半径、Riは添加不純物原子の共有結合半径、NSiはSiの原子密度、Niは不純物密度を示している。ここで、格子定数のずれをΔa=ai−adとすると、体積変化率は、(5)式で表される。
[RSi 3(NSi−Ni)+Ri 3Ni−RSi 3Ni]/RSi 3NSi …(5)
ここで、Δaの2次以上の項を無視すると、近似的に格子定数の相対変化率ε=Δa/aiは(6)式で表される。
図28に不純物密度と格子定数のずれの関係を示す。図28においては、下方向に格子の膨張、上方向に格子の収縮を表している。図28より明らかなように、B,P共に1019cm-3添加すると、10-4程度、高純度のSiの格子定数からのずれが生じる。即ち、気相成長によるデバイス作製の場合、高濃度に不純物が添加された基板とi層では格子定数が異なってくる。
σyz=0 …(7)
従って、(7)式によって表される応力によって生じる格子歪はEをヤング率、vをポアソン比とすると、
εxx=εyy=[σ/E](1−v)=−ε
εzz=−2σv/E …(8)
で与えられるので(6)式を用いると、内部応力は(9)式で与えられる。
σzz=βNiE/2v …(9)
β=(1/3)・[1−(Ri/RSi)3]/NSi
高濃度不純物添加の基板と真性伝導に近い成長層との格子定数の違いが顕著になると、半導体層は内部応力のために湾曲してしまう。
ここで、Rは曲率半径、trは成長層の厚さ、tSは基板の厚さである。
[ダイオード構造]
図8(a)は、本発明の第2の実施の形態に係るAIL層を備えるダイオードの模式的断面構造を示す。図8(b)は、本発明の第2の実施の形態の変形例1に係るAIL層を備えるダイオードの模式的断面構造を示す。更に図8(c)は、図8(a)、(b)に対応する抵抗分布を示す。
図10(a)は、本発明の第2の実施の形態の変形例2に係るAIL層を備えるダイオードの模式的断面構造、図10(b)は、本発明の第2の実施の形態の変形例3に係るAIL層を備えるダイオードの模式的断面構造、図10(c)は、本発明の第2の実施の形態の変形例4に係るAIL層を備えるダイオードの模式的断面構造をそれぞれ示している。
本発明の第2の実施の形態の変形例2に係る能動的高抵抗半導体層を有する半導体装置は、図10(a)に示すように、高抵抗半導体層1と、高抵抗半導体層1の主表面に配置されるpアノード領域5と、高抵抗半導体層1の別の主表面に配置されるnカソード領域12と、高抵抗半導体層1とpアノード領域5との間に介在して配置される能動的高抵抗半導体層10とを備え、能動的高抵抗半導体層10とpアノード領域5はアノード側表面から測った接合深さは実質的に等しく、かつpアノード領域5はチャネル構造を備える。
本発明の第2の実施の形態の変形例3に係る能動的高抵抗半導体層を有する半導体装置は、図10(b)に示すように、高抵抗半導体層1と、高抵抗半導体層1の主表面に配置されるpアノード領域5と、高抵抗半導体層1の別の主表面に配置されるnカソード領域12と、高抵抗半導体層1とpアノード領域5との間に介在して配置される能動的高抵抗半導体層10とを備え、能動的高抵抗半導体層10はpアノード領域5よりもアノード側表面から測った接合深さが深く配置され、かつpアノード領域5はチャネル構造を備える。
本発明の第2の実施の形態の変形例4に係る能動的高抵抗半導体層を有する半導体装置は、図10(c)に示すように、高抵抗半導体層1と、高抵抗半導体層1の主表面に配置されるpアノード領域5と、高抵抗半導体層1の別の主表面に配置されるnカソード領域12と、高抵抗半導体層1とpアノード領域5との間に介在して配置される能動的高抵抗半導体層10とを備え、能動的高抵抗半導体層10はチャネル構造を備える。
図12は、本発明の第2の実施の形態の変形例5に係るAIL層を備えるダイオードの模式的断面構造を示す。
図13(d)は、本発明の第2の実施の形態の変形例6に係るAIL層を備えるダイオードの模式的断面構造を示す。
図13(a)は、本発明の比較例としてのバルクpnダイオードの模式的断面構造を示し、図13(b)は、図8(a)に示した本発明の第2の実施の形態に係るAIL層を有するダイオードの模式的断面構造を示し、図13(c)本発明の比較例としての静電誘導ダイオードの模式的断面構造を示し、図13(d)は、本発明の第2の実施の形態の変形例6に係るAIL層を有する静電誘導ダイオードの模式的断面構造を示し、図13(e)は、図10(e)に示した本発明の第2の実施の形態の変形例4に係る構造に相当するAIL層を有するダイオードの模式的断面構造を示す。
[トランジスタ構造]
図17は、本発明の第3の実施の形態に係るAIL層を備えるトランジスタの模式的断面構造を示す。
図18は、本発明の第3の実施の形態の変形例に係るAIL層を備えるトランジスタの模式的断面構造を示す。
[サイリスタ構造]
図19(a)は、本発明の第4の実施の形態に係るAIL層を備えるサイリスタの模式的断面構造を示す。
図19(c)は、本発明の第4の実施の形態の変形例1に係るAIL層を備えるサイリスタの模式的断面構造を示す。
図21(a)は、本発明の第4の実施の形態の変形例2に係るAIL層を備えるサイリスタの模式的断面構造を示す。
図21(b)は、本発明の第4の実施の形態の変形例3に係るAIL層を有するサイリスタの模式的断面構造を示す。
図23は、本発明の第4の実施の形態の変形例4に係るAIL層を備えるサイリスタの模式的断面構造を示す。
図24は、本発明の第4の実施の形態の変形例4に係るAIL層を備えるサイリスタの製造工程の模式図であって、図24(a)は、エピタキシャル工程、図24(b)はカソード形成工程を示す。
[絶縁ゲートデバイス]
図25は、本発明の第5の実施の形態に係るAIL層を備える半導体装置として、絶縁ゲートデバイスの模式的構造を示す。図25に示す構造は、絶縁ゲートバイポーラトランジスタ(IGBT)の構成に対応している。
nベース層40と、チャネル構造を備え、nベース層40の主表面近傍に繰り返し配置されるp+ベース領域44と、p+ベース領域44内の主表面近傍に配置されるn+エミッタ領域46と、n+エミッタ領域46に接触し、p+ベース領域44と短絡して主表面に配置されるエミッタ電極(E)48と、繰り返し配置されるp+ベース領域44間のチャネル構造に配置される能動的高抵抗半導体層10と、能動的高抵抗半導体層10及び隣接するp+ベース領域44及びn+エミッタ領域46上に配置されるゲート絶縁層54と、ゲート絶縁層54上に配置されるゲート電極(G)50と、nベース層40の別の主表面に配置されるp+コレクタ領域42と、p+コレクタ領域42に接触するコレクタ電極52と、
nベース層40と前記pコレクタ領域との間に介在して配置される別の能動的高抵抗半導体層10とを備える。
上記のように、本発明は第1乃至第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
2,3…イオン注入層
4…n+,p+高密度エピタキシャル層
5…pアノード領域
10…能動的高抵抗半導体層
12…nカソード領域
14…カソード電極
16…アノード電極
18…静電誘導(SI)アノード短絡領域
19,34…高抵抗領域
22…n+ドレイン領域
24…p+ゲート領域
26…n+ソース領域
28…ドレイン電極
30…ゲート電極
32…ソース電極
40…nベース層
42…p+コレクタ領域
44…p+ベース領域
46…nエミッタ領域
48…エミッタ電極
50…ゲート電極
52…コレクタ電極
54…ゲート絶縁層
Claims (13)
- 高抵抗半導体層と、
前記高抵抗半導体層の主表面に配置されるアノード領域と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記高抵抗半導体層と前記アノード領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。 - 前記能動的高抵抗半導体層と前記アノード領域はアノード側表面から測った接合深さは実質的に等しく、かつ前記アノード領域はチャネル構造を備えることを特徴とする請求項1に記載の能動的高抵抗半導体層を有する半導体装置。
- 前記能動的高抵抗半導体層は前記アノード領域よりもアノード側表面から測った接合深さが深く配置され、かつ前記アノード領域はチャネル構造を備えることを特徴とする請求項1に記載の能動的高抵抗半導体層を有する半導体装置。
- 前記能動的高抵抗半導体層はチャネル構造を備えることを特徴とする請求項1に記載の能動的高抵抗半導体層を有する半導体装置。
- 高抵抗半導体層と、
前記高抵抗半導体層の主表面に繰り返し配置されるアノード領域と、
前記アノード領域に接触するアノード電極と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記カソード領域に接触するカソード電極と、
前記繰り返し配置されるアノード領域内に配置され、前記アノード領域と前記アノード電極によって短絡されるアノード短絡領域と、
前記高抵抗半導体層と前記アノード短絡領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。 - 高抵抗半導体層と、
前記高抵抗半導体層の主表面に配置され、チャネル構造を有するアノード領域と、
前記高抵抗半導体層の別の主表面に配置されるカソード領域と、
前記高抵抗半導体層と前記アノード領域近傍において、前記チャネル構造内に配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。 - 高抵抗半導体層と、
前記高抵抗半導体層の主表面に繰り返し配置されるゲート領域と、
前記ゲート領域に接触するゲート電極と、
前記高抵抗半導体層の別の主表面に配置されるドレイン領域と、
前記ドレイン領域に接触するドレイン電極と、
前記繰り返し配置されるゲート領域間に配置されるソース領域と、
前記主表面において前記ゲート電極に隣接して配置され、ソース領域に接触するソース電極と、
前記高抵抗半導体層と前記ソース領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。 - 前記ゲート電極は前記ゲート領域内に埋め込まれて配置され、前記ソース電極は前記ゲート電極上に配置される絶縁層を介して配置されることを特徴とする請求項7に記載の能動的高抵抗半導体層を有する半導体装置。
- 高抵抗半導体層と、
チャネル構造を備え、前記高抵抗半導体層の主表面近傍に繰り返し配置されるゲート領域と、
前記ゲート領域に接触するゲート電極と、
前記高抵抗半導体層の別の主表面に配置されるアノード領域と、
前記アノード領域に接触するアノード電極と、
前記繰り返し配置されるゲート領域間に配置されるカソード領域と、
前記主表面において前記ゲート電極に隣接して配置され、前記カソード領域に接触するカソード電極と、
前記高抵抗半導体層と前記アノード領域との間に介在して配置される能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。 - 前記能動的高抵抗半導体層は更に別のチャネル構造を備えることを特徴とする請求項9に記載の能動的高抵抗半導体層を有する半導体装置。
- 前記ゲート領域と前記カソード領域間に更に別の能動的高抵抗半導体層を備えることを特徴とする請求項9又は10に記載の能動的高抵抗半導体層を有する半導体装置。
- 前記高抵抗半導体層の主表面近傍に繰り返し配置されるゲート領域は埋め込み構造を備えることを特徴とする請求項9〜11のいずれか1項に記載の能動的高抵抗半導体層を有する半導体装置。
- nベース層と、
チャネル構造を備え、前記nベース層の主表面近傍に繰り返し配置されるpベース領域と、
前記pベース層内の主表面近傍に配置されるnエミッタ領域と、
前記nエミッタ領域に接触し、前記pベース領域と短絡して前記主表面に配置されるエミッタ電極と、
前記繰り返し配置されるpベース領域間の前記チャネル構造に配置される能動的高抵抗半導体層と、
前記能動的高抵抗半導体層及び隣接する前記pベース領域及び前記nエミッタ領域上に配置されるゲート絶縁層と、
前記ゲート絶縁層上に配置されるゲート電極と、
前記nベース層の別の主表面に配置されるpコレクタ領域と、
前記pコレクタ領域に接触するコレクタ電極と、
前記nベース層と前記pコレクタ領域との間に介在して配置される別の能動的高抵抗半導体層とを備え、
前記能動的高抵抗半導体層が、半導体層中に不純物が含まれない時に比べ、前記半導体層中のキャリア寿命を低下させる密度の最小値以上の密度にて、p型不純物が1種類以上、n型不純物が1種類以上の合計2種類以上で、前記p型不純物と前記n型不純物とをほぼ等量ずつ混在させたものであることを特徴とする能動的高抵抗半導体層を有する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004095353A JP4832723B2 (ja) | 2004-03-29 | 2004-03-29 | 能動的高抵抗半導体層を有する半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004095353A JP4832723B2 (ja) | 2004-03-29 | 2004-03-29 | 能動的高抵抗半導体層を有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005285955A JP2005285955A (ja) | 2005-10-13 |
JP4832723B2 true JP4832723B2 (ja) | 2011-12-07 |
Family
ID=35184034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004095353A Expired - Fee Related JP4832723B2 (ja) | 2004-03-29 | 2004-03-29 | 能動的高抵抗半導体層を有する半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4832723B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015145913A1 (ja) | 2014-03-26 | 2015-10-01 | 日本碍子株式会社 | 半導体装置 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7821015B2 (en) * | 2006-06-19 | 2010-10-26 | Semisouth Laboratories, Inc. | Silicon carbide and related wide-bandgap transistors on semi insulating epitaxy |
JP5896667B2 (ja) * | 2011-09-26 | 2016-03-30 | トランスフォーム・ジャパン株式会社 | 化合物半導体装置及びその製造方法 |
JP2013168564A (ja) | 2012-02-16 | 2013-08-29 | Ngk Insulators Ltd | 半導体装置及びその製造方法 |
JP7102948B2 (ja) * | 2017-10-26 | 2022-07-20 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
JP6862381B2 (ja) * | 2018-03-02 | 2021-04-21 | 株式会社東芝 | 半導体装置 |
WO2022201719A1 (ja) * | 2021-03-22 | 2022-09-29 | 株式会社デンソー | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6460252A (en) * | 1987-08-31 | 1989-03-07 | Tokyo Electric Co Ltd | Two-phase brushless motor for positioning |
JP2783410B2 (ja) * | 1988-11-07 | 1998-08-06 | 株式会社日立製作所 | 半導体装置の製造方法および製造装置 |
JP3491375B2 (ja) * | 1995-03-30 | 2004-01-26 | 昭和電工株式会社 | 発光素子及びその製造方法 |
JPH08288214A (ja) * | 1995-04-13 | 1996-11-01 | Nippon Steel Corp | 半導体基板の製造方法 |
JP2852886B2 (ja) * | 1995-09-04 | 1999-02-03 | 本田技研工業株式会社 | 半導体応力センサ |
JPH09321224A (ja) * | 1996-05-30 | 1997-12-12 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2004
- 2004-03-29 JP JP2004095353A patent/JP4832723B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2015145913A1 (ja) | 2014-03-26 | 2015-10-01 | 日本碍子株式会社 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2005285955A (ja) | 2005-10-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11978778B2 (en) | Semiconductor device | |
US9685323B2 (en) | Buffer layer structures suited for III-nitride devices with foreign substrates | |
US8154026B2 (en) | Silicon carbide bipolar semiconductor device | |
JP6371986B2 (ja) | 窒化物半導体構造物 | |
JP5834179B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP6844163B2 (ja) | 炭化珪素半導体装置 | |
US7906796B2 (en) | Bipolar device and fabrication method thereof | |
CN104733519A (zh) | 半导体器件 | |
JP2005303027A (ja) | 半導体装置 | |
US11296192B2 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
US10622446B2 (en) | Silicon carbide based power semiconductor device with low on voltage and high speed characteristics | |
JP2006140368A (ja) | 半導体装置とその製造方法 | |
WO2018016208A1 (ja) | 半導体装置及びその製造方法 | |
JP4959872B2 (ja) | バイポーラトランジスタ | |
JP4832723B2 (ja) | 能動的高抵抗半導体層を有する半導体装置 | |
WO1998037584A1 (en) | Solid state power-control device using group iii nitrides | |
JP5682102B2 (ja) | 逆耐圧を有する縦型窒化ガリウム半導体装置 | |
WO2021005903A1 (ja) | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 | |
JP2019102552A (ja) | ダイオード素子およびダイオード素子の製造方法 | |
JP5028749B2 (ja) | 半導体装置の製造方法 | |
TW202331814A (zh) | 半導體基板,半導體裝置,半導體基板的製造方法及半導體裝置的製造方法 | |
JP3885616B2 (ja) | 半導体装置 | |
Hirose et al. | New SiGe bipolar transistors and pin diodes for power switching | |
US9048281B2 (en) | Semiconductor device and method for producing the same | |
JP2009094148A (ja) | ヘテロ接合バイポーラトランジスタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081015 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090617 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090714 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100420 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100604 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110811 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110906 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110921 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4832723 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140930 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |