JP2852886B2 - 半導体応力センサ - Google Patents

半導体応力センサ

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    • G01P15/02Measuring acceleration; Measuring deceleration; Measuring shock, i.e. sudden change of acceleration by making use of inertia forces using solid seismic masses
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、圧力センサや加速
度センサなどに利用される半導体応力センサに関するも
のである。
【0002】
【従来の技術】本出願人の先願に係わる特公平7ー70
13号公報によれば、半導体基板内に電界効果トランジ
スタを形成し、この電界効果トランジスタの特性の変化
からこの半導体基板内に発生した応力を検出する半導体
応力センサが知られている。すなわち、電界効果トラン
ジスタに外力が加わると、ゲート電極とチャネル層の界
面に応力が発生して分極が現れ、電界効果トランジスタ
の閾値電圧が変化する。この閾値電圧の変化から加速
度、圧力等が検出される。
【0003】
【発明が解決しようとする課題】最近では、応力の発生
に伴って半導体中に生じる電気的物性の変化がセラミッ
クスなどにおけるように分極が発生するというだけでは
なく、応力によって半導体中の不純物密度が変化したと
等価な現象が発生すると考えられるようになっている。
少なくとも、圧縮応力によって半導体中のアクセプタ密
度が増加したと等価な現象が生じることは本発明者によ
っても確認されている。このような電気特性の応力依存
性に関する新たな見解に基づく最適の素子構成は未検討
の状態にある。すなわち、従来は、応力を検出するため
の電界効果トランジスタとして、増幅などを目的とした
汎用の電界効果トランジスタをそのまま転用してきた。
従って、本発明の目的は、発生応力の検出という固有の
用途に最適の構造の電界効果トランジスタを提供するこ
とにある。
【0004】
【課題を解決するための手段】本発明の半導体応力セン
サによれば、電界効果トランジスタのゲート電極直下の
半導体基板の表面に内部よりも高抵抗の表面層が形成さ
れ、応力発生に伴って高抵抗の表面層内に発生する電荷
がこの電界効果トランジスタの特性に顕著な変化を生じ
させるように構成されている。
【0005】
【発明の実施の形態】本発明の実施の形態によれば、ゲ
ート電極直下の高抵抗の表面層は、基板の表面領域にド
ープされたドナーと、ゲート電極の形成時にこの表面領
域に発生する圧縮応力に基づき発生するアクセプタとが
ほぼ相殺し合うことによって形成される。そして、この
電界効果トランジスタは、圧縮応力の発生時に高抵抗の
表面層がp型に変化することに伴ってJFETとなり、
引張り応力の発生時に高抵抗の表面層がn型に変化する
ことに伴ってMESFETとなる。
【0006】
【実施例】図1は、本発明の半導体応力センサの構成を
示す断面図である。この半導体応力センサを構成する電
界効果トランジスタは、半導体基板下部のp型高抵抗層
(p)上にn型低抵抗(n+ )のソース拡散層SDと
ドレイン拡散層DDとが形成され、各拡散層の間に比較
的低抵抗のn型(n)のチャネル層CHが形成されてい
る。ソース拡散層SDとドレイン拡散層DDはそれぞれ
ソース電極Sとドレイン電極Dとに接続され、チャネル
層CHの表面にはゲート電極Gが形成されている。そし
て、ゲート電極Gと接触するチャネル層CHの表面領域
には、高抵抗の表面層SLが形成されている。このよう
に、チャネル層CHは比較的低抵抗の内部チャネル層B
Lと、高抵抗の表面チャネル層SLとから構成される。
【0007】高抵抗の表面チャネル層SLは、基板の表
面領域にドーピングされたドナーと、ゲート電極形成時
にこのチャネル層の表面に発生する圧縮応力に基づき発
生するアクセプタとがほぼ相殺し合うことによって形成
されている。なお、ゲート電極形成に伴って発生する圧
縮応力は、ゲート電極の素材となる金属材料と、半導体
材料との熱膨張係数と剛性の相違に起因する熱歪みに基
づき発生する熱応力であり、このような熱応力の大きさ
はゲートを形成するための金属材料の種類や熱処理温度
などを変化させることにより所望の値となるように制御
できる。
【0008】図1の電界効果トランジスタが形成された
半導体基板が片持ち梁状に保持され、ソース・ドレイン
電流の変化に基づき加速度が検出される。検出対象の最
大加速度に伴って最大の圧縮応力と引張り応力が発生す
るが、まず、最大の圧縮応力に基づき表面層SL内に発
生するアクセプタの最大量Namaxを、本発明者の経験等
に基づき100Gで1015cmー3程度と見積る。次に、ゲート
直下の表面チャネル層SLにドープすべきドナーの密度
Ndを上記Namaxとほぼ同量の1015 cm ー3程度とす
る。そして、このドナー密度を相殺して高抵抗層を形成
するためにゲート形成時の圧縮応力によって発生させる
アクセプタの密度を同じく1015 cm ー3程度とする。
【0009】このようにすると、加速度が作用しない状
態では、1015 cm ー3程度のドープされたドナーと電極
形成時の熱応力によるほぼ等量のアクセプタとが相殺し
あって真性半導体に近い状態となり高抵抗の状態とな
る。この表面層SLに最大加速度が作用して最大の圧縮
応力が発生すると、アクセプタの密度が1015 cm ー3
度増加し、ドナー密度との差し引きで1015 cm ー3程度
の密度の正味のアクセプタが発生する。この状態では、
ゲート電極の直下の表面チャネル層SLと内部チャネル
層BLとの間にpn接合が形成され、電界効果トランジ
スタはJFETとして機能する。
【0010】この表面層に逆向きに最大加速度が加えら
れるこことによって最大の引張り応力が発生すると、ゲ
ート形成時の熱応力に基づき発生した圧縮応力が加速度
に基づき発生した最大の引張り応力によってほぼ相殺さ
れることにより、この熱応力に基づき発生していた10
15 cm ー3程度の密度のアクセプタがほぼゼロになる。こ
の結果、表面チャネル層SLに差し引き1015 cm ー3
度の密度のドナーが出現する。この状態では、表面層S
Lはn型層となりこの電界効果トランジスタはMESF
ETとして機能する。
【0011】上述のように、本実施例の半導体応力セン
サは、作用する加速度の極性に応じてJFETとMES
FETの動作を交番するが、各FETのソース・ドレイ
ン電流をpn接合の空乏層の幅で制御するか、ショット
キー障壁の空乏層の幅で制御するかの違いだけであり、
動作原理に本質的な差異はない。すなわち、内部チャネ
ル層BLの深さをDとし、この内部チャネル層BL内に
形成される空乏層の厚みをdとすると、ソース・ドレイ
ン電流Idsは上記空乏層dの厚みに依存して次式のよう
に変化する。 Ids≒Idso ( D−d)/D ・・・(1)
【0012】そして空乏層の厚みdは、pn空乏層の場
合 d=〔2εs εo Na(Vbi −Vg)/(qNd( Na−Nd )) 〕1/2 ・・・(2) となり、ショットキー空乏層の場合には、 d=〔2εs εo (Vbi −Vg)/(qNd) 〕1/2 ・・・(3) となる。ここで、εs εo は半導体基板の誘電率、Vbi
は障壁のビルトイン・ポテンシャル、Vgはゲート電圧、
qは電子の電荷、Ndはアクセプタ密度である。
【0013】(1)式乃至(3)式を参照すれば明らか
なように、加速度の作用に基づきソース・ドレイン電流
の大きな変化を生じさせるには、空乏層の幅dの大幅な
変化が必要であり、そのためには差引きの不純物密度N
a−Ndの絶対値が発生応力に基づき数桁にわたって大
幅に変化する必要がある。本実施例の半導体応力センサ
は、上述したように、加速度の作用に基づきNa−Nd
の絶対値が数桁にわたって大幅に変化し、これに伴い空
乏層の幅dが大幅に変化するため、極めて高感度の応力
センサが実現される。
【0014】図2は、本実施例に関するシミュレーショ
ンに使用した基板内の不純物密度分布を示しており、横
軸はゲート直下の基板表面からの深さ(μm)であり、
縦軸は各深さにおける不純物密度(Na−Nd)の絶対
値cm−3である。ゲート電極直下の表面チャネル層
は、表面からの深さが0.02μm〜0.04μmの範
囲でドナー密度が1015cm−3前後の領域と、表面
から深さ0.02μmまでの更に低いドナー密度の領域
とに分けられている。内部チャネル層は、深さ約0.3
μmにわたる比較的低抵抗の8×1016cm−3のn
型層から形成されている。
【0015】図1の構成と図2の不純物の分布のもと
で、表面から深さ0.02μmまでの表面領域で発生した圧
縮/引張り応力に基づくアクセプタの増減に伴いこの領
域内の不純物密度(Na−Nd)の絶対値が変化した場
合の、ソース・ドレイン電流の変化の様子を(1)式乃
至(3)式に従って算定すると、図3に示す結果が得ら
れる。
【0016】圧縮応力の増加に伴う表面層SL内のアク
セプタ濃度Naの増加につれて、n型の内部チャネル層
BL内に広がる空乏層の幅が増加してこの内部チャネル
層BLの厚みが減少し、ソース・ドレイン電流Idsが
減少する。圧縮応力の減少に伴ってアクセプタ濃度が減
少すると、内部チャネル層BL内に広がる空乏層の幅が
減少してこの内部チャネル層BLの厚みが増加し、ソー
ス・ドレイン電流Idsが増加する。更に、アクセプタ
濃度を減少させようとしても、一定量の真性キャリア
(GaAsでは室温で1.79×106cm ー3)以下には減少
せず、ソース・ドレイン電流は一定値になる。
【0017】次に、引張り応力の増加に伴う表面層SL
内のアクセプタの密度の減少に伴うドナー密度Ndの増
加につれて、内部チャネル層BL内に広がる空乏層の幅
が更に減少して内部チャネル層BLの厚みが更に増加
し、この結果ソース・ドレイン電流Idsが更に増加す
る。この結果この実施例の半導体応力センサでは、加速
度の作用によってソース・ドレイン電流が従来のものよ
りも1桁程度大きな数十mAにもわたって変化する。
【0018】図4は、シミュレーション結果に基づいて
試作した半導体応力センサ内の不純物密度の分布の一例
と、従来の半導体応力センサ内の典型的な不純物密度の
分布の一例とを対比しながら示している。実線の曲線は
本試作例によるものであり、表面領域では、電極形成に
伴う圧縮応力に基づき発生したアクセプタによってドナ
ーが相殺され、表面の直下では高抵抗のp型層に反転し
ている。これに対して、一点鎖線で示す曲線は、従来の
典型的な半導体応力センサの不純物密度分布であり、ゲ
ート電極との間のオーミック抵抗を下げるためと、表面
準位の悪影響を回避するために、表面直下に高濃度のn
型層が形成さていた。
【0019】図5は、図4に実線で示した本試作例の応
力センサの不純物分布と一点鎖点で示した従来の応力セ
ンサの不純物分布のそれぞれについて、ソース・ドレイ
ン電流Isdとゲート・ソース間電圧Vgsとの関係を示す
特性図である。点線は曲げによる引っ張応力の発生前の
特性であり、実線と一点鎖線はそれぞれ本実施例と従来
例のセンサにおける曲げによる引張り応力の発生後の特
性である。従来のものではソース・ドレイン電流は数mA
しか変化しないが、本試作例のセンサでは数十mAも変化
する。このように、本試作例の半導体応力センサでは、
従来のものに比べて1桁程度感度が向上することが実験
的に明らかになった。
【0020】次に、図1に示した半導体応力センサの製
造方法について図6乃至図9の各断面図を参照しながら
説明する。まず、図6(A)に示すように、(100)GaAs
基板上にエッチストップ層となるAlGaAs層を3μm程度
エピタキシャル成長させ、続いてこの上にp型(6.5 ×
1015cmー3 )のGaAs層を10μm程度エピタキシャル
成長させる。この後、マス0パターンの合わせマークを
作成する。
【0021】すなわち、基板表面にフォトレジストを塗
布し、順次プリベーク、露光、現像及びポストべークを
行ってフォトレジスト膜のパタンを形成したのち、H2SO
4 系のエッチング液で基板表面のGaAs層をエッチングす
ることにより合わせマークを作成したのち、フォトレジ
スト膜を除去する。以下では簡単のため、フォトレジス
トの塗布、プリベーク、露光、現像及びポストベークを
含む一連の工程を単に、フォトレジスト・パタンの形成
と称する。また、作成したフォトレジスト・パタンの除
去は、アセトンによる溶解除去とアッシング装置による
灰化処理などでよって行われる。
【0022】次に、図6(B)に示すように、フォトレ
ジスト・パタンを形成し、n型不純物としてSiを200
KV、 2×1012cmー2 の条件でイオン注入することによ
り活性層を形成したのち、フォトレジスト・パタンを除
去する。表面準位の影響を抑えるための高濃度n型不純
物n+ の注入を行うためにフォトレジスト・パタンを形
成し、図6(C)に示すように、Siを160KV 、5 ×10
12cmー2 の条件でイオン注入し、フォトレジスト・パ
タンを除去する。この注入量は、表面準位の影響を抑
え、かつゲートリークもデバイス特性上影響が出ないよ
うになっている。
【0023】続いて、過度の拡散を抑制するためのラン
プアニール (昇温レート 200o C/sec 、 900o C で 5se
c 間保持) の条件のもとでイオン注入した不純物の活性
化を行う。次に、図6(D)に示すように、TiとW の層
をそれぞれ300 Åと4000Åずつスパッタリングにより堆
積させたのちフォトレジスト・パタンを作成し、CF4+O
2ガスを用いた反応性イオンエッチング(RIE) により Ti
/W の層をエッチングすることによりゲート電極Gを作
成し、フォトレジストを除去する。ここで、Tiは高ヤン
グ率のWのGaAsへの密着性を改良する目的で使用されて
いる。
【0024】更に、フォトレジスト・パタンを作成し、
蒸着によりAuGeの層とNiの層をそれぞれ1000Åと200 Å
ずつ堆積し、リフトオフによりフォトレジスト・パタン
と共に余分な金属層を除去したのち、熱処理によって合
金化させることによりソースとドレインのオーミック電
極を作成する( 図7(A))。ただし、この工程では、
フォトレジストとしてリフトオフが可能な逆テーパー形
状が得られるネガレジストを使用する。このフォトレジ
スト・パタンの形成工程は、フォトレジストの塗布、プ
リべーク、露光、ポストベーク、フォトレジスト重合の
ための全面露光、現像から成る。
【0025】続いて、図7(B)に示すように、フォト
ニース(感光ポリイミド材料)を回転塗布し、プリベー
クしたのち、ゲート、ドレイン及びソースの各領域のコ
ンタクトホールのパターンを露光し、現像したのち、熱
処理を行ってフォトニースから余分な溶剤を蒸発させる
ことにより表面保護・層間膜を形成する。次に、図7
(C)に示すように、TiとAuの層を蒸着によりそれぞれ
500 Åと10000 Åずつ堆積させたのち、フォトレジスト
・パタンを形成し、Auの層についてはKI/I2 系のエッチ
ング液により、Tiの層についてはHF系のエッチング液で
それぞれエッチングすることにより、配線を形成したの
ちフォトレジスト・パタンを除去する。
【0026】この後、図8(A)に示すように、フォト
レジスト・パタンを作成し、H2SO4系のエッチング液でA
lGaAs層を突き抜ける深さまで周辺部分をエッチングす
る。両面マスクアライナを用いて裏面にフォトレジスト
・パタンを作成し、H2SO4 系のエッチング液でGaAs層を
エッチングすることによりダイシングパタンを形成す
る。ただし、表面がエッチングされないように表面にレ
ジストを塗布しておき、最後にこれを除去する。
【0027】次に、図8(B)に示すように、両面マス
クアライナを用いて裏面にフォトレジスト・パタンを形
成し、ガラス板上に表面を下向きにしてワックスを用い
て張り付けたのち、スピンエッチング装置でNH4OH/H2O2
系のエッチング液でGaAsとAlGaAsの選択エッチングを行
い、最初の工程で作成したエピタキシャル層についてカ
ンチレバー形状とする。最後に、ダイシング装置でチッ
プへの細断を行い、溶剤を用いてワックスを溶かし、各
チップをガラス板から剥離除去することにより図9に示
すようなチップ状のセンサが完成する。
【0028】以上、ゲート電極の形成に伴う熱歪みを圧
縮応力のバイアスとして利用する構成を例示した。しか
しながら、本発明はこのような構成に限定されるもので
はない。
【0029】
【発明の効果】以上詳細に説明したように、本発明の半
導体応力センサによれば、電界効果トランジスタのゲー
ト電極直下の半導体基板の表面に内部よりも高抵抗の表
面層が形成される構成であるから、応力発生に伴って高
抵抗の表面層内に発生する電荷がこの電界効果トランジ
スタの特性に顕著な変化を生じさせることなり、従来の
センサに比べて感度が大幅に向上するという効果が奏さ
れる。
【図面の簡単な説明】
【図1】本発明の一実施例の半導体応力センサの構成を
示す断面図である。
【図2】図1の半導体応力センサのチャネル内の表面か
らの深さと不純物密度との関係を示す概念図である。
【図3】図1と図2の半導体応力センサに応力に基づと
不純物密度の変化を生じさせた場合のソース・ドレイン
電流の変化を示す特性図である。
【図4】本発明の一実施例の半導体応力センサの不純物
密度分布を従来の半導体応力センサの典型的な不純物密
度分布と比較して示す概念図である。
【図5】図3に示した不純物密度分布を有する本発明の
一実施例の半導体応力センサと従来の典型的な半導体応
力センサのそれぞれについて、ソース・ドレイン電流と
ソース・ゲート電圧との関係を比較して示す特性図であ
る。
【図6】本発明の一実施例の半導体応力センサの製造方
法を説明する断面図である。
【図7】本発明の一実施例の半導体応力センサの製造方
法を説明する断面図である。
【図8】本発明の一実施例の半導体応力センサの製造方
法を説明する断面図である。
【図9】本発明の一実施例の半導体応力センサの外観を
示す斜視図である。
【符号の説明】
SD ソース拡散層 DD ドレイン拡散層 CH チャネル層 SL 表面チャネル層 BL 内部チャネル層 G ゲート電極 S ソース電極 D ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 29/84 G01L 1/00 G01P 15/12

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】半導体基板上に形成された電界効果トラン
    ジスタの出力の変化からこの電界効果トランジスタ内で
    発生した応力を検出する半導体応力センサにおいて、 ゲート電極直下の半導体基板の表面に内部よりも高抵抗
    の表面層を形成したことを特徴とする半導体応力セン
    サ。
  2. 【請求項2】 請求項1において、 前記高抵抗の表面層は、この表面層内にドープされたド
    ナーと、前記ゲート電極の形成時にこの表面層内に発生
    する圧縮応力に基づき発生するアクセプタとがほぼ相殺
    し合うことよって形成されることを特徴とする半導体応
    力センサ。
  3. 【請求項3】 請求項1又は2において、 前記電界効果トランジスタは、圧縮応力の発生時に前記
    高抵抗の表面層がp型に変化することに伴いJFETとして
    動作し、引張り応力の発生時に前記高抵抗の表面層がn
    型に変化することに伴いMESFETとして動作することを特
    徴とする半導体応力センサ。
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