JP2504110B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2504110B2 JP2504110B2 JP8151588A JP8151588A JP2504110B2 JP 2504110 B2 JP2504110 B2 JP 2504110B2 JP 8151588 A JP8151588 A JP 8151588A JP 8151588 A JP8151588 A JP 8151588A JP 2504110 B2 JP2504110 B2 JP 2504110B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- gaas
- gate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関する。
〔従来の技術〕 近年、化合物半導体装置は、高速動作性の点から注目
されて盛んに研究開発が行われている。特にGaAs半導体
装置については多くの研究開発が行われている。
されて盛んに研究開発が行われている。特にGaAs半導体
装置については多くの研究開発が行われている。
第４図は従来のGaAs電界効果トランジスタの一例の断
面図である。
面図である。
半絶縁性GaAs基板１にSiイオンを注入し、アニールし
てｎ型の動作層２を形成し、ショットキ障壁を形成する
金属でゲート電極４を形成する。これをマスクにしてSi
イオンを注入し、アニールしてn+層3a,3bを形成する。
これにソース電極5a,ドレイン電極5bを取付け、絶縁膜
６で覆い、コンタクト孔をあけた後、第２層金属膜７で
配線を作る。
てｎ型の動作層２を形成し、ショットキ障壁を形成する
金属でゲート電極４を形成する。これをマスクにしてSi
イオンを注入し、アニールしてn+層3a,3bを形成する。
これにソース電極5a,ドレイン電極5bを取付け、絶縁膜
６で覆い、コンタクト孔をあけた後、第２層金属膜７で
配線を作る。
現在、このようなショットキ障壁型電界効果トランジ
スタ（以下MESFETという）を用いた高速の集積回路が製
作されている。
スタ（以下MESFETという）を用いた高速の集積回路が製
作されている。
GaAs・MESFETを製作した場合、現状では所望のFETの
しきい値電圧を得ることが困難で有り、従ってFETもし
くはFETを用いた集積回路の歩留まりが極めて低いとい
う問題がある。
しきい値電圧を得ることが困難で有り、従ってFETもし
くはFETを用いた集積回路の歩留まりが極めて低いとい
う問題がある。
この原因の一つとして、化合物半導体上に形成された
ゲート電極、絶縁膜などの薄膜の応力が、化合物半導体
内に圧電分極を発生させるためと考えられている。その
圧電分極により、化合物半導体内に設けられた動作層の
電荷が変化するため、FETのしきい値電圧が変化するこ
とになる。このしきい値電圧の変化は短チャネルほど大
きいため、微細素子の開発に於て、特にこの問題は顕著
となる。
ゲート電極、絶縁膜などの薄膜の応力が、化合物半導体
内に圧電分極を発生させるためと考えられている。その
圧電分極により、化合物半導体内に設けられた動作層の
電荷が変化するため、FETのしきい値電圧が変化するこ
とになる。このしきい値電圧の変化は短チャネルほど大
きいため、微細素子の開発に於て、特にこの問題は顕著
となる。
また、ピエゾ電荷は、GaAs基板（100）面上でゲート
方向が［011］と［011］と直交する場合、符号が逆であ
るため、ピエゾ電荷が発生すると両方向のFETのしきい
値電圧が異なってしまう現象が発生する。従って、集積
回路を製作する場合、FETを直交して配置することが困
難であり、このことが集積回路の集積度を下げる問題と
なっている。
方向が［011］と［011］と直交する場合、符号が逆であ
るため、ピエゾ電荷が発生すると両方向のFETのしきい
値電圧が異なってしまう現象が発生する。従って、集積
回路を製作する場合、FETを直交して配置することが困
難であり、このことが集積回路の集積度を下げる問題と
なっている。
また、絶縁膜の膜厚の変化に対しても応力が変化して
くるため、FETのしきい値電圧が変化してしまうなどの
問題がある。
くるため、FETのしきい値電圧が変化してしまうなどの
問題がある。
本発明の目的は、化合物半導体電界効果トランジスタ
のゲート及び絶縁膜のエッジ近傍の応力集中を抑制した
信頼性の高い半導体装置を提供することにある。
のゲート及び絶縁膜のエッジ近傍の応力集中を抑制した
信頼性の高い半導体装置を提供することにある。
本発明の半導体装置は、GaAs半導体基板の表面部に設
けられたGaAs半導体動作層に選択的に被着されたタング
ステンシリサイド膜でなるゲート電極と、前記ゲート電
極及びその近傍の前記GaAs半導体基板の表面部を被覆す
る二酸化シリコン膜とを有する電界効果トランジスタを
含む半導体装置において、前記ゲート電極の長手方向に
対して垂直な断面の形状が、前記GaAs半導体基板と接す
る側の前記ゲート電極のエッジ部分は末広がりの三角形
であり、それによって前記エッジ近傍における応力集中
を緩和したというものである。
けられたGaAs半導体動作層に選択的に被着されたタング
ステンシリサイド膜でなるゲート電極と、前記ゲート電
極及びその近傍の前記GaAs半導体基板の表面部を被覆す
る二酸化シリコン膜とを有する電界効果トランジスタを
含む半導体装置において、前記ゲート電極の長手方向に
対して垂直な断面の形状が、前記GaAs半導体基板と接す
る側の前記ゲート電極のエッジ部分は末広がりの三角形
であり、それによって前記エッジ近傍における応力集中
を緩和したというものである。
GaAsのように、せん亜鉛構造では、結晶に歪が加えら
れると分極が誘起され、その分極によりピエゾ電荷が発
生することが知られている。特に、GaAs動作層上に形成
されたゲート電極、及び半導体動作層上に被着される絶
縁膜のエッジ近傍では応力集中が生じるため、ピエゾ電
荷の発生が極めて多くなる。従って、この応力集中を抑
制することが重要となっている。
れると分極が誘起され、その分極によりピエゾ電荷が発
生することが知られている。特に、GaAs動作層上に形成
されたゲート電極、及び半導体動作層上に被着される絶
縁膜のエッジ近傍では応力集中が生じるため、ピエゾ電
荷の発生が極めて多くなる。従って、この応力集中を抑
制することが重要となっている。
本発明者は、ゲート電極の長手方向に対して垂直な断
面の形状が、基板と接する側のゲートのエッジ部分は末
広がりの三角形をしているとき、ゲート電極膜及び絶縁
膜のエッジ近傍に発生する応力およびピエゾ電荷の関係
を数値解析により調べた結果、ゲート電極の断面形状が
矩形の場合よりも、基板と接する側のゲートのエッジ部
分は末広がりの三角形をしている場合の方が、ゲート電
極膜及び絶縁膜のエッジ近傍に発生する応力集中および
ピエゾ電荷が小さくなることが明らかになった。
面の形状が、基板と接する側のゲートのエッジ部分は末
広がりの三角形をしているとき、ゲート電極膜及び絶縁
膜のエッジ近傍に発生する応力およびピエゾ電荷の関係
を数値解析により調べた結果、ゲート電極の断面形状が
矩形の場合よりも、基板と接する側のゲートのエッジ部
分は末広がりの三角形をしている場合の方が、ゲート電
極膜及び絶縁膜のエッジ近傍に発生する応力集中および
ピエゾ電荷が小さくなることが明らかになった。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の主要部を示すチップの断
面図である。
面図である。
この実施例は、半絶縁性GaAs基板１に動作層２を設
け、この上に選択的にタングステンシリサイドからなる
ゲート電極４を設ける。ゲート電極４はその長手方向に
対して垂直な断面の形状が、GaAs基板１と接する側のゲ
ートのエッジ部分が末広がりの三角形をなすように形成
される。このゲート電極４をマスクにしてイオン注入し
てn+層3a,3bを設け、これにソース電極5a,ドレイン電極
5bを取付け、絶縁膜６で覆い、コンタクト孔をあけ、第
２層金属膜７で配線を形成した構造を有する。
け、この上に選択的にタングステンシリサイドからなる
ゲート電極４を設ける。ゲート電極４はその長手方向に
対して垂直な断面の形状が、GaAs基板１と接する側のゲ
ートのエッジ部分が末広がりの三角形をなすように形成
される。このゲート電極４をマスクにしてイオン注入し
てn+層3a,3bを設け、これにソース電極5a,ドレイン電極
5bを取付け、絶縁膜６で覆い、コンタクト孔をあけ、第
２層金属膜７で配線を形成した構造を有する。
第２図（ａ）〜（ｄ）は本発明の半導体装置の製造方
法の例を説明するための工程順に示したチップの断面図
である。
法の例を説明するための工程順に示したチップの断面図
である。
先ず、第２図（ａ）に示すように、半絶縁性GaAs基板
１の表面にSiイオンを50keV、２×1012cm-2の条件でイ
オン注入し、更にAs圧雰囲気中で800℃、20分間のアニ
ールを行い、ｎ型のGaAs動作層２を形成した。次に、動
作層２を覆うようにGaAs基板１上に２×108N/m2の圧縮
応力と3.9×1012N/m2の縦弾性係数を有するタングステ
ンシリサイド（WSi）ゲート膜をスパッタ法を用いて0.5
μｍの膜厚に堆積した。次に、ゲート膜上全面にポジ型
のホトレジスト膜を0.5μｍの膜厚に塗布した。次に、
マスクを通して30秒間露光を行なった。但し、このホト
レジスト膜の数秒の露光で十分に露光されるものとす
る。従って、30秒の露光は通常のホトリソグラフィーと
しては著しく過剰であり、マスクで規定される露光領域
の周辺も露光されてしまう。次に、現像を行なうとマス
ク寸法の大小に応じて断面形状が台形ないしは三角形の
ホトレジスト膜を残すことができる。ここでは三角形の
ものを形成するものとする。次に、四フッ化炭素を用い
たドライエッチングを行なうと、ホトレジストの形状を
タングステンシリサイド膜に転写することができる。こ
うして断面形状が三角形のゲート電極４を形成できる。
１の表面にSiイオンを50keV、２×1012cm-2の条件でイ
オン注入し、更にAs圧雰囲気中で800℃、20分間のアニ
ールを行い、ｎ型のGaAs動作層２を形成した。次に、動
作層２を覆うようにGaAs基板１上に２×108N/m2の圧縮
応力と3.9×1012N/m2の縦弾性係数を有するタングステ
ンシリサイド（WSi）ゲート膜をスパッタ法を用いて0.5
μｍの膜厚に堆積した。次に、ゲート膜上全面にポジ型
のホトレジスト膜を0.5μｍの膜厚に塗布した。次に、
マスクを通して30秒間露光を行なった。但し、このホト
レジスト膜の数秒の露光で十分に露光されるものとす
る。従って、30秒の露光は通常のホトリソグラフィーと
しては著しく過剰であり、マスクで規定される露光領域
の周辺も露光されてしまう。次に、現像を行なうとマス
ク寸法の大小に応じて断面形状が台形ないしは三角形の
ホトレジスト膜を残すことができる。ここでは三角形の
ものを形成するものとする。次に、四フッ化炭素を用い
たドライエッチングを行なうと、ホトレジストの形状を
タングステンシリサイド膜に転写することができる。こ
うして断面形状が三角形のゲート電極４を形成できる。
次に、第２図（ｂ）に示すように、基板全面にSiO2膜
８をCVD法により0.5μｍの厚さに被着した。更に、SiO2
膜８に対してゲート電極４よりやや小さい範囲を、弗化
水素酸を用いてエッチングした。更に、基板全面にゲー
ト膜９を0.5μｍの厚さに被着し、更にその上にレジス
ト膜10を１μｍの厚さに被着して、10分間のポストベー
クを行ない、表面を平坦化した。次に、エッチバックを
行ないSiO2膜８の表面を露光させ、ついで残ったSiO2膜
８を除去することにより、第２図（ｃ）に示すようなゲ
ート電極４を形成することができる。
８をCVD法により0.5μｍの厚さに被着した。更に、SiO2
膜８に対してゲート電極４よりやや小さい範囲を、弗化
水素酸を用いてエッチングした。更に、基板全面にゲー
ト膜９を0.5μｍの厚さに被着し、更にその上にレジス
ト膜10を１μｍの厚さに被着して、10分間のポストベー
クを行ない、表面を平坦化した。次に、エッチバックを
行ないSiO2膜８の表面を露光させ、ついで残ったSiO2膜
８を除去することにより、第２図（ｃ）に示すようなゲ
ート電極４を形成することができる。
次に、第２図（ｃ）に示すように、ゲート電極４をマ
スクにして、Siイオンを150keV,5×1013cm-2の条件でイ
オン注入し、更にAs圧雰囲気中で750℃、20分のアニー
ルを行い、n+層3a,3bを形成した。
スクにして、Siイオンを150keV,5×1013cm-2の条件でイ
オン注入し、更にAs圧雰囲気中で750℃、20分のアニー
ルを行い、n+層3a,3bを形成した。
次に、第２図（ｄ）に示すように、Au−Ge−Niの金属
層からなるソース電極5a及びドレイン電極5bを形成し
た。次に、絶縁膜として、CVD法を用いて１×108N/m2の
圧縮応力と7.3×1010N/m2の縦弾性係数を有する二酸化
シリコン絶縁膜６を0.8μｍの厚さに被着した。更に、
ゲート電極4,ソース電極5a,ドレイン電極5b上にTi−Pt
−Auから成る第２層金属膜７を形成した。
層からなるソース電極5a及びドレイン電極5bを形成し
た。次に、絶縁膜として、CVD法を用いて１×108N/m2の
圧縮応力と7.3×1010N/m2の縦弾性係数を有する二酸化
シリコン絶縁膜６を0.8μｍの厚さに被着した。更に、
ゲート電極4,ソース電極5a,ドレイン電極5b上にTi−Pt
−Auから成る第２層金属膜７を形成した。
また、比較のため、ホトレジストの露光時に露光時間
を数秒と短くして、通常の矩形断面のゲートを保有する
FETも形成した。
を数秒と短くして、通常の矩形断面のゲートを保有する
FETも形成した。
上記２種類の異なる構造を有するFETのピエゾ電荷分
布をシミュレーションによって求めた結果を第３図に示
す。
布をシミュレーションによって求めた結果を第３図に示
す。
第３図（ａ），（ｂ）に於て、GaAs基板内の斜線部分
が電荷量１×1015electron charges/cm3の領域である。
第３図より明らかなように、ゲート断面形状が、GaAs基
板と接する側のゲートのエッジ部分は末広がりの三角形
をしている場合の方が、断面形状が矩形のゲートの場合
よりも、ゲートのエッジ部での応力集中及びピエゾ電荷
の発生が小さくなることがわかった。
が電荷量１×1015electron charges/cm3の領域である。
第３図より明らかなように、ゲート断面形状が、GaAs基
板と接する側のゲートのエッジ部分は末広がりの三角形
をしている場合の方が、断面形状が矩形のゲートの場合
よりも、ゲートのエッジ部での応力集中及びピエゾ電荷
の発生が小さくなることがわかった。
以上説明したように、本発明によれば、ゲート電極エ
ッジ部近傍に発生する応力集中を小さくすることが出来
るため、特性変動を抑制することが可能となるという効
果が得られる。
ッジ部近傍に発生する応力集中を小さくすることが出来
るため、特性変動を抑制することが可能となるという効
果が得られる。
第１図は本発明の一実施例の主要部を示すチップの断面
図、第２図（ａ）〜（ｄ）は本発明の半導体装置の製造
方法の一例を説明するための工程順に示したチップの断
面図、第３図（ａ），（ｂ）は本発明の効果を説明する
ために従来例と本発明の実施例についてピエゾ電荷分布
を示した分布図、第４図は従来のGaAs電界効果トランジ
スタの一例の断面図である。 １……半絶縁性GaAs基板、２……動作層、3a,3b……n+
層、４……ゲート電極、5a……ソース電極、5b……ドレ
イン電極、６……絶縁膜、７……第２層金属膜、８……
SiO2膜、９……ゲート膜、10……レジスト膜。
図、第２図（ａ）〜（ｄ）は本発明の半導体装置の製造
方法の一例を説明するための工程順に示したチップの断
面図、第３図（ａ），（ｂ）は本発明の効果を説明する
ために従来例と本発明の実施例についてピエゾ電荷分布
を示した分布図、第４図は従来のGaAs電界効果トランジ
スタの一例の断面図である。 １……半絶縁性GaAs基板、２……動作層、3a,3b……n+
層、４……ゲート電極、5a……ソース電極、5b……ドレ
イン電極、６……絶縁膜、７……第２層金属膜、８……
SiO2膜、９……ゲート膜、10……レジスト膜。
Claims (1)
- 【請求項１】GaAs半導体基板の表面部に設けられたGaAs
半導体動作層に選択的に被着されたタングステンシリサ
イド膜でなるゲート電極と、前記ゲート電極及びその近
傍の前記GaAs半導体基板の表面部を被覆する二酸化シリ
コン膜とを有する電界効果トランジスタを含む半導体装
置において、前記ゲート電極の長手方向に対して垂直な
断面の形状が、前記GaAs半導体基板と接する側の前記ゲ
ート電極のエッジ部分は末広がりの三角形であり、それ
によって前記エッジ近傍における応力集中を緩和したこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151588A JP2504110B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8151588A JP2504110B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253967A JPH01253967A (ja) | 1989-10-11 |
| JP2504110B2 true JP2504110B2 (ja) | 1996-06-05 |
Family
ID=13748483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8151588A Expired - Lifetime JP2504110B2 (ja) | 1988-04-01 | 1988-04-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2504110B2 (ja) |
-
1988
- 1988-04-01 JP JP8151588A patent/JP2504110B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01253967A (ja) | 1989-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7354806B2 (en) | Semiconductor device structure with active regions having different surface directions and methods | |
| EP0177129B1 (en) | Method of manufacturing gaas field effect transistor | |
| JPH02257618A (ja) | 半導体装置及びその製造方法 | |
| US5001077A (en) | Method of producing an asymmetrically doped LDD MESFET | |
| JP3061736B2 (ja) | 低濃度ドーピングドレインを有するｍｏｓ型電界効果トランジスタの製造方法 | |
| KR960016225B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP2562840B2 (ja) | 電界効果トランジスタ | |
| JP2504110B2 (ja) | 半導体装置 | |
| JPS63248136A (ja) | 半導体装置 | |
| JPH03171671A (ja) | 半導体装置及びその製造方法 | |
| JP2679077B2 (ja) | 半導体装置およびその製造方法 | |
| JP3007765B2 (ja) | 半導体装置及びその製造方法 | |
| JP2702576B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP3197669B2 (ja) | 薄膜トランジスタ並びにその製造方法 | |
| JPH01204476A (ja) | 半導体装置及びその製造方法 | |
| JPH02250334A (ja) | 半導体装置及びその製造方法 | |
| JPH01225172A (ja) | 半導体装置及びその製造方法 | |
| JP3139208B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH0439773B2 (ja) | ||
| JP3373676B2 (ja) | 電界効果トランジスタ素子の製造方法 | |
| JPH02137337A (ja) | 半導体装置及びその製造方法 | |
| JPH0758131A (ja) | 電界効果トランジスタの製造方法及びその集積回路 | |
| JPH028454B2 (ja) | ||
| JPH07147398A (ja) | 半導体装置の製造方法 | |
| JPH0684954A (ja) | 半導体装置の製造方法 |