JPH02137337A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野〕 本発明は半導体装置及びその製造方法に関する。

〔従来の技術〕

近年、化合物半導体装置は、高速動作性の点から注目さ
れて盛んに研究開発が行われている。特に、ＧａＡｓ半
導体については多くの研究開発が行われている。

第４図は従来のＧａＡｓ電界効果トランジスタを示す断
面図である。

半絶縁性ＧａＡｓ基板１にＳｉイオンを注入し、アニー
ルとしてｎ型の動作層２を形成し、ショットキ障壁を形
成する金属でゲート電極４を形成する。

これをマスクにしてＳｉイオンを注入し、アニールして
０９層３ａ、３ｂを形成する。これにソース電極５ａ、
ドレイン電極５ｂを取り付け、絶縁ｌｌｌ６で覆い、コ
ンタクト孔をあけた後、第２層金属膜７で配線を作る。

現在、このようなショットキ障壁型電界効果トランジス
タ（以下、ＭＩＥＳＦ［！Ｔと称す）を用いた高速の集
積回路が製作されている。

〔発明が解決しようとするｉｌ！題〕

ＧａＡｓ肛Ｓ　［ＸＥ　Ｔを製作した場合、現状では所
望のＦＥＴのしきい値電圧を得ることが困難であり、従
ってＦＥＥＴもしくはＦＥＴを用いた集積回路の歩留り
が極めて低いという問題がある。

この原因の一つとして、化合物半導体上に形成されたゲ
ート電極、絶縁膜などの薄膜の応力が、化合物半導体内
に圧電分極を発生させるためと考えられている。その圧
電分極により、化合物半導体内に設けられた動作層の電
荷が変化するため。

ＦＥＴのしきい値電圧が変化することになる。このしき
い値電圧の変化は短チャネルはど大きいため、微細素子
の開発において、特にこの問題は顕著となる。

また、ピエゾ電荷は、ＧａＡｓ基板（１００）面上でゲ
ート方向が（Ｑｌｌｌと（０１１１と直交する場合、符
号が逆であるため、ピエゾ電荷が発生すると両方向のＦ
ＥＴのしきい値電圧が異なってしまう現象が発生する。

従って、集積回路を製作する場合、Ｆ［！Ｔを直交して
配置することが困難であり、このことが集積回路の集積
度を下げる問題となっている。

また、絶縁膜の膜厚の変化に対しても応力が変化してく
るため、ＦＩＴのしきい値電圧が変化してしまうなどの
問題がある。

本発明の目的は化合物半導体電界効果トランジスタのゲ
ート及び絶縁膜のエツジ近傍の応力集中を抑制した信頼
性の高い半導体装置及びその製造方法を提供することに
ある。

〔１ｌｉＩｊｖを解決するための手段〕前記目的を達成
するため１本発明の半導体装置は、半導体基板に設けら
れた半導体動作層上に選択的に配置されたゲート電極と
絶縁膜とを有する半導体装置において、前記ゲート電極
は上段と下段との一体構造からなり、該ゲート電極の長
平方向に対して垂直な断面の形状が、上段よりも下段が
細く、上段の側面は基板に対して垂直をなし、下段の側
面は半導体基板に近い方が広く半導体基板から遠ざかる
に従って狭くなる傾斜状となしたものである。

本願発明の半導体装置は半導体基板に半導体動作層を形
成する工程と、半導体基板上一面にグー１〜材料を形成
する工程と、ホトレジストを一面に塗布し過露光の後現
像する工程と、プラズマエツチングにより前記ホトレジ
スト及びゲート材料の一部を同時に除去する工程と、Ｃ
ＶＤ法により絶縁膜を一面に被着する工程と、ホトレジ
ストを一面に塗布しポストベークで表面を平坦化する工
程と、プラズマエツチングにより前記ホトレジスト及び
ゲート材料の一部を同時に除去し平坦化する工程と、絶
＃膜を一面に被着する工程と、ホトレジストを一面に塗
布しゲートパータンマスクを通して露光の後現像する工
程と、エツチングにより絶縁１膜の一部を除去する工程
と、ゲート材料を一面に形成する工程と、ホトレジスト
を一面に塗布しポストベークで表面を平坦化する工程と
、プラズマエツチングにより前記ホトレジスト及びゲー
ト材料の一部を除去する工程とを含む製造方法によって
得られる。

〔作用〕

ＧａＡｓのように、閃亜鉛構造では、結晶に歪が加えら
れると分極が誘起され、その分極によりピエゾ電荷が発
生することが知られている。特に、ＧａＡｓ動作層上に
形成されたゲート電極、及び半導体動作層上に被着され
る絶縁膜のエツジ近傍では応力集中が生じるため、ピエ
ゾ電荷の発生が極めて多くなる。従って、この応力県中
を抑制することが重要となっている。

本発明者が、ゲート電極は、その長平方向に対して垂直
な断面の形状が、上段よりも下段が細く。

上段の側面は基板に対して垂直、下段の側面は半導体基
板に近い方が広く半導体基板から遠ざかるに従って狭く
なる傾斜面になっているとき、ゲート電極膜及び絶縁膜
のエツジ近傍に発生する応力及びピエゾ電荷の関係を数
値解析により調べた結果、ゲート電極のＧａＡｓ基板と
接する部分の断面形状が矩形の場合よりも、基板と接す
る側のゲート側面が末広がりの三角形をしている場合の
方が、ゲート電極膜及び絶縁膜のエツジ近傍に発生する
応力集中及びピエゾ電荷が小さくなることが明らかにな
った。さらに、ゲート長が上段は大きく、下段が小さく
なっているのでゲート電極の抵抗を増加させずにゲート
長を小さくすることができるため、高集積化が可能であ
る。

また、本発明の半導体装置の製造方法は、ホトレジスト
を過露光するため、現像後のレジスト断面形状が三角形
になり、従ってドライエツチング後のゲート断面形状も
三角形になるものであり、さらにゲート膜を被着するこ
とにより、基板と接する側のゲートのエツジ部分は末広
がりの三角形になり、しかも上段の方が下段よりも広く
なる。

この方法により前述のように高信頼性の半導体装置が１
１造可能となるのである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の主要部を示すチップの断面
図である。

図において、半絶縁性ＧａＡｓ基板１に動作層２を設け
、この上に選択的にタングステンシリサイドからなるゲ
ート電極４を設ける。ゲート電極４は上段４ａと下段４
ｂとの一体の二段構造からなり、その長手方向に対して
垂直な断面の形状が、上段４ａよりも下段４ｂが細く、
上段４ａの側面は基板に対して垂直、下段の側面は半導
体基板に近い方が広く半導体基板から遠ざかるに従って
狭くなる傾斜面になるように形成される。このゲート電
ｐｉ４をマスクにしてイオン注入してｎＩ層３ａ、　３
ｂを設け、これにソース電極５ａ、ドレイン電極５ｂを
取り付け、絶縁膜６で覆い、コンタクト孔をあけ、第２
層金ｒｉＡ膜７で配線を形成する。

ここで、ゲート材料としては、タングステンシリサイド
のほかに、モリブデン、シリコン、アルミニウム等でも
よく、絶縁膜材料も二酸化シリコンの他に窒化シリコン
等でもよい。

第２図（ａ）〜（ｄ）は本発明の半導体装置のａ進方法
の一実施例を説明するための工程順に示したチップの断
面図である。

先ず、第２図（ａ）に示すように、半絶縁性ＧａＡｓ基
板１の表面にＳｉイオンを５０ｋｅＶ、　２ＸＩＯ″″
ａｍ−”の条件でイオン注入し、さらにＡｓ圧雰囲気中
で８００℃。

２０分間のアニールを行い、ｎ型のＧａＡ１動作層２を
形成した。次に、動作層２を覆うように半絶縁性ＧａＡ
ｓ基板１上に２　Ｘ　１０’ｄｙｎ／ｃｄの圧縮応力と
３．９×１０”ｄｙｎ／ｄの縦弾性係数を有するタング
ステンシリサイド（ｗｓｉ）ゲート膜をスパッタ法を用
いて０．５−の膜厚に堆積した０次に、ゲート膜上全面
にホトレジスト膜を０．５−の膜厚に塗布した０次に。

マスクを通して３０秒間露光を行い、現像を行った。

次に、四フッ化炭素を用いた異方性ドライエツチング法
によってりＳｌの膜を所定の形にバターニングし、シ１
ットキ接触する三角形のゲートｖｉＬｔｉ４を形成した
。

次に、第２図（ｂ）に示すように、基板全面にＳｉｎ。

Ｗ４１１をＣＶＤ法により０．２−の厚さに被着した。

さらにその上にレジスト膜を１−の厚さに被着して、１
０分間のポストベークを行い、表面を平坦化した。

さらに、プラズマエツチングにより前記ホトレジスト及
びゲート電極４の一部を除去し、ＳｉＯ□［１１及びゲ
ート電極４を平坦化した。さらに、０．５４）Ｓ１０．
　ｆ）１１２を一面ニ被着し、Ｓｉｎ、膜１２ニ対シテ
ゲート電極４よりやや大きい範囲を、弗化水素酸を用い
てエツチングした。さらに、基板全面にゲートｌ１ｋ１
９をｏ、ｓ　ｍの厚さに被着し、さらにその上にレジス
ト［１０をｌＩｍの厚さに被着して、１０分間のポスト
ベークを行い表面を平坦化した。

続いて、第２図（Ｃ）に示すように、プラズマエツチン
グによりゲート膜９を除去した後、弗化水素酸によりＳ
ｉＯｘ［１１，１２を除去した。さらに、ゲート電極４
をマスクにして、ＳＬイオンを１５０ｋａＶ、　５ＸＩ
Ｏ１３００＋−”の条件でイオン注入し、さらにＡｓ圧
雰囲気中で７５０℃、２０分のアニールを行いｎ０層３
ａ。

３ｂを形成した。

最後に、第２図（Ｊ）に示すように、Ａｕ　−Ｇｅ−Ｎ
ｉの金属層からなるソース電ｔｉｌｉ５ａ及びドレイン
電極５ｂを形成した、次に、絶縁膜として、ＣＶＤ法を
用いてＬ　Ｘ　１０’ｄｙｎ／ａＪの圧縮応力と７．３
　Ｘ　１０”ｄｙｎ／ｄの縦弾性係数を有する二酸化シ
リコン絶縁膜６を０゜８−の厚さに被着した。さらに、
ゲート′ｉ１極４．ソース電Ｊｆｉ５ａ、　　ドレイン
電極５ｂ上にＴｉ　−Ｐｔ　−Ａｕからなる第２層金属
１１ｍ１７を形成した。

また、比較のため、通常の矩形断面のゲートを保有する
ＦＥＴも形成した。

上記２種類の異なる構造を有するＦＥＴのピエゾ電荷分
布をシミュレーションによって求めた結果を第３図（ａ
）、　（ｂ）に示す。

第３図（ａ）、（ｂ）において、ＧａＡｓ基板１内の斜
線部分が電荷量Ｉ　Ｘ　１０”ｅｌｅｃｔｒｏｎ　ｃｈ
ａｒｇｅｓ／ｊの領域である。第３図（ｂ）に示すよう
に、本発明のようにゲートの断面形状が、　ＧａＡｓ基
板と接する側のゲートのエツジ部分は末広がりの三角形
をしている場合の方が第３図（ａ）に示す従来例の矩形
のゲート電極の場合よりも、ゲート電極のエツジ部での
応力集中及びピエゾ電荷の発生が小さくなることがわか
った・ 〔発明の効果〕 以上説明したように、本発明によれば、ゲート電極エツ
ジ部近傍に発生する応力集中を小さくし、ピエゾ電荷の
発生を抑えることができるため、特性変動を抑制するこ
とができるという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例の主要部を示すチップの断面
図、第２図（ａ）〜（Ｊ）は本発明の半導体装置の製造
方法の一実施例を説明するための工程順に示したチップ
の断面図、第３図（ａ）、　（ｂ）は本発明の詳細な説
明するために従来例と本発明の実施例についてピエゾ電
荷分布を示した分布図、第４図は従来のＧａＡｓ電界効
果トランジスタの一例の断面図である。 １・・・半絶縁性ＧａＡｓ基板 ３ａ、３ｂ・＝　ｎ　”層 ４ａ・・・上段 ５ａ・・・ソース電極 ６・・・絶縁膜 ９・・・ゲート膜 ２・・・動作層 ４・・・ゲート電極 ４ｂ・・・下段 ５ｂ・・・ドレイン電極 ７・・・第２層金属膜 １０・・・レジスト膜

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に設けられた半導体動作層上に選択的
   に配置されたゲート電極と絶縁膜とを有する半導体装置
   において、前記ゲート電極は上段と下段との一体構造か
   らなり、該ゲート電極の長手方向に対して垂直な断面の
   形状が、上段よりも下段が細く、上段の側面は基板に対
   して垂直をなし、下段の側面は半導体基板に近い方が広
   く半導体基板から遠ざかるに従って狭くなる傾斜状とな
   したことを特徴とする半導体装置。
2. （２）半導体基板に半導体動作層を形成する工程と、半
   導体基板上一面にゲート材料を形成する工程と、ホトレ
   ジストを一面に塗布し過露光の後現像する工程と、プラ
   ズマエッチングにより前記ホトレジスト及びゲート材料
   の一部を同時に除去する工程と、ＣＶＤ法により絶縁膜
   を一面に被着する工程と、ホトレジストを一面に塗布し
   ポストベークで表面を平坦化する工程と、プラズマエッ
   チングにより前記ホトレジスト及びゲート材料の一部を
   同時に除去し平坦化する工程と、絶縁膜を一面に被着す
   る工程と、ホトレジストを一面に塗布しゲートパータン
   マスクを通して露光の後現像する工程と、エッチングに
   より絶縁膜の一部を除去する工程と、ゲート材料を一面
   に形成する工程と、ホトレジストを一面に塗布しポスト
   ベークで表面を平坦化する工程と、プラズマエッチング
   により前記ホトレジスト及びゲート材料の一部を除去す
   る工程とを含むことを特徴とする半導体装置の製造方法
   。