JPS6155967A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS6155967A JPS6155967A JP17741084A JP17741084A JPS6155967A JP S6155967 A JPS6155967 A JP S6155967A JP 17741084 A JP17741084 A JP 17741084A JP 17741084 A JP17741084 A JP 17741084A JP S6155967 A JPS6155967 A JP S6155967A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は電界効果トランジスタの製造方法に係り、特
にゲート電極に対しソース領域およびドレイン領域の高
濃度層が自己整合的に形成される電界効果トランジスタ
の製造方法に関する。
にゲート電極に対しソース領域およびドレイン領域の高
濃度層が自己整合的に形成される電界効果トランジスタ
の製造方法に関する。
例えば砒化ガリウム（ＧａＡｓ）を代表とする化合物半
導体は珪素（Ｓｉ）に比較して電子移動度が大きく飽和
ドリフト速度が高い点、あるいは半絶縁性基板の入手が
可能である点などによって大きな材料的特長を有するた
め、高周波で動作する素子に使用する半導体材料として
注目されている。中でもＧａＡｓショットキ障壁型の電
界効果トランジスタ（Ｆ Ｅ Ｔ）はマイクロ波用低雑
音増幅素子としてすでに広く実用に供されているが、な
お雑音指数の低減が最も重要な課題になっている。
導体は珪素（Ｓｉ）に比較して電子移動度が大きく飽和
ドリフト速度が高い点、あるいは半絶縁性基板の入手が
可能である点などによって大きな材料的特長を有するた
め、高周波で動作する素子に使用する半導体材料として
注目されている。中でもＧａＡｓショットキ障壁型の電
界効果トランジスタ（Ｆ Ｅ Ｔ）はマイクロ波用低雑
音増幅素子としてすでに広く実用に供されているが、な
お雑音指数の低減が最も重要な課題になっている。
ＧａＡｓを用いたＦＥＴの典型的な構造を第２図に断面
図で示しこれによって製造方法を以下に説明する。従来
の製造方法は１例えば半絶縁性ＧａＡｓ基板（１０１）
の一方の主面側にｎ型ＧａＡｓ動作層（１０２）および
ｎ型ＧａＡｓ高濃度層（１０３ｓ、１０３ｄ）をイオン
注入により形成したのち、この高濃度層（１０３ｓ、
１０３ｄ）上にオーム性接触からなるソース電極（１０
４ｇ）およびドレイン電極（１０４ｄ）、動作層（１０
２）上にショットキ接触からなるゲート電極（１０４ｇ
）とを夫々配置してなる。この例ではソース抵抗を低く
得るために、ソース側高濃度層（１０３ｓ）とゲート電
極（１０４ｇ）との距ＭＲｓｃを極めて短く形成する必
要があるが。
図で示しこれによって製造方法を以下に説明する。従来
の製造方法は１例えば半絶縁性ＧａＡｓ基板（１０１）
の一方の主面側にｎ型ＧａＡｓ動作層（１０２）および
ｎ型ＧａＡｓ高濃度層（１０３ｓ、１０３ｄ）をイオン
注入により形成したのち、この高濃度層（１０３ｓ、
１０３ｄ）上にオーム性接触からなるソース電極（１０
４ｇ）およびドレイン電極（１０４ｄ）、動作層（１０
２）上にショットキ接触からなるゲート電極（１０４ｇ
）とを夫々配置してなる。この例ではソース抵抗を低く
得るために、ソース側高濃度層（１０３ｓ）とゲート電
極（１０４ｇ）との距ＭＲｓｃを極めて短く形成する必
要があるが。
高濃度層（１０３ｓ）とゲート電極（１０４ｇ）のパタ
ーン形成とを別のマスク合わせ工程で行なうために、Ｉ
ｓＧを１μ膳以下に精度良く保つことは困難であった。
ーン形成とを別のマスク合わせ工程で行なうために、Ｉ
ｓＧを１μ膳以下に精度良く保つことは困難であった。
このため、ソース抵抗の均一性が悪くなったり、ソース
・ゲート間のショットキ逆方向耐圧が低くなったりする
ことが多く、ＦＥＴの特性不均一や歩留低下の主因とな
っていた。
・ゲート間のショットキ逆方向耐圧が低くなったりする
ことが多く、ＦＥＴの特性不均一や歩留低下の主因とな
っていた。
上記問題を解決する方法としてゲート電極の断面形状を
Ｔ字型に形成し、高濃度層をゲート電極に対し自己整合
的に形成する試みもすでに行なわれている。第３図（ａ
）〜（ｃ）は上述の試みの一例を工程順に示すいずれも
断面図である。まず、半絶縁性ＧａＡｓ基板（１０１）
の一方の主面側にｎ型ＧａＡｓ動作層（１０２）を形成
し、この動作層（１０２）上に断面Ｔ字型のゲート電極
（２０４ｇ）を形成する（図（ａ））、次に、ゲート電
極（２０４ｇ）をマスクとして選択的イオン注入により
高濃度層（１０３ｇ、１０３ｄ）をゲート電極に対し自
己整合的に形成する（図（ｂ））、そして高濃度層（１
０３ｓ、１０３ｄ）上にソース電極（１０４ｓ）および
ドレイン電極（１０４ｄ）を設けてＦＥＴが形成される
（図（ｃ））、ここで断面形状がＴ字型のゲート電極（
２０４ｇ）を形成する方法として１例えば窒化タングス
テン（ｖＮ）層（２１４ｇ）とその上層の金（Ａｕ）層
（２２４ｇ）との２層電極構造（第３図（Ｃ））を形成
した後、フロン（ＣＦ４）および酸素（０２）を用いた
プラズマエツチングによりＩ／Ｎ層（２１４ｇ）をサイ
ドエツチングする方法が可能である。このような方法に
よりソース側高濃度層（１０３ｇ）とゲート電極（２０
４ｇ）との距離ＩＳＧ を自己整合的に短く形成でき、
ソース抵抗の低減したＦＥＴを再現性よく形成すること
ができた。しかし、この方法ではｎｓａを短く形成する
ドレイン側高濃度層（１０３ｄ）とゲート電極（１０４
ｇ）との距ｆｉｊｌＧｏも同時に短く形成でき、ドレイ
ン・ゲート間のショットキ逆方向耐圧が十分高く得られ
ないために、低ドレイン電圧で使用するＦＥＴにしか適
用できないという問題点がある。
Ｔ字型に形成し、高濃度層をゲート電極に対し自己整合
的に形成する試みもすでに行なわれている。第３図（ａ
）〜（ｃ）は上述の試みの一例を工程順に示すいずれも
断面図である。まず、半絶縁性ＧａＡｓ基板（１０１）
の一方の主面側にｎ型ＧａＡｓ動作層（１０２）を形成
し、この動作層（１０２）上に断面Ｔ字型のゲート電極
（２０４ｇ）を形成する（図（ａ））、次に、ゲート電
極（２０４ｇ）をマスクとして選択的イオン注入により
高濃度層（１０３ｇ、１０３ｄ）をゲート電極に対し自
己整合的に形成する（図（ｂ））、そして高濃度層（１
０３ｓ、１０３ｄ）上にソース電極（１０４ｓ）および
ドレイン電極（１０４ｄ）を設けてＦＥＴが形成される
（図（ｃ））、ここで断面形状がＴ字型のゲート電極（
２０４ｇ）を形成する方法として１例えば窒化タングス
テン（ｖＮ）層（２１４ｇ）とその上層の金（Ａｕ）層
（２２４ｇ）との２層電極構造（第３図（Ｃ））を形成
した後、フロン（ＣＦ４）および酸素（０２）を用いた
プラズマエツチングによりＩ／Ｎ層（２１４ｇ）をサイ
ドエツチングする方法が可能である。このような方法に
よりソース側高濃度層（１０３ｇ）とゲート電極（２０
４ｇ）との距離ＩＳＧ を自己整合的に短く形成でき、
ソース抵抗の低減したＦＥＴを再現性よく形成すること
ができた。しかし、この方法ではｎｓａを短く形成する
ドレイン側高濃度層（１０３ｄ）とゲート電極（１０４
ｇ）との距ｆｉｊｌＧｏも同時に短く形成でき、ドレイ
ン・ゲート間のショットキ逆方向耐圧が十分高く得られ
ないために、低ドレイン電圧で使用するＦＥＴにしか適
用できないという問題点がある。
この発明は上記の欠点を除去するもので、ソース側高濃
度層とゲート電極との距離ＩｔｓＧと、ドレイン側高濃
度層とゲート電極との距離２ＧＤとを独立に設定し、か
つ自己整合的に形成できる電界効果トランジスタの製造
方法を提供する。
度層とゲート電極との距離ＩｔｓＧと、ドレイン側高濃
度層とゲート電極との距離２ＧＤとを独立に設定し、か
つ自己整合的に形成できる電界効果トランジスタの製造
方法を提供する。
この発明にかかる電界効果トランジスタの製造方法は、
半絶縁性半導体基板上に一導電型半導体領域を形成し該
半導体領域上のソース、ゲートおよびドレインの各領域
形成予定域にショットキ接触形成金属を、また、ソース
・ゲート各領域予定域間およびドレイン・ゲート各領域
予定域間の前記半導体領域上に絶縁膜を夫々形成する工
程と。
半絶縁性半導体基板上に一導電型半導体領域を形成し該
半導体領域上のソース、ゲートおよびドレインの各領域
形成予定域にショットキ接触形成金属を、また、ソース
・ゲート各領域予定域間およびドレイン・ゲート各領域
予定域間の前記半導体領域上に絶縁膜を夫々形成する工
程と。
ソース領域形成予定域間とドレイン領域形成予定域内に
開口を有するマスクを形成する工程と、前記マスクの開
口を通してソース領域形成予定域上とドレイン領域形成
予定域上のショットキ接触形成金属層をエツチングする
工程と、ゲート領域上のショットキ接触形成金属層、ソ
ース・ゲート各領域予定域間とゲート・ドレイン各領域
予定域間の絶縁膜をマスクとして選択的イオン注入によ
リー導電型高濃度のソース領域とドレイン領域を形成す
る工程と、前記マスクの開口を通してオーミック電極形
成金属を蒸着してソース領域およびドレイン領域内の一
導電型高濃度層上にソース電極およびドレイン電極を夫
々形成する工程を含むことを特徴とする。
開口を有するマスクを形成する工程と、前記マスクの開
口を通してソース領域形成予定域上とドレイン領域形成
予定域上のショットキ接触形成金属層をエツチングする
工程と、ゲート領域上のショットキ接触形成金属層、ソ
ース・ゲート各領域予定域間とゲート・ドレイン各領域
予定域間の絶縁膜をマスクとして選択的イオン注入によ
リー導電型高濃度のソース領域とドレイン領域を形成す
る工程と、前記マスクの開口を通してオーミック電極形
成金属を蒸着してソース領域およびドレイン領域内の一
導電型高濃度層上にソース電極およびドレイン電極を夫
々形成する工程を含むことを特徴とする。
以下、この発明の一実施例の製造方法を工程順に示す第
１図（ａ）−（ｃ）によって説明する。
１図（ａ）−（ｃ）によって説明する。
まず、半絶縁性ＧａＡｓ基板（１０１）上に例えば珪素
イオン（ＳＬ”）を加速エネルギ７ＱＫａｌ／、ドーズ
量３×１０”ｃｍ−”の条件で注入してｎ型ＧａＡｓ動
作層（１０２）を形成したのち、ソース、ゲート、ドレ
インの各領域形成予定域にショットキ接触形成用金属層
（１）としてＷＮ層（１１）にＡｕ層（２１）を積層さ
せた２層膜を、ソース・ゲートおよびゲート・ドレイン
の各領域予定域間上には絶ａ［（２）としてリンドーブ
ニ酸化珪素（ＰＳＧ）膜を夫々形成する（図（ａ））、
この図に示したようなＡｕ／ＩＩＮ とＰＳＧのパター
ンを形成する方法としてはＡｕ／ＶＮパターンをチタン
（Ｔｉ）マスクによるＡｕのスパッタエツチングおよび
ＡｕマスクによるＶＮの反応性イオンエツチング（ＲＩ
Ｅ）を組合わせて形成したＰＳＧを被着し公知の平坦化
プロセスによりＡｕ／ＶＮ上のＰＳＧを除去する方法、
ＰＳＧを全面被着したのちＰＳＧをスペーサとするりフ
トオフ法によりＡｕ／ＶＮパターンを形成する方法等が
可能である。
イオン（ＳＬ”）を加速エネルギ７ＱＫａｌ／、ドーズ
量３×１０”ｃｍ−”の条件で注入してｎ型ＧａＡｓ動
作層（１０２）を形成したのち、ソース、ゲート、ドレ
インの各領域形成予定域にショットキ接触形成用金属層
（１）としてＷＮ層（１１）にＡｕ層（２１）を積層さ
せた２層膜を、ソース・ゲートおよびゲート・ドレイン
の各領域予定域間上には絶ａ［（２）としてリンドーブ
ニ酸化珪素（ＰＳＧ）膜を夫々形成する（図（ａ））、
この図に示したようなＡｕ／ＩＩＮ とＰＳＧのパター
ンを形成する方法としてはＡｕ／ＶＮパターンをチタン
（Ｔｉ）マスクによるＡｕのスパッタエツチングおよび
ＡｕマスクによるＶＮの反応性イオンエツチング（ＲＩ
Ｅ）を組合わせて形成したＰＳＧを被着し公知の平坦化
プロセスによりＡｕ／ＶＮ上のＰＳＧを除去する方法、
ＰＳＧを全面被着したのちＰＳＧをスペーサとするりフ
トオフ法によりＡｕ／ＶＮパターンを形成する方法等が
可能である。
次に、ソース領域とドレイン領域の各形成予定域に開口
を有するマスク（３）を、例えば二酸化珪素（Ｓｉ０２
）で約ＳＯＯ人の厚さに形成する（図（ｂ））。
を有するマスク（３）を、例えば二酸化珪素（Ｓｉ０２
）で約ＳＯＯ人の厚さに形成する（図（ｂ））。
次に、前記開口を通してＡＵ層（２１）をシアン系エツ
チング液で、 ＷＮ層（１１）をＣＦ４と０２を用いる
プラズマエツチングにより除去する（図（Ｃ））。
チング液で、 ＷＮ層（１１）をＣＦ４と０２を用いる
プラズマエツチングにより除去する（図（Ｃ））。
次に、前記工程で露出したｎ型ＧａＡｓ動作層（１０２
）の上面にＳ１＋を加速エネルギ２００ＫａＶ、ドーズ
量４×１０”ｃｍ−２の条件で注入すればＳｉ“は大部
分５００人厚さの５ｉ０２を通り抜けるので、ソースお
よびドレインの各領域にｎ型ＧａＡｓ高濃度層（４ｇ、
４ｄ）が形成される（図（ｄ））、引き続いて約８５０
℃のアニールによって前記動作層（１０２）および高濃
度層（４ｇ、４ｄ）の活性化を施す。
）の上面にＳ１＋を加速エネルギ２００ＫａＶ、ドーズ
量４×１０”ｃｍ−２の条件で注入すればＳｉ“は大部
分５００人厚さの５ｉ０２を通り抜けるので、ソースお
よびドレインの各領域にｎ型ＧａＡｓ高濃度層（４ｇ、
４ｄ）が形成される（図（ｄ））、引き続いて約８５０
℃のアニールによって前記動作層（１０２）および高濃
度層（４ｇ、４ｄ）の活性化を施す。
次に、オーミック電極形成用金属（５）として金−ゲル
マニウム（Ａｕ−Ｇａ）合金層を蒸着し、４５０℃程度
の熱処理を施してＦＥＴが得られる（図（ａ））。
マニウム（Ａｕ−Ｇａ）合金層を蒸着し、４５０℃程度
の熱処理を施してＦＥＴが得られる（図（ａ））。
なお、上記においてショットキ接触形成用金属ＪｉＦ（
１） ノＡｕ／ＶＮをＶＮ（７）単層膜に替え、ｖ ｘ
り（３） （７）Ｓｉ０２をＡｕに替えることによって
Ａｕ−Ｇａ／Ａｕでひさしが形成され、ムｕ−Ｇｅ／Ａ
ｕ／ＶＮ構成の断面Ｔ型形状のゲート電極を形成するこ
とができる。
１） ノＡｕ／ＶＮをＶＮ（７）単層膜に替え、ｖ ｘ
り（３） （７）Ｓｉ０２をＡｕに替えることによって
Ａｕ−Ｇａ／Ａｕでひさしが形成され、ムｕ−Ｇｅ／Ａ
ｕ／ＶＮ構成の断面Ｔ型形状のゲート電極を形成するこ
とができる。
以上述べたようにこの発明によれば、ソース側高濃度層
（４ｓ）とゲート電極（１）との距離ＩＳＧと、ドレイ
ン側高濃度層（４ｄ）とゲート電極（１）との距離９Ｇ
Ｄとを独立に設定し、かつ自己整合的に形成できるため
、 ＩＳＧ を１μ■以下に短くしてソース抵抗を低く
するとともに、ｆｆ１ＧＤ を１μ−以上に長くしてゲ
ート・ドレイン間ショットキ逆耐圧を高く保つとともに
再現性の良い電界効果トランジスタの製造方法を提供で
きる。
（４ｓ）とゲート電極（１）との距離ＩＳＧと、ドレイ
ン側高濃度層（４ｄ）とゲート電極（１）との距離９Ｇ
Ｄとを独立に設定し、かつ自己整合的に形成できるため
、 ＩＳＧ を１μ■以下に短くしてソース抵抗を低く
するとともに、ｆｆ１ＧＤ を１μ−以上に長くしてゲ
ート・ドレイン間ショットキ逆耐圧を高く保つとともに
再現性の良い電界効果トランジスタの製造方法を提供で
きる。
第１図（ａ）〜（６）はこの発明の一実施例の電界効果
トランジスタの製造方法を工程順に示すいずれも断面図
、第２図は電界効果トランジスタの典型的な構造を示す
断面図、第３図（ａ）〜（０）は従来例の電界効果トラ
ンジスタの製造方法を工程順に示すいずれも断面図であ
る。 １・・・・・・・・ショットキ接触形成用金属層２・・
・・・・・・絶ａｗ＆ ３・・・・・・・・マスク ４ｓ、 ４ｄ ”・ｎ型ＧａＡｓ高濃度層５・・・・・
・・・オーミック電極形成用金属１１・・・・・・・・
ＷＮ層 ２１拳・・・・・・・Ａｕ層
トランジスタの製造方法を工程順に示すいずれも断面図
、第２図は電界効果トランジスタの典型的な構造を示す
断面図、第３図（ａ）〜（０）は従来例の電界効果トラ
ンジスタの製造方法を工程順に示すいずれも断面図であ
る。 １・・・・・・・・ショットキ接触形成用金属層２・・
・・・・・・絶ａｗ＆ ３・・・・・・・・マスク ４ｓ、 ４ｄ ”・ｎ型ＧａＡｓ高濃度層５・・・・・
・・・オーミック電極形成用金属１１・・・・・・・・
ＷＮ層 ２１拳・・・・・・・Ａｕ層
Claims (1)
- 半絶縁性半導体基板上に一導電型半導体領域を形成し該
半導体領域上のソース、ゲートおよびドレインの各領域
形成予定域にショットキ接触形成金属を、また、ソース
・ゲート各領域予定域間およびドレイン・ゲート各領域
予定域間の前記半導体領域上に絶縁膜を夫々形成する工
程と、ソース領域形成予定域内とドレイン領域形成予定
域内に開口を有するマスクを形成する工程と、前記マス
クの開口を通してソース領域形成予定域上とドレイン領
域形成予定域上のショットキ接触形成金属層をエッチン
グする工程と、ゲート領域上のショットキ接触形成金属
層、ソース・ゲート各領域予定域間とゲート・ドレイン
各領域予定域間の絶縁膜をマスクとして選択的イオン注
入により一導電型高濃度のソース領域とドレイン領域を
形成する工程と、前記マスクの開口を通してオーミック
電極形成金属を蒸着してソース領域およびドレイン領域
内の一導電型高濃度層上にソース電極およびドレイン電
極を夫々形成する工程を含むことを特徴とする電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741084A JPS6155967A (ja) | 1984-08-28 | 1984-08-28 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17741084A JPS6155967A (ja) | 1984-08-28 | 1984-08-28 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155967A true JPS6155967A (ja) | 1986-03-20 |
Family
ID=16030436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17741084A Pending JPS6155967A (ja) | 1984-08-28 | 1984-08-28 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155967A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399578A (ja) * | 1986-10-16 | 1988-04-30 | Nec Corp | 電界効果トランジスタ |
| EP0275905A2 (en) * | 1987-01-20 | 1988-07-27 | International Standard Electric Corporation | A self-aligned field effect transistor including method |
| JPS63248178A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 電界効果トランジスタの製造方法 |
-
1984
- 1984-08-28 JP JP17741084A patent/JPS6155967A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6399578A (ja) * | 1986-10-16 | 1988-04-30 | Nec Corp | 電界効果トランジスタ |
| EP0275905A2 (en) * | 1987-01-20 | 1988-07-27 | International Standard Electric Corporation | A self-aligned field effect transistor including method |
| JPS63313870A (ja) * | 1987-01-20 | 1988-12-21 | インターナショナル・スタンダード・エレクトリック・コーポレイション | 自己整列電界効果トランジスタおよびその製造方法 |
| JPS63248178A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 電界効果トランジスタの製造方法 |
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